KR101976393B1 - 에칭 방법 - Google Patents

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Abstract

에칭 방법이 개시된다. 이러한 에칭 방법은, 패턴, 상기 패턴의 측부에디실란(DiSilane: DS) 옥사이드가 형성되고, 그 상부를 디클로로실란(DiCloroSilane: DCS) 옥사이드가 상기 패턴 및 상기 DS 옥사이드를 커버하도록 형성된 기판을 준비하는 단계와, 제1 DCS/DS 에칭선택비를 갖는 매체를 이용하여 상기 DCS 옥사이드를 1차적으로 에칭하는 단계, 및 상기 제1 DCS/DS 에칭 선택비보다 낮은, 제2 DCS/DS 에칭선택비를 갖는 매체를 이용하여, 상기 DCS 옥사이드 및 상기 DS 옥사이드를 2차적으로 에칭하는 단계를 포함한다. 따라서, 폴리실리콘 패턴의 상부가 일부 식각되어데미지(damage)가 발생되는 문제, DCS/DS 고선택비에칭시의식각잔유물(etch residue)이 생성되는 문제, 및 패턴이 조밀하게 형성된 부분과 넓게 형성된 부분의 로딩 효과(loading effect)에 기인하는 에칭량(etch amount)의 차이의 문제들을 해결할 수 있다.

Description

에칭 방법{ETCHING METHOD}
본 발명은 에칭 방법에 관한 것으로 보다 상세히, 반도체 소자를 형성하는 과정에서 사용되는 에칭 방법에 관한 것이다.
일반적으로, 반도체 소자, 표시장치 및 박막 태양전지를 제조하기 위해서는 기판에 막을 형성하고, 이를 에칭하고, 세정하는 공정들을 반복해가며, 기판에 다양한 소자들을 형성하게 된다.
이중, 반도체 공정시에, 반도체 상부에 플래시(Flash) 메모리 및 DRAM 등의 소자를 만들기 위해 폴리실리콘(poly-Si)을 형성한 후, HTO (high temperature oxide)를 전면에 증착한다. 이후 HTO의 에칭을 진행한다. 그런데, 이때 폴리실리콘 패턴의 상부가 일부 식각되어 데미지(damage)가 발생되는 문제점이 있다.
또한, 실리콘 웨이퍼(wafer) 상부에 폴리 실리콘 패턴을 형성 후 디클로로실란(DiCloroSilane: DSC) 옥사이드 및 디실란(DiSilane: DS) HTO를 형성한 후, DCS 및 DS 옥사이드를 에칭하는 경우가 발생한다. 이때 DCS 에칭후 최종적으로 남게 되는 DS의 높이를 제어하기 위해 DCS/DS 선택비(selectivity)의 제어가 필요하며, 이러한 선택비제어시폴리 실리콘(poly-Si) 등에 데미지가 발생될 수 있으며 또한식각잔유물(etch residue) 등의 디펙트(defect)가 발생할 수 있다.
또한, 패턴 간격이 좁은 지점과 넓은 지점이 존재하는 경우, 좁은 지점 상부와 넓은 지점 상부의 에칭량이 달라지는 문제점이 발생될 수 있다.
따라서, 본 발명이 해결하고자 하는 과제는 앞서 언급된 문제점들을 해결할 수 있는 에칭 방법을 제공하는 것이다.
이러한 과제를 해결하기 위한 본 발명의 예시적인 실시예에 의한 에칭 방법은, 패턴, 상기 패턴의 측부에디실란(DiSilane: DS) 옥사이드가 형성되고, 그 상부를 디클로로실란(DiCloroSilane: DCS) 옥사이드가 상기 패턴 및 상기 DS 옥사이드를 커버하도록 형성된 기판을 준비하는 단계와, 제1 DCS/DS 에칭선택비를 갖는 매체를 이용하여 상기 DCS 옥사이드를 1차적으로 에칭하는 단계, 및 상기 제1 DCS/DS 에칭 선택비보다 낮은, 제2 DCS/DS 에칭선택비를 갖는 매체를 이용하여, 상기 DCS 옥사이드 및 상기 DS 옥사이드를 2차적으로 에칭하는 단계를 포함한다.
이때, 상기 DCS 옥사이드를 1차적으로 에칭하는 단계에서, 상기 제1 DCS/DS의 에칭선택비는 200 이상이고, 상기 제2 DCS/DS의 에칭선택비는 10 이하가 되도록 에칭 매체를 선택할 수 있다.
예컨대, 상기 제1 DCS/DS 에칭선택비를 갖는 매체로서 불화수소/이소프로필알콜(HF/IPA)를 적용하고, 상기 제2 DCS/DS 에칭 선택비를 갖는 매체로서 불화수소/암모니아(HF/NH3)를 적용할 수 있다.
한편, 상기 DCS 옥사이드를 1차적으로 에칭하는 단계는, 상기 DS 옥사이드의 단부가 노출되는 시점까지 진행될 수 있다.
이와 다르게, 상기 DCS 옥사이드를 1차적으로 에칭하는 단계는, 상기 DS 옥사이드의 단부가 노출되기 이전 시점까지 진행될 수 있다.
본 발명의 예시적인 다른 실시예에 의한 에칭 방법은, 불화수소/이소프로필알콜(HF/IPA)을 적용하여, 1차적으로 기판을 에칭하는 단계와, 불화수소/암모니아(HF/NH3)를 적용하여, 2차적으로 기판을 에칭하는 단계를 포함한다.
예컨대, 상기 1차적으로 기판을 에칭하는 단계와 상기 2차적으로 기판을 에칭하는 단계는 동일 챔버에서 연속적으로 진행될 수 있다.
이때, 상기 1차적으로 기판을 에칭하는 단계에서 DCS/DS의 에칭선택비는 200 이상이고, 상기 2차적으로 기판을 에칭하는 단게에서 DCS/DS의 에칭선택비는 10 이하일 수 있다.
또한, 상기 1차적으로 기판을 에칭하는 단계는, DS 옥사이드의 단부가 노출되는 시점 또는 노출되기 전 시점까지 DCS 옥사이드가 에칭될 수 있다.
본 발명의 또다른 실시예에 의한 에칭 방법은, 제1 DCS/DS 에칭선택비를 갖는 매체를 이용하여 DCS 옥사이드를 1차적으로 에칭하는 단계와, 상기 제1 DCS/DS 에칭 선택비보다 낮은, 제2 DCS/DS 에칭선택비를 갖는 매체를 이용하여, 상기 DCS 옥사이드 및 DS 옥사이드를 2차적으로 에칭할 수 있다.
예컨대, 상기 제1 DCS/DS 에칭선택비를 갖는 매체로서, 불화수소/이소프로필알콜(HF/IPA)을 적용하고, 상기 제2 DCS/DS 에칭선택비를 갖는 매체로서 불화수소/암모니아(HF/NH3)를 적용할 수 있다.
예컨대, 상기 DCS 옥사이드를 1차적으로 에칭하는 단계는, 상기 DS 옥사이드의 단부가 노출되는 시점까지 진행하거나, 또는 상기 DS 옥사이드의 단부가 노출되기 바로 이전 시점까지 진행될 수 있다.
예컨대, 상기 DCS 옥사이드를 1차적으로 에칭하는 단계 및 상기 상기 DCS 옥사이드 및 DS 옥사이드를 2차적으로 에칭하는 단계는 동일 챔버에서 진행될 수 있다.
본 발명은 이와 같이, DCS/DS의 에칭선택비를 달리하는 2단계의 에칭을 적용함으로써 앞서 설명된 문제들을 해소할 수 있다.
즉, 폴리실리콘 패턴의 상부가 일부 식각되어 데미지(damage)가 발생되는 문제, DCS/DS 고선택비 에칭시의 식각잔유물(etch residue)이 생성되는 문제, 및 패턴이 조밀하게 형성된 부분과 넓게 형성된 부분의 로딩 효과(loading effect)에 기인하는 에칭량(etch amount)의 차이의 문제들을 해결할 수 있다.
도 1은 본 발명의 예시적인 실시예에 의한 에칭 방법을 도시한 순서도이다.
도 2는 도 1에서 도시된 기판을 도시한 단면도이다.
도 3은 도 2에서 도시된 기판에 DCS 옥사이드를에칭하는 단계 도시한 단면도이다.
도 4는 도 3의 DCS 옥사이드의에칭이 완료된 결과를 도시하는 단면도이다.
도 5는 도 3의 결과물에 도 1에서 도시된 DCS 옥사이드 및 DS의 에칭이 완료된 결과를 도시하는 단면도이다.
도 6은 텅스텐 램프, 태양광 및 촛불의 파장대역 및 복사에너지를 도시하는 그래프이다.
도 7은 염소(Cl)에 의한 실리콘(Si)의 식각을 보여주는 그래프이다.
도 8은 종래의 HF/NH3 식각시의 로딩 이펙트(loading effect)를 보여주는 개념도이다.
상술한 본 발명의 특징 및 효과는 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 기술적 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명한다.
도 1은 본 발명의 예시적인 실시예에 의한 에칭 방법을 도시한 순서도이다.
도 1을 참조하면, 본 발명의 예시적인 실시예에 의한 에칭 방법에 의하면, 먼저 기판을 준비한다(단계 S110).
이때 상기 기판은 반도체 제조공정에서 사용되는 웨이퍼일 수 있으며, 또한 기판 표면에 패턴이 형성되고, 패턴의 측면에는 디실란(DiSilane: DS) 옥사이드가 형성되고, 그 상부를 디클로로실란(DiCloroSilane: DCS) 옥사이드가 상기 패턴 및 상기 DS 옥사이드를 커버하도록 형성될 수 있다.
다음으로, 제1 DCS/DS 에칭선택비를 갖는 매체를 이용하여 상기 DCS 옥사이드를 1차적으로 에칭한다(단계 S120). 이때, 상기 제1 DCS/DS의 에칭선택비는 200 이상이 될 수 있다. 예컨대, 상기 DCS 옥사이드를 1차적으로 에칭하기 위하여 불화수소/이소프로필알콜(HF/IPA) 매체를 적용할 수 있다. 여기서, HF는 불화수소(Hydrogen Fluoride)이며, IPA는 이소프로필알콜(Isopropyl Alcohol, (CH3)2CHOH)이다.
다음으로, 상기 제1 DCS/DS 에칭 선택비보다 낮은, 제2 DCS/DS 에칭선택비를 갖는 매체를 이용하여, 상기 DCS 옥사이드 및 상기 DS 옥사이드를 2차적으로 에칭한다.(단계 S130). 이때, 상기 제2 DCS/DS 에칭선택비는 10 이하일 수 있다. 예컨대, 상기 DCS 옥사이드 및 상기 DS 옥사이드를 2차적으로 에칭하기 위하여 불화수소/암모니아(HF/NH3) 매체를 적용할 수 있다. 여기서 NH3는 암모니아다.
한편, 상기 단계 S120 및 단계 S130은 동일한 공정 챔버 내에서 진행될 수 있다. 즉, 동일한 공정 챔버에서 주입되는 가스를 바꾸어 주입함으로써 진행될 수 있다. 또한, 상기 단계 S110을 생략할 수도 있음은 당업자에 자명한 사실이다.
또한, 앞서서 설명한 단계들을 달리 표현하면, 본 발명에 의한 에칭방법은 먼저, 불화수소/이소프로필알콜(HF/IPA)을 적용하여, 1차적으로 기판을 에칭하는 단계와, 불화수소/암모니아(HF/NH3)를 적용하여, 2차적으로 기판을 에칭하는 단계를 포함한다. 이러한 단계들에서 세부적인 사항은 앞의 설명과 동일하므로 중복되는 설명은 생략한다.
이와 같이, DCS/DS 에칭선택비를 다르게 하여 2회에 걸쳐 에칭을 실시하는 경우, 폴리실리콘 패턴의 상부가 일부 식각되어 데미지(damage)가 발생되는 문제, DCS/DS 고선택비 에칭시의 식각잔유물(etch residue)이 생성되는 문제, 및 패턴이 조밀하게 형성된 부분과 넓게 형성된 부분의 로딩 효과(loading effect)에 기인하는 에칭량(etch amount)의 차이의 문제들을 해결할 수 있다.
폴리실리콘 상부의 식각데미지는 다음의 이유에서 발생한다. 산화막 식각후 부산물(byproduct) 제거를 위해 텅스텐 할로겐 램프 사용하는 경우가 있는데, 텅스텐 할로겐의 파장영역은 대부분 도 6에서 도시된 바와 같이 적외선(IR)지역의 파장대이나 일부 자외선(UV) 영역도 존재한다.
이러한 자외선(UV)은 다음의 반응에 의해 150~200˚C 영역에서도 염소(Cl) 및 불소(F) 라디칼(radical)을 형성하고, 이러한 라디칼은 다음의 반응으로 실리콘(Si)을 식각한다.
Si + 4Cl+ --> SiCl4
Si + 4F+ --> SiF4
도 7은 염소(Cl)에 의한 실리콘(Si)의 식각을 보여주는 그래프이다.
도 7을 참조하면 자외선(UV) 하에서는 150~200˚C 의 온도 구간에서도 실리콘(Si)을 식각함을 볼 수 있다.
즉, 본 발명에서는 상기와 같은 현상이 발생하는 원인인 고체 부산물(byproduct) 이 발생하지 않는 HF/IPA 가스에 의해 DCS 옥사이드를 식각하여 실리콘(Si) 식각 데미지 발생을 최소화 한다. 그리고 부가적으로 데미지(damage) 발생을 최소화 하기 위해 부산물(byproduct)의 제거를 램핑(lamping) 방식에 의한 히팅(heating) 방식이 아닌, 메탈 히터(metal heater) 등에 의한 직접가열 방식을 채용해야 한다. 이 경우 발명의 구성은 제1 단계에서 HP/IPA 로 일정량의 산화막을 식각 후 제2 단계 식각에서 HF/NH3 가스를 활용하고, 연속적으로 HF/NH3 에서 발생한 고체 부산물은 메탈 히터 등의 직접 히팅 방식으로 제거한다.
또한 본 발명에 의하면 패턴 사이즈(pattern size)에 따른 loading 효과를 억제할 수 있는데 그 이유는 도 8을 참조로 설명한다.
도 8은 종래의 HF/NH3 식각시의 로딩 이펙트(loading effect)를 보여주는 개념도이다.
도 8을 참조하면, 도 8의 오른쪽 가운데 부분은 식각후 부산물이 형성된 상태를 보여 준다. 도 8에서 볼 수 있듯이 패턴의 밀도(pattern density)가 높은 지역에서는 패턴의 측부(pattern side)에서 발생하는 부산물의 영향으로 적은량의 산화막이 식각되어도, 형성되는 부산물의 두께는 패턴이 넓은 영역에서 많은 량의 산화막이 식각된 후와 같이 양이 되고 결과적으로 패턴이 조밀한(dense) 영역의 산화막의 식각이 억제되어 로딩 이펙트가 발생한다. 본 발명의 HF/IPA 에서는 고체 부산물이 형성되지 않으므로 로딩 이펙트가 크게 개선된다.
이하, 기판에 대한 구체적인 도면을 중심으로 본 발명에 의한 에칭 방법을 보다 상세히 설명한다.
도 2는 도 1에서 도시된 기판을 도시한 단면도이고, 도 3은 도 2에서 도시된 기판에 DCS 옥사이드를 에칭하는 단계 도시한 단면도이다.
도 2 및 도 3을 참조하면, 기판(110)은, 표면에 패턴(111)이 형성되어 있다. 또한, 패턴(111)의 측면에는 디실란(DiSilane: DS) 옥사이드(112)가 형성되어 있으며, 그 상부를 디클로로실란(DiCloroSilane: DCS) 옥사이드(113)가 상기 패턴(111) 및 상기 DS 옥사이드(112)를 커버하도록 형성될 수 있다.
상기 DCS 옥사이드(113)을 에칭하기 위해서 DCS/DC 에칭선택비는 200 이상인 매체를 사용하는 것이 바람직하다. 예컨대, DCS 옥사이드(113)을 에칭하기위해서 본 실시예에서는 불화수소/이소프로필알콜(HF/IPA) 매체를 이용한다.
이때의 반응 메커니즘은 다음과 같다.
2HF + M --> HF2 - + MH+, (M = (CH3)2CHOH )
SiO2 + 2HF2 - +2MH+ --> SiF4(g)↑ + 2H2O(g)↑ + 2M(g)↑
예컨대 불화수소/이소프로필알콜(HF/IPA) 매체를 이용하여 DCS 옥사이드(113)을 에칭하는 공정은 대략 4 Torr 내지 20 Torr의 압력하에서 진행될 수 있다. 바람직하게는 8 Torr의 압력하에서 진행될 수 있다.
또한, 불화수소 및 이소프로필알콜 외에 반응에 참여하지 않는 가스인 질소(N2) 가스가 추가될 수도 있다. 한편, 질소가스를 대신하여 다른 불활성기체 (Ar, He)가 사용될 수도 있다.
한편, 상기 DCS 옥사이드(113)의 에칭은 상기 DS 옥사이드(112)의 단부가 노출되는 시점까지 진행된다. 이와 다르게, 상기 DS 옥사이드의 단부가 노출되기 이전 시점까지 진행될 수도 있다.
이와 같이, 또한, 불화수소/이소프로필알콜(HF/IPA) 매체를 이용하여 식각하는 경우, 에칭시의 식각잔유물(etch residue)이 생성됨을 최소화할 수 있다.
도 4는 도 3의 DCS 옥사이드의에칭이 완료된 결과를 도시하는 단면도이고, 도 5는 도 3의 결과물에 도 1에서 도시된 DCS 옥사이드 및 DS의 에칭이 완료된 결과를 도시하는 단면도이다.
도 4 및 도 5를 참조하면, DCS 옥사이드(113)의 에칭이 완료되어 DS 옥사이드(112)의 단부가 일부 노출되어 있다.
이후, 상기 DCS 옥사이드(113) 및 상기 DS 옥사이드(112)를 에칭한다. 이때, 상기 DCS 옥사이드(113) 및 상기 DS 옥사이드(112)를 에칭하기 위하여 DCS/DS 에칭선택비는 10 이하인 매체를 사용하는 것이 바람직하다. 예컨대, 상기 DCS 옥사이드(113) 및 상기 DS 옥사이드(112)를 에칭하기 위해서 본 실시예는 불화수소/암모니아(HF/NH3)를 사용한다.
이때의 반응 메커니즘은 다음과 같다.
HF + NH3 --> NH4F
NH4F + SiO2 --> (NH4)2SiF6(s) + 2H2O(g)↑ + 4NH3(g)↑
추가적으로 산화막과 상기 불화수소 및 암모니아가 반응하여 생성된 부산물[(NH4)2SiF6(s)]을 제거할 수 있다.
이때, 상기 부산물[(NH4)2SiF6(s)]은, 램프를 이용한 히팅(heating) 방법에 의해 제거될 수 있다.
이때의 반응 메커니즘은 다음과 같다.
(NH4)2SiF6(s) -->2NH3(g)↑ + SiF4(g)↑ + 2HF(g)↑
램프에 의한 히팅시 기판의 온도는 150˚C 이상으로 후속의 트리밍 전 기판의 냉각이 필요하다. 이를 위하여, 트리밍챔버에서 장시간(1~5분) 정도 냉각 할 수도 있지만 이런 방식은 쓰루풋(through-put)을 감소시킨다. 그래서, 트리밍챔버에서 실리콘 에칭전에 냉각용 챔버에서, 냉각 후 후속의 트리밍을 진행하는 방법도 가능하다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 기판
111: 패턴
112: 디실란(DS) 옥사이드
113: 디클로로실란(DCS) 옥사이드

Claims (13)

  1. 패턴, 상기 패턴의 측부에 디실란(DiSilane: DS) 옥사이드가 형성되고, 디클로로실란(DiCloroSilane: DCS) 옥사이드가 상기 패턴 및 상기 DS 옥사이드를 커버하도록 형성된 기판을 준비하는 단계;
    제1 DCS/DS 에칭선택비를 갖는 매체를 이용하여 상기 DCS 옥사이드를 1차적으로 에칭하는 단계; 및
    상기 제1 DCS/DS 에칭 선택비보다 낮은, 제2 DCS/DS 에칭선택비를 갖는 매체를 이용하여, 상기 DCS 옥사이드 및 상기 DS 옥사이드를 2차적으로 에칭하는 단계를 포함하는 에칭 방법.
  2. 제1항에 있어서,
    상기 DCS 옥사이드를 1차적으로 에칭하는 단계에서,
    상기 제1 DCS/DS의 에칭선택비는 200 이상이고, 상기 제2 DCS/DS의 에칭선택비는 10 이하인 것을 특징으로 하는 에칭 방법.
  3. 제1항에 있어서,
    상기 제1 DCS/DS 에칭선택비를 갖는 매체는 불화수소/이소프로필알콜(HF/IPA)이고,
    상기 제2 DCS/DS 에칭선택비를 갖는 매체는 불화수소/암모니아(HF/NH3)인 것을 특징으로 하는 에칭 방법.
  4. 제1항에 있어서,
    상기 DCS 옥사이드를 1차적으로 에칭하는 단계는,
    상기 DS 옥사이드의 단부가 노출되는 시점까지 진행하는 것을 특징으로 하는 에칭 방법.
  5. 제4항에 있어서,
    상기 DCS 옥사이드를 1차적으로 에칭하는 단계는,
    상기 DS 옥사이드의 단부가 노출되기 바로 이전 시점까지 진행하는 것을 특징으로 하는 에칭 방법.
  6. 디실란(DiSilane: DS) 및 디클로로실란(DiCloroSilane: DCS) 옥사이드가 형성된 기판을 준비하는 단계;
    불화수소/이소프로필알콜(HF/IPA)을 적용하여, 1차적으로 기판을 에칭하는 단계; 및
    불화수소/암모니아(HF/NH3)를 적용하여, 2차적으로 기판을 에칭하는 단계를 포함하는 에칭 방법.
  7. 제6항에 있어서, 상기 1차적으로 기판을 에칭하는 단계와 상기 2차적으로 기판을 에칭하는 단계는 동일 챔버에서 연속적으로 진행되는 것을 특징으로 하는 에칭 방법.
  8. 제6항에 있어서,
    상기 1차적으로 기판을 에칭하는 단계에서 DCS/DS의 에칭선택비는 200 이상이고,
    상기 2차적으로 기판을 에칭하는 단게에서 DCS/DS의 에칭선택비는 10 이하인 것을 특징으로 하는 에칭 방법.
  9. 제6항에 있어서,
    상기 1차적으로 기판을 에칭하는 단계는,
    DS 옥사이드의 단부가 노출되는 시점 또는 노출되기 전 시점까지 DCS 옥사이드를 에칭하는 것을 특징으로 하는 에칭 방법.
  10. 제1 DCS/DS 에칭선택비를 갖는 매체를 이용하여 DCS 옥사이드를 1차적으로 에칭하는 단계; 및
    상기 제1 DCS/DS 에칭 선택비보다 낮은, 제2 DCS/DS 에칭선택비를 갖는 매체를 이용하여, 상기 DCS 옥사이드 및 DS 옥사이드를 2차적으로 에칭하는 단계를 포함하는 에칭 방법.
  11. 제10항에 있어서,
    상기 제1 DCS/DS 에칭선택비를 갖는 매체는 불화수소/이소프로필알콜(HF/IPA)이고,
    상기 제2 DCS/DS 에칭선택비를 갖는 매체는 불화수소/암모니아(HF/NH3)인 것을 특징으로 하는 에칭 방법.
  12. 제10항에 있어서,
    상기 DCS 옥사이드를 1차적으로 에칭하는 단계는,
    상기 DS 옥사이드의 단부가 노출되는 시점까지 진행하거나, 또는 상기 DS 옥사이드의 단부가 노출되기 바로 이전 시점까지 진행하는 것을 특징으로 하는 에칭 방법.
  13. 제10항에 있어서,
    상기 DCS 옥사이드를 1차적으로 에칭하는 단계 및 상기 상기 DCS 옥사이드 및 DS 옥사이드를 2차적으로 에칭하는 단계는 동일 챔버에서 진행되는 것을 특징으로 하는 에칭 방법.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008004716A (ja) * 2006-06-22 2008-01-10 Dainippon Screen Mfg Co Ltd 高圧処理方法

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* Cited by examiner, † Cited by third party
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KR101134909B1 (ko) * 2010-05-06 2012-04-17 주식회사 테스 실리콘 산화막의 건식 식각 방법
KR101175148B1 (ko) * 2010-10-14 2012-08-20 주식회사 유진테크 3차원 구조의 메모리 소자를 제조하는 방법 및 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
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JP2008004716A (ja) * 2006-06-22 2008-01-10 Dainippon Screen Mfg Co Ltd 高圧処理方法

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