KR20170042044A - 실리콘나이트라이드막의 건식식각방법 - Google Patents

실리콘나이트라이드막의 건식식각방법 Download PDF

Info

Publication number
KR20170042044A
KR20170042044A KR1020150141455A KR20150141455A KR20170042044A KR 20170042044 A KR20170042044 A KR 20170042044A KR 1020150141455 A KR1020150141455 A KR 1020150141455A KR 20150141455 A KR20150141455 A KR 20150141455A KR 20170042044 A KR20170042044 A KR 20170042044A
Authority
KR
South Korea
Prior art keywords
etching
silicon nitride
nitride film
sub
silicon
Prior art date
Application number
KR1020150141455A
Other languages
English (en)
Other versions
KR101731792B1 (ko
Inventor
권성수
Original Assignee
주식회사 테스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 테스 filed Critical 주식회사 테스
Priority to KR1020150141455A priority Critical patent/KR101731792B1/ko
Publication of KR20170042044A publication Critical patent/KR20170042044A/ko
Application granted granted Critical
Publication of KR101731792B1 publication Critical patent/KR101731792B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Abstract

본 발명은 실리콘나이트라이드막의 건식식각방법에 관한 것으로서, 실리콘옥사이드막과 실리콘나이트라이드막을 포함하는 실리콘 기판 상에 실리콘나이트라이드막을 선택적으로 식각하는 방법에 있어서, 플루오린(F)을 포함하는 식각가스와, 질소(N2)를 포함하는 가스와, 산소(O2)를 포함하는 가스와, 불활성가스 중 적어도 둘 이상의 가스를 포함하는 반응가스를 공급하여 실리콘 기판 및 실리콘옥사이드막에 대하여 실리콘나이트라이드막을 선택적으로 식각하는 식각공정과, 상기 식각공정 과정에서 상기 실리콘나이트라이드막의 표면에 형성된 응축막을 제거하는 열처리를 수행하는 열처리공정을 포함하여 구성되며, 상기 식각공정은 전체 식각시간을 복수의 서브사이클로 분할하고 각 서브사이클별로 상기 식각공정을 실행하며, 상기 열처리공정은 상기 복수의 서브사이클별 식각공정 사이에서 각각 실행하여, 복수의 서브사이클별로 식각함으로써 식각시간이 증가하더라도 실리콘나이트라이드막/실리콘옥사이드막의 선택비가 악화되는 것을 방지하고, 기판상에 형성된 패턴의 식각후의 양호한 프로파일을 얻을 수 있다.

Description

실리콘나이트라이드막의 건식식각방법{DRY ETCHING METHOD FOR SILICON NITRIDE}
본 발명은 건식식각방법에 관한 것으로서, 더욱 상세하게는 습식식각 공정을 대체하는 건식식각공정에 있어서 실리콘옥사이드막 및 실리콘에 대해 고선택비로 식각하는 실리콘나이트라이드막의 건식식각방법에 관한 것이다.
최근 디바이스의 미세화에 따라, 반도체 소자는 점차 고성능, 고집적화하여 오고 있다. 실리콘나이트라이드막(SiNx)은 화학적으로 안정한 특성을 가지고 있는 유전막 또는 절연막으로 사용되기 때문에, 메모리 소자의 기본적인 소자분리 공정뿐 만 아니라 컨택트(Contact) 공정이나 캡핑(Capping)공정에 사이드월(Sidewall) 소재로 사용되는 등 DRAM 및 FLASH Memory 제조 공정에 광범위하게 사용된다.
웨이퍼 위에 디바이스를 형성하는 프로세스는 실리콘옥사이드막(SiOx)을 커버하는 실리콘나이트라이드막(SiNx)을 식각하는 공정을 포함한다.
기존에는 실리콘나이트라이드막(SiNx)을 제거하기 위해 습식공정으로 예를 들면, 인산(H3PO4)을 사용하여 왔다. 인산을 사용한 공정은 150 ~ 180C 정도의 고온공정으로 웨이퍼를 복수 매(예를 들면, 50매)의 배치(batch) 타입으로 공정을 진행하여 왔다.
이러한 배치 공정은 웨이퍼간 균일도(wafer to wafer uniformity) 확보가 어렵고, 파티클을 제어하기 어려울 뿐만 아니라 화학부산물의 처리에 많은 어려움이 있었다. 이에 이를 대체하는 건식식각공정을 도입할 필요성이 증대되어 왔다.
한국공개특허 10-2014-0068118(식각방법 및 장치)
본 발명은 상술한 종래기술의 문제점을 해결하고자 하는 것으로서, 본 발명의 목적은 습식식각 공정을 대체하는 건식식각공정에 있어서 실리콘옥사이드막 및 실리콘에 대해 고선택비로 식각할 수 있는 실리콘나이트라이드막의 건식식각방법을 제공하는 것이다.
상술한 목적을 달성하기 위하여, 본 발명에 의한 실리콘나이트라이드막의 건식식각방법은, 실리콘옥사이드막과 실리콘나이트라이드막을 포함하는 실리콘 기판 상에 실리콘나이트라이드막을 선택적으로 식각하는 방법에 있어서, 플루오린(F)을 포함하는 식각가스와, 질소(N2)를 포함하는 가스와, 산소(O2)를 포함하는 가스와, 불활성가스 중 적어도 둘 이상의 가스를 포함하는 반응가스를 공급하여 실리콘 기판 및 실리콘옥사이드막에 대하여 실리콘나이트라이드막을 선택적으로 식각하는 식각공정과, 상기 식각공정 과정에서 상기 실리콘나이트라이드막의 표면에 형성된 응축막을 제거하는 열처리를 수행하는 열처리공정을 포함하여 구성되며, 상기 식각공정은 전체 식각시간을 복수의 서브사이클로 분할하고 각 서브사이클별로 상기 식각공정을 실행하며, 상기 열처리공정은 상기 복수의 서브사이클별 식각공정 사이에서 각각 실행하는 것을 특징으로 한다.
여기서, 상기 복수의 서브사이클별 식각공정은 서로 다른 식각시간을 가지며 상기 열처리공정은 80℃ 내지 300℃ 범위의 열처리 온도에서 실행되는 것을 특징으로 한다.
여기서, 복수의 서브사이클별 식각공정은 건식식각공정에 의해 실행되고, 최후의 서브사이클 식각공정은 습식식각공정에 의해 실행되는 것을 특징으로 한다.
여기서, 상기 플루오린을 포함하는 식각가스는 사불화탄소(CF4)와, 이불화메탄(CH2F2)과, 플루오린화메탄(CH3F)으로 이루어진 군으로부터 선택된 둘 이상의 가스를 사용하는 것을 특징으로 한다.
여기서, 상기 복수의 서브사이클별 식각공정은 25MHz 내지 100MHz 범위의 RF주파수가 인가되어 실행되는 것을 특징으로 한다.
여기서, 상기 반응가스는 수소(H2)가스를 포함하는 것을 특징으로 한다.
상술한 구성을 가지는 본 발명에 의하면, 복수의 서브사이클별로 식각함으로써 식각시간이 증가하더라도 실리콘나이트라이드막과 실리콘옥사이드(SiN/oxide) 및 실리콘(Si)의 선택비가 악화되는 것을 방지하고, 기판상에 형성된 패턴의 식각후의 실리콘옥사이드막의 양호한 프로파일을 얻을 수 있다.
또한, 복수의 서브사이클별 식각공정 사이에 각각 열처리공정을 실행함으로써 패턴의 식각후의 실리콘옥사이드막의 더욱 양호한 프로파일을 얻을 수 있다.
도 1은 종래의 건식식각방법에 의해 식각된 V-NAND 패턴을 나타내는 도면이다.
도 2a는 종래기술에 의한 식각결과를 나타내는 도면이고, 도 2b는 도 2a의 부분확대도이다.
도 3a는 본 발명의 일 실시예에 의한 식각결과를 나타내는 도면이고, 도 3b는 도 3a의 부분확대도이다.
도 4a는 본 발명의 다른 실시예에 의한 식각결과를 나타내는 도면이고, 도 4b는 도 4a의 부분확대도이다.
도 5a는 본 발명의 또 다른 실시예에 의한 식각결과를 나타내는 도면이고, 도 5b는 도 5a의 부분확대도이다.
도 6은 본 발명에 의한 건식식각방법의 흐름도이다.
이하에서는 첨부도면을 참조하여, 본 발명에 의한 실리콘나이트라이드막의 건식식각방법에 대하여 실시예로써 상세하게 설명한다.
도 6에 나타낸 바와 같이, 본 발명에 의한 실리콘나이트라이드막의 건식식각방법은, 전체 식각시간(T)을 복수의 서브사이클(t)로 분할하고 각 서브사이클별로 식각하는 것을 특징으로 한다.
도 1은 종래의 건식식각공정에 의해 선택적으로 식각한 것을 나타낸 도면으로서, 실리콘나이트라이드막의 건식식각공정에서 V-NAND 패턴의 실리콘나이트라이드막을 실리콘옥사이드막에 고선택비인 가스의 조성에 의해 실리콘나이트라이드막을 선택적으로 식각한 상태를 나타낸다. 도 1에 나타낸 바와 같이, 폴리실리콘(50)을 트랩 실리콘나이트라이드막(Trap SiN; 40)와 실리콘옥사이드(30)가 둘러싸도록 형성되어 있으며, 상기 실리콘옥사이드(30)의 외주에는 식각대상인 나이트라이드가 배치된 실리콘나이트라이드막 식각영역(20)과 실리콘옥사이드(10)가 적층되어 패턴이 형성되어 있다.
도 1에 나타낸 바와 같이, 종래의 건식식각방식에 의하면, 식각시간이 증가함에 따라, 실리콘나이트라이드막/실리콘옥사이드막(SiN/oxide)의 선택비가 악화되어, 도 1의 A부분 및 도 2a 및 도 2b의 적색 원형 부분에서와 같이 식각대상인 실리콘나이트라이드막 식각영역(20) 이외에 실리콘옥사이드(39)와 트랩 실리콘나이트라이드막(40)까지 식각되어 손상이 발생하는 문제가 있다.
본 발명에 의한 건식식각방법은 이러한 문제점을 해결하고자 하는 것으로서, 복수의 서브사이클별로 식각함으로써 패턴의 선택비를 개선한 것이다.
즉, 실리콘나이트라이드막과 실리콘옥사이드막 및 실리콘의 선택비가 악화되는 것을 방지하기 위하여 전체 식각시간동안 계속하여 식각공정을 진행하지 않고, 전체 식각시간(T)을 n개로 분할한 서브사이클(t = T/n, 여기서 n은 2 이상의 자연수)별로 식각공정을 진행하는 것이다.
예를 들면, 전체 식각시간을 2분으로 가정하였을때, 전체 식각시간(T)을 2 ~ 4로 분할하여 각 서브사이클(t)을 1분 ~ 30초로 설정하고, 각 서브사이클별로 식각공정을 진행하는 것이다.
여기서, 상기 복수의 서브사이클별 식각공정의 공정시간은 모두 동일하게 구성할 수도 있지만, 반드시 이에 한정되지 않고 원하는 식각량에 따라 서로 다르게 가변적으로 구성할 수도 있다.
예를 들면, 제 1 서브사이클 식각공정은 1분으로 설정하고, 제 2 서브사이클 식각공정은 30초, 제 3 및 제 4 서브사이클 식각공정은 각각 15초로 설정하여 서브사이클별 식각공정을 실행하도록 구성할 수 있다. 이로써, 초기에는 식각시간을 길게 하여 식각량을 크게 하고, 트랩 실리콘나이트라이드막(40)에 가까워질수록 선택비가 악회되지 않도록 식각시간을 짧게 설정하여 식각효율을 높게 하면서도 선택비가 악화되는 것을 방지할 수 있도록 구성할 수 있다.
상술한 바와 같이, 각 서브사이클별로 식각공정을 실행함에 따라, 도 3a 내지 도 5b에 나타낸 바와 같이, 각 서브사이클당 식각시간이 짧아지고, 이에 따라 실리콘나이트라이드막/실리콘옥사이드막의 선택비가 악화되지 않고 패턴의 식각후의 산화막의 프로파일이 양호한 모습을 나타냄을 알 수 있었다.
한편, 상기 복수의 서브사이클 식각공정 사이에는 열처리 공정을 실행한다. 후술하는 바와 같이, 상기 열처리공정 없이, 각 서브사이클별로 식각공정을 진행한 경우에는 패턴 프로파일이 불량함을 볼 수 있다.
상기 서브사이클별 식각공정에 의해 실리콘나이트라이드막의 표면에는 응축막((NH4)2SiF6)이 형성되는데, 상기 응축막은 식각선택비를 높이지 못하는 원인으로 작용하기 때문에 이를 제거할 필요가 있다.
본 실시예에 의한 건조식각방법에서는 상기 응축막을 제거하는 열처리 공정을 실행한다.
상기 열처리 공정은 서셉터의 온도를 증가시키거나, 샤프트(미도시)를 상승시켜 샤워헤드에 근접시킨 후, 샤워헤드를 가열하여 웨이퍼 표면에 열을 공급해서 응충막을 제거하거나, 또는 챔버 내에 할로겐 램프를 구비하여 웨이퍼 표면을 가열하여 실행될 수 있다.
또한, 상기 열처리 공정은 80? 내지 300? 범위의 열처리 온도에서 실행하여 상기 응축막((NH4)2SiF6)을 암모니아(NH3)와, 불화수소(HF)와, 사불화실리콘(SiF4)으로 승화시킨다.
또한, 상기 열처리 공정은 상기 식각공정과 동일한 프로세스 챔버에서 실행될 수도 있으나, 상기 열처리공정만을 다른 프로세스 챔버로 옮겨 실행할 수도 있다.
상술한 바와 같이, 상기 서브사이클별 식각공정 사이에 상기 열처리 공정을 실행함으로써 패턴의 식각후의 프로파일이 더욱 양호한 모습을 나타냄을 알 수 있었다.
한편, 본 발명에 의한 실리콘나이트라이드막의 식각방법은 플루오린(F)을 포함하는 식각가스 및 선택비의 향상을 위해 질소(N2), 산소(O2), 불활성 가스로서 아르곤(Ar) 중 둘 이상의 가스를 포함하는 반응가스를 플라즈마 발생장치를 통과시켜 실리콘나이트라이드막을 선택적으로 식각하는 건식식각공정인 것을 예로 하지만, 반드시 이에 한정되지 않고 각 서브사이클별 식각공정을 건식식각공정과 습식식각공정을 병행하여 구성할 수도 있다.
예를 들면, 복수의 상기 서브사이클 식각공정은 상술한 바와 같은 건식식각공정에 의해 실행되고, 상기 복수의 서브사이클 식각공정 중 최후의 서브사이클 식각공정만을 습식식각공정에 의해 실행할 수도 있다.
여기서, 상기 복수의 서브사이클 식각공정을 건식식각공정과 습식식각공정을 혼합하여 사용할 경우, 식각공정의 종류에 따라 상기 복수의 서브사이클 식각공정 중 습식식각공정은 매엽식이나 배치타입(batch type)일 수 있다.
또한, 실리콘나이트라이드막을 제거하는데, 라디칼이 실리콘 기판 표면의 깊이까지 도달해야 하기 때문에 상기 복수의 서브사이클별 식각공정은 25MHz 내지 100MHz 범위의 높은 RF주파수가 인가되어 원하는 깊이까지 라디칼이 도달할 수 있도록 구성한다.
또한, 상기 반응가스는 수소(H2)가스를 포함하여, 실리콘나이트라이드막의 식각율을 상승시키도록 구성할 수 있다. 상기 반응가스에 수소가스를 포함시킴으로써, 수소가스를 포함하지 않은 경우에 비하여 실리콘나이트라이드막의 식각량이 증가한다.
<실시예 1>
본 실시예에서는 실리콘 웨이퍼 기판 상에 실리콘나이트라이드막 및 실리콘옥사이드막이 적층된 구조에서 실리콘웨이퍼의 표면이 선택적으로 노출되도록 패터닝 공정을 수행한 후, 실리콘나이트라이드막을 선택적으로 식각하였다
또한, 공정가스로서, 플루오린(F)을 포함하는 식각가스 및 선택비의 향상을 위해 질소(N2), 산소(O2), 불활성 가스로서 아르곤(Ar) 중 둘 이상의 가스를 포함하는 반응가스를 플라즈마 발생장치를 통과시켜 실리콘나이트라이드막을 선택적으로 식각하였다.
또한, 플루오린을 포함하는 식각가스는 사불화탄소(CF4)와, 이불화메탄(CH2F2)과, 플루오린화메탄(CH3F)으로 이루어진 군으로부터 선택된 둘 이상의 가스를 사용한다. 사불화탄소(CF4)가스는 식각에 필요한 플루오린 라디칼 을 주로 공급하는 역할을 하고, 이불화메탄(CH2F2)가스는 실리콘나이트라이드막 식각시에 실리콘나이트라이드막의 식각율을 증가 시키는 역할을 하고, 실리콘옥사이드막 및 폴리실리콘 의 경우에는 식각율을 감소시켜, 전체적으로 실리콘나이트라이드막과 실리콘옥사이드막 및 실리콘의 식각선택비를 증가시킬 수 있다.
상기 식각가스의 경우, 기판(폴리실리콘) 표면에 폴리머막을 형성해 주어, 실리콘의 식각율을 감소시켜준다.
상기 가스들을 플라즈마발생장치를 통과시켜 실리콘나이트라이드막을 선택적으로 식각할 수 있는 라디컬을 생성한다.
또한, 본 실시예에서는 패턴의 식각 선택비를 증가시키기 위하여, 전체 식각시간(T)을 2분으로 설정하고, 이를 2개의 서브사이클(t는 1분)로 분할한 후, 서브사이클별로 식각공정을 실행하였다.
또한, 각각의 서브사이클 식각공정 사이에는 약 60초의 열처리 공정을 실행하였다.
상술한 바와 같은 조건하에서 실행한 건식식각방법에 의한 패턴의 식각 프로파일 결과를 도 3a 및 3b에 나타내었다. 도 3a 및 3b에서 알 수 있는 바와 같이, 종래기술에 의한 식각후의 프로파일 결과인 도 2a 및 도 2b의 결과와 비교하여 패턴의 식각후의 프로파일이 양호한 모습을 나타냄을 알 수 있었다.
<실시예 2>
본 실시예에서도 실리콘 웨이퍼 상부에 패턴을 형성하는 공정후 실리콘나이트라이드막을 선택적으로 식각하였다. 공정가스 등의 공정조건은 실시예 1과 동일하므로 중복된 설명은 생략한다.
본 실시예에서는 패턴의 식각 선택비를 증가시키기 위하여, 전체 식각시간(T)을 2분으로 설정하고, 이를 4개의 서브사이클(t는 30초)로 분할한 후, 서브사이클별로 식각공정을 실행하였다.
또한, 각각의 서브사이클 식각공정 사이에는 약 60초의 열처리 공정을 실행하였다.
상술한 바와 같은 조건하에서 실행한 건식식각방법에 의한 패턴의 식각 프로파일 결과를 도 4a 및 4b에 나타내었다. 도 4a 및 4b에서 알 수 있는 바와 같이, 패턴의 식각후의 프로파일이 실시예 1과 비교하여 더욱 양호한 모습을 나타냄을 알 수 있었다.
<실시예 3>
본 실시예에서도 실리콘 웨이퍼 상부에 패턴을 형성하는 공정후 실리콘나이트라이드막을 선택적으로 식각하였다. 공정가스 등의 공정조건은 실시예 1과 동일하므로 중복된 설명은 생략한다.
본 실시예에서는 패턴의 식각 선택비를 증가시키기 위하여, 전체 식각시간(T)을 2분으로 설정하고, 이를 4개의 서브사이클(t는 30초)로 분할한 후, 서브사이클별로 식각공정을 실행하였다.
다만, 본 실시예에 있어서는 각각의 서브사이클 식각공정 사이에 열처리공정을 실행하지 않았다.
상술한 바와 같은 조건하에서 실행한 건식식각방법에 의한 패턴의 식각 프로파일 결과를 도 5a 및 5b에 나타내었다. 도 5a 및 5b에서 알 수 있는 바와 같이, 각각의 서브사이클 공정 사이에 열처리 공정을 실행한 실시예 2의 프로파일 결과에 비하여 상태가 양호하지는 않음을 알 수 있으며, 식각후에 열처리 공정이 식각 프로파일의 향상을 위하여 필요함을 알 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명백할 것이다.

Claims (6)

  1. 실리콘옥사이드막과 실리콘나이트라이드막을 포함하는 실리콘 기판 상에 실리콘나이트라이드막을 선택적으로 식각하는 방법에 있어서,
    플루오린(F)을 포함하는 식각가스와, 질소(N2)를 포함하는 가스와, 산소(O2)를 포함하는 가스와, 불활성가스 중 적어도 둘 이상의 가스를 포함하는 반응가스를 공급하여 실리콘 기판 및 실리콘옥사이드막에 대하여 실리콘나이트라이드막을 선택적으로 식각하는 식각공정과,
    상기 식각공정 과정에서 상기 실리콘나이트라이드막의 표면에 형성된 응축막을 제거하는 열처리를 수행하는 열처리공정을 포함하여 구성되며,
    상기 식각공정은 전체 식각시간을 복수의 서브사이클로 분할하고 각 서브사이클별로 상기 식각공정을 실행하며, 상기 열처리공정은 상기 복수의 서브사이클별 식각공정 사이에서 각각 실행하는 것을 특징으로 하는 실리콘나이트라이드막의 건식식각방법.
  2. 제 1 항에 있어서,
    상기 복수의 서브사이클별 식각공정은 서로 다른 식각시간을 가지며,
    상기 열처리공정은 80? 내지 300? 범위의 열처리 온도에서 실행되는 것을 특징으로 하는 실리콘나이트라이드막의 건식식각방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 서브사이클별 식각공정은 건식식각공정에 의해 실행되고, 최후의 서브사이클 식각공정은 습식식각공정에 의해 실행되는 것을 특징으로 하는 실리콘나이트라이드막의 건식식각방법.
  4. 제 1 항에 있어서,
    상기 플루오린을 포함하는 식각가스는 사불화탄소(CF4)와, 이불화메탄(CH2F2)과, 플루오린화메탄(CH3F)으로 이루어진 군으로부터 선택된 둘 이상의 가스를 사용하는 것을 특징으로 하는 실리콘나이트라이드막의 건식식각방법.
  5. 제 1 항에 있어서,
    상기 복수의 서브사이클별 식각공정은 25MHz 내지 100MHz 범위의 RF주파수가 인가되어 실행되는 것을 특징으로 하는 실리콘나이트라이드막의 건식식각방법.
  6. 제 1 항에 있어서,
    상기 반응가스는 수소(H2)가스를 포함하는 것을 특징으로 하는 실리콘나이트라이드막의 건식식각방법.
KR1020150141455A 2015-10-08 2015-10-08 실리콘나이트라이드막의 건식식각방법 KR101731792B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150141455A KR101731792B1 (ko) 2015-10-08 2015-10-08 실리콘나이트라이드막의 건식식각방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150141455A KR101731792B1 (ko) 2015-10-08 2015-10-08 실리콘나이트라이드막의 건식식각방법

Publications (2)

Publication Number Publication Date
KR20170042044A true KR20170042044A (ko) 2017-04-18
KR101731792B1 KR101731792B1 (ko) 2017-05-02

Family

ID=58704044

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150141455A KR101731792B1 (ko) 2015-10-08 2015-10-08 실리콘나이트라이드막의 건식식각방법

Country Status (1)

Country Link
KR (1) KR101731792B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020160437A1 (en) * 2019-02-01 2020-08-06 L'air Liquide, Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude Method to improve profile control during selectively etching of silicon nitride spacers
WO2022124604A1 (ko) * 2020-12-09 2022-06-16 에스케이머티리얼즈 주식회사 실리콘 함유막의 에칭 방법 및 이를 포함한 반도체 디바이스의 제조방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008251826A (ja) * 2007-03-30 2008-10-16 Nec Electronics Corp 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020160437A1 (en) * 2019-02-01 2020-08-06 L'air Liquide, Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude Method to improve profile control during selectively etching of silicon nitride spacers
US11469110B2 (en) 2019-02-01 2022-10-11 American Air Liquide, Inc. Method to improve profile control during selective etching of silicon nitride spacers
US11837474B2 (en) 2019-02-01 2023-12-05 American Air Liquide, Inc. Method to improve profile control during selective etching of silicon nitride spacers
WO2022124604A1 (ko) * 2020-12-09 2022-06-16 에스케이머티리얼즈 주식회사 실리콘 함유막의 에칭 방법 및 이를 포함한 반도체 디바이스의 제조방법

Also Published As

Publication number Publication date
KR101731792B1 (ko) 2017-05-02

Similar Documents

Publication Publication Date Title
JP7326275B2 (ja) エッチング選択性の高いアモルファスカーボン膜
KR102457289B1 (ko) 박막 증착 방법 및 반도체 장치의 제조 방법
TWI745682B (zh) 基板處理系統及基板處理方法
US9299581B2 (en) Methods of dry stripping boron-carbon films
US20140216498A1 (en) Methods of dry stripping boron-carbon films
US20090275205A1 (en) Methods of removing silicon oxide and gaseous mixtures for achieving same
TW201419416A (zh) 圖案化低介電常數介電膜之方法
CN100568472C (zh) 存在常规低k和/或多孔低k介电材料时的光刻胶剥除方法
WO2011087874A2 (en) Method of controlling trench microloading using plasma pulsing
JP2017152531A (ja) 基板処理方法
KR20130063571A (ko) 반도체소자 제조방법
JP7401593B2 (ja) 空隙を形成するためのシステム及び方法
JP2021184505A (ja) 基板処理システム及び基板処理方法
KR20090129332A (ko) 플라즈마 에칭 처리 방법 및 플라즈마 에칭 처리 장치
JP2020534707A (ja) 基板処理方法及び装置
KR101731792B1 (ko) 실리콘나이트라이드막의 건식식각방법
US20150017811A1 (en) Method for processing base body to be processed
JP2010098101A (ja) 半導体装置の製造方法
US10283370B1 (en) Silicon addition for silicon nitride etching selectivity
KR102646804B1 (ko) 실리콘 질화물층을 포함하는 기판을 처리하는 방법
US20130095665A1 (en) Systems and methods for processing substrates
TWI836713B (zh) 基板處理方法
TWI836553B (zh) 對包括氮化矽層的板進行處理的方法
KR101402231B1 (ko) 기판 처리 방법
US20240128089A1 (en) Method to selectively etch silicon nitride to silicon oxide using water crystallization

Legal Events

Date Code Title Description
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20200309

Year of fee payment: 4