KR101906158B1 - 고입력 전압 보호의 수신기 회로 - Google Patents

Abstract

집적회로(2)는, 입력신호PAD를 수신하여 출력신호OUT로 변환하는 수신기 회로(4)를 구비한다. 도통 경로 회로(14)는, 입력부(10)를 제1 노드(16)에 연결한다. 버퍼회로(18)는, 제1 노드(16)와, 상기 출력신호OUT를 반송하는 출력부(12)와의 사이에 연결된다. 상기 도통 경로 회로는, 상기 입력부(10)와 상기 제1 노드(16) 사이에 접속된 제1의 PMOS형 트랜지스터(24)와 제2의 PMOS형 트랜지스터(26)를 구비한다. 제1의 NMOS형 트랜지스터(28)는, 상기 입력부(10)와 상기 제1 노드(16) 사이에 접속된다. 제2의 PMOS형 트랜지스터(26)의 게이트는, 상기 출력부(12)에 연결되어 직접 상기 출력신호를 수신하여서, 상기 입력전압이 상기 버퍼회로(18)를 전환시키는 특정 레벨이상 상승시킬 때 상기 노드(16)의 충전을 신속하게 차단한다.

Description

고입력 전압 보호의 수신기 회로{RECEIVER CIRCUIT WITH HIGH INPUT VOLTAGE PROTECTION}

본 발명은 집적회로의 분야에 관한 것이다. 보다 구체적으로는, 본 발명은, 입력부에서 입력신호를 수신하여 집적회로 내에서 사용하기 위한 출력신호로 변환하는 집적회로 내에서 사용하기 위한 수신기 회로에 관한 것이다.

집적회로에 대해 프로세스 형태의 크기가 축소되고 동작전압이 작게 될수록, 집적회로의 인터페이스 전압과 내부 동작전압간의 차이가 증가하고 있다. 일례로서, 집적회로에 대한 인터페이스는, 2.7V에서 작동하는 것으로서 규정되어도 되는 반면, 집적회로 자체는 1V 등의 (예를 들면, 절전을 위해) 아주 낮은 전압으로 작동되어도 된다. 입력 및 출력회로는, 외계와 코어(집적회로의 내부) 사이의 인터페이스다. 공통 규격에 의해 지시되고 또한 이전 세대의 회로와 역호환될 필요가 있음에 따라 그 외부 전압이 각 세대만큼 많이 축소되지 않는 것처럼, 코어 전압은 기술이 축소됨에 따라서 계속하여 변경되고 있지만, 외부 전압은 자주 변경되지 않는다. 상기 수신기 회로는, 와이드 전압 범위에서 작동할 필요가 있고 중요한 신호 처리율을 제한하지 않아야 한다.

이러한 수신기 회로내에서 프로세스 사이즈가 작아질 때 일어나는 문제는, NMOS형 및 PMOS형 디바이스 내의 산화물층 과부하가 일어날 가능성이 있다는 것이다. 예를 들면, 이는, NMOS형 디바이스가 최대 1.8V의 동작전압의 집적회로 내에서 기능하도록 설계되지만 그 게이트에 전압레벨이 아주 높은, 이를테면 2.7V의 전압이 입력될 때 일어나기도 한다. 전압 허용회로는, 제로 전압 임계치 디바이스를 사용하여 구성되어도 되지만, 이러한 대책은 상당한 단점인 제조중에 마스크를 추가로 사용하는 것을 필요로 한다.

첨부도면의 도 12는, 공지의 전압 허용 수신기 회로의 일례를 나타낸다. 이 회로는, 2.7V이상의 전압에 견딜 수 없다. 또한, 확실히 정확하게 작동하기 위해서는, 패드 전압이 상기 수신기의 입력노드(노드 1)에 보내지지 않도록 상기 트랜지스터 MP1의 지연이 트랜지스터MP2의 지연보다 커야 한다. 신호 경로 내에서 이렇게 느린 트랜지스터 때문에, 상기 수신기 회로의 성능이 저하되고, 이에 따라 듀티 사이클이 왜곡된다.

첨부도면의 도 13은 두 번째의 공지된 전압 허용 수신기 회로를 나타낸다. 이 회로의 단점은, 입력부PAD에서 급속 슬루(slew) 레이트의 경우, 노드RX_IN은 2V이상 충전되고 2V까지 방전하지 않는다. 이에 따라 상기 RX_IN 노드에 후속하는 인버터 내에서 NMOS형 트랜지스터에 대해 실현가능성의 문제가 생긴다. 이러한 회로가 갖는 또 다른 문제는, 그 입력전압PAD가 수신기 공급전압DVDD 플러스 트랜지스터의 스위칭 임계치이거나 그 보다 위일 때, 전달 게이트는 계속 도통하여 상기 노드RX_IN은 2V이상으로 충전되고, 이 전압레벨로 충전되면 방전 경로가 없어진다.

일 국면에서 본 본 발명은, 입력신호를 본 집적회로에 수신하기 위한 입력부와, 상기 입력부에 연결되어 상기 입력신호의 전압레벨을 상기 집적회로 내에서 사용하기 위한 출력신호로 변환하도록 구성된 수신기 회로를 갖는 상기 집적회로를 제공하고, 상기 수신기 회로는,

상기 입력부와 제1 노드와의 사이에 연결되어 상기 입력부와 상기 제1 노드와의 사이에 도통 경로를 제공하도록 구성된 도통 경로 회로; 및

상기 제1 노드와 상기 출력신호를 출력하기 위한 출력부와의 사이에 연결된 버퍼 회로를 구비하고,

상기 도통 경로 회로는, 상기 입력부와 상기 제1 노드의 사이에 직렬로 접속된 제1의 PMOS형 트랜지스터 및 제2의 트랜지스터와, 상기 입력부와 상기 제1 노드의 사이의 상기 제1의 PMOS형 트랜지스터 및 상기 제2의 트랜지스터와 병렬로 접속된 제1의 NMOS형 트랜지스터를 구비하고,

상기 제2의 트랜지스터는, 상기 입력신호가 저전위로부터 고전위로 전환될 때, 상기 버퍼회로에 의해 구동된 상기 출력신호가, 상기 제2의 트랜지스터를 저 콘덕턴스 상태로 전환함으로써 상기 입력부로부터 상기 제1의 PMOS형 트랜지스터와 상기 제2의 트랜지스터를 거쳐 상기 제1 노드까지의 도통 경로를 차단하는 제어전위로 전환하도록, 상기 버퍼회로의 상기 출력부에 연결되어 상기 출력신호를 수신하는 게이트 입력부를 갖는다.

상기 입력부와 상기 제1 노드와의 사이의 병렬 경로 중 하나의 경로 내에서 상기 버퍼회로의 출력에 의해 전환되는 제2의 트랜지스터를 갖는 도통 경로 회로를 사용하면, 상기 버퍼회로의 출력을 전환하기에 충분한 레벨에 상기 입력 전압이 도달하였을 때 상기 입력부로부터 상기 노드까지의 전류경로가 반드시 차단되게 하여서 상기 수신기 회로내의 성능을 보다 좋게 하는데 도움이 된다. 이러한 상기 입력부로부터 상기 제1 노드까지의 도통 경로를 절단하기 위한 개선된 메카니즘의 이점은, 상기 제1의 PMOS형 트랜지스터와 상기 제2의 트랜지스터에 고전류 세기의 디바이스를 사용할 수 있음에 따라서 안전하게 성능 및 듀티 사이클을 개선한다는 것이다.

상기 수신기 회로는, 상기 제1 노드와 상기 수신기 전원공급용 레일 사이에 연결되어 게이트가 상기 입력신호에 연결된 과전압 감소용 NMOS형 트랜지스터가 추가로 구비되어도 된다. 이렇게, 상기 입력신호 전압이 적어도 상기 과전압 감소용 NMOS형 트랜지스터의 전환용 임계치와 같은 양만큼 상기 수신기 전원공급 전압을 초과하면, 상기 과전압 감소용 NMOS형 트랜지스터는 상기 제1 노드로부터 전하를 방출하여서 그 제1 노드에서의 과도한 전압의 축적이 소비되게 하는 고 콘덕턴스 상태로 전환된다. 상기 과전압 감소용 NMOS형 트랜지스터는, 상기 제1 노드가 제로 전압이고 입력전압이 상승하기 시작할 때 초기에는 도통되고, 그 제1 노드 전압이 상기 수신기 전원 레일 전압 이상이고 상기 입력전압이 수신기 전원 레일 전압에다가 상기 전환용 임계전압을 더한 전압 이상일 때 상기 제1 노드에서 과도한 전하 축적을 방출하게 된다.

제1의 PMOS형 트랜지스터는, 상기 회로 내에 제2 노드에 연결된 게이트를 갖는다. 이 제2 노드는, 버퍼회로로부터의 출력신호가 저전위에서 고전위로 전환하는 경우 상기 제1의 PMOS형 트랜지스터에 의한 콘덕턴스가 감소되도록 도통상태로 전환되는 전압 강하 트랜지스터를 거쳐 상기 버퍼회로의 출력부에 연결될 수 있다.

이러한 형태의 실시예에서는, 상기 제1의 PMOS형 트랜지스터에 의한 도통은, 버퍼회로의 출력이 전환되는 경우 완전히 오프로 전환되지 않을 수도 있고, 이에 따라서 또 다른 실시예는, 상기 입력부와 제2 노드 사이에 연결되어 상기 수신기 전원공급용 레일에 게이트가 연결된 셧다운용 PMOS형 트랜지스터를 구비하여, 상기 입력신호의 전위가 적어도 상기 셧다운용 PMOS형 트랜지스터의 전환 임계치와 같은 양만큼 상기 수신기 전원공급 전압을 초과하면, 상기 셧다운용 PMOS형 트랜지스터가 고 콘덕턴스 상태로 전환됨으로써 제2 노드에서의 전위를 상승시킴과 아울러 상기 제1의 PMOS형 트랜지스터의 콘덕턴스를 감소시킨다(예를 들면, 상기 제1의 PMOS형 트랜지스터를 완전히 오프로 전환시키는 것은 입력전압을 하이레벨로 상승시켜야 한다)는 것을 알 것이다.

다른 국면에서 본 본 발명은, 입력신호를 본 집적회로에 수신하기 위한 입력부와, 상기 입력부에 연결되어 상기 입력신호의 전압레벨을 상기 집적회로 내에서 사용하기 위한 출력신호로 변환하는 수신기 수단을 갖는 상기 집적회로를 제공하고, 상기 수신기 수단은,

상기 입력부와 제1 노드와의 사이에 연결되어 상기 입력부와 상기 제1 노드와의 사이에 도통 경로를 제공하는 전송수단; 및

상기 제1 노드와 상기 출력신호를 출력하기 위한 출력부와의 사이에 연결된 버퍼수단을 구비하고,

상기 전송수단은, 상기 입력부와 상기 제1 노드의 사이에 직렬로 접속되어 제1 도통 경로를 제공하는 제1의 PMOS형 트랜지스터 수단 및 제2의 트랜지스터 수단과, 상기 입력부와 상기 제1 노드의 사이에 상기 제1의 PMOS형 트랜지스터 수단 및 상기 제2의 트랜지스터 수단과 병렬로 접속되어 제2 도통경로를 제공하는 제1의 NMOS형 트랜지스터 수단을 구비하고,

상기 제2의 트랜지스터 수단은, 상기 입력신호가 저전위로부터 고전위로 전환될 때, 상기 버퍼수단에 의해 구동된 상기 출력신호가, 상기 제2의 트랜지스터 수단을 저 콘덕턴스 상태로 전환함으로써 상기 입력부로부터 상기 제1의 PMOS형 트랜지스터 수단과 상기 제2의 트랜지스터 수단을 거쳐 상기 제1 노드까지의 상기 제1 도통 경로를 차단하는 제어전위로 전환하도록, 상기 버퍼수단의 상기 출력부에 연결되어 상기 출력신호를 수신하는 게이트 입력수단을 갖는다.

또 다른 국면에서 본 본 발명은, 입력신호를 집적회로에 수신하여 상기 입력신호의 전압레벨을 상기 집적회로 내에서 사용하기 위한 출력신호로 변환하는 방법을 제공하고, 상기 방법은,

입력부와 제1 노드와의 사이에 연결되어 상기 입력부와 상기 제1 노드와의 사이에 도통 경로를 제공하도록 구성된 도통 경로 회로를 제공하는 단계; 및

상기 제1 노드와 상기 출력신호를 출력하기 위한 출력부와의 사이에 연결된 버퍼 회로를 제공하는 단계를 구비하고;

상기 도통 경로 회로는, 상기 입력부와 상기 제1 노드의 사이에 직렬로 접속된 제1의 PMOS형 트랜지스터 및 제2의 트랜지스터와, 상기 입력부와 상기 제1 노드의 사이의 상기 제1의 PMOS형 트랜지스터 및 상기 제2의 트랜지스터와 병렬로 접속된 제1의 NMOS형 트랜지스터를 구비하고;

상기 제2의 트랜지스터는, 상기 버퍼회로의 상기 출력부에 연결되어 상기 출력신호를 수신하는 게이트 입력부를 갖고;

상기 입력신호가 저전위로부터 고전위로 전환될 때, 상기 버퍼회로에 의해 구동된 상기 출력신호가, 상기 제2의 트랜지스터를 저 콘덕턴스 상태로 전환함으로써 상기 입력부로부터 상기 제1의 PMOS형 트랜지스터와 상기 제2의 트랜지스터를 거쳐 상기 제1 노드까지의 도통 경로를 차단하는 제어전위로 전환하는 단계를 더 포함한다.

본 발명의 상기 내용과, 다른 목적, 특징 및 이점은, 첨부도면과 관련지어 기술되는 아래의 예시적 실시예들의 상세한 설명으로부터 명백해질 것이다.

도 1은 수신기 회로를 갖는 집적회로를 개략적으로 나타내고;
도 2, 3, 4 및 도 5는, 도 1의 상기 수신기 회로의 동작을 개략적으로 나타내고;
도 6은 도 1의 상기 수신기 회로를 보다 상세히 개략적으로 나타내고;
도 7은 도 1의 상기 수신기 회로의 동작을 개략적으로 나타내는 흐름도;
도 8은 입력전압이 0V에서 2.7V로 천이할 때의 도 1의 상기 수신기 회로의 작용을 나타내는 신호도;
도 9는 입력전압이 0V에서 1V로 천이할 때의 도 1의 상기 수신기 회로의 작용을 나타내는 신호도;
도 10은 입력전압이 0V에서 0.7V로 천이할 때의 도 1의 상기 수신기 회로의 작용을 나타내는 신호도;
도 11은 상기 출력신호를 상기 집적회로의 나머지에서 사용하는데 적적한 전압레벨로 시프트시키는 상기 수신기 회로 뒤에 사용하기 위한 레벨 시프트 회로를 개략적으로 나타내며;
도 12는 종래의 전압 허용 수신기 회로의 제 1 예시를 나타내고;
도 13은 종래의 전압 허용 수신기 회로의 제 2 예시를 나타낸다.

도 1은 수신기 회로(4), 레벨 시프터 회로(6) 및 또 다른 처리로직(8)을 구비하는 집적회로(2)를 개략적으로 나타낸 것이다. 상기 수신기 회로(4)는, 입력부(10)에서 입력신호PAD를 수신하고, 이 입력신호PAD를, 레벨 시프터 회로(6)에서 수신하는 출력부(12)에서 출력신호Out로 변환한다. 상기 레벨 시프터 회로(6)는, 상기 출력신호Out의 전압을 상기 또 다른 처리로직(8)의 요구사항에 일치하도록 상기 또 다른 처리로직(8)의 전류동작 파라미터에 따라 요구된 임의의 필요한 전압 레벨 시프팅을 행한다.

상기 수신기 회로(4)는, 상기 입력부(10)와 제1 노드(16) 사이에 연결된 도통 경로 회로(14)를 구비한다. 버퍼회로(18)는, 상기 제1 노드(16)와 상기 출력부(12) 사이에 연결된다. 상기 버퍼회로(18)는, 2개의 인버터(20,22)로 구성된다. 이 인버터들은, 수신기 전원공급용 레일(30)과 접지VSS의 사이에 접속된 PMOS형 트랜지스터와 NMOS형 트랜지스터의 적층체로서 종래의 방식으로 형성되어도 되고, 이때 이들 트랜지스터 양쪽의 게이트는 상기 인버터로부터의 출력을 구동하는데 사용되는 그 2개의 트랜지스터 사이에 상기 인버터와 상기 노드에 상기 입력부가 연결된다. 이러한 구성에서, 제1 인버터(20)의 NMOS형 트랜지스터는, 이전에 설명한 것처럼 산화물층 과응력에 취약하기도 하고, 그에 따라서 상기 제1 노드(16)에서의 전압은 상기 입력부(10)에서 수신된 전압에 상관없이 아주 높이 상승하지 않는 것이 중요하다. 이와는 달리, 표준 인버터(20)는, 바람직하지 않은 누설전류를 덜 허용하는 경향이 적기 때문에, 트랜지스터 MP5, MP6 및 MN5로 이루어진 도 6에 도시된 인버터 구조로 대체되어도 된다.

상기 도통 경로 회로는, 상기 입력부(10)와 제1 노드(16) 사이에 직렬로 접속된 제1의 PMOS형 트랜지스터(24)와 제2의 PMOS형 트랜지스터(26)를 구비한다. 상기 제1의 PMOS형 트랜지스터(24) 및 제2의 PMOS형 트랜지스터(26)와 병렬로, 상기 입력부(10)와 제1 노드(16) 사이에 또 접속된 제1의 NMOS형 트랜지스터(28)가 설치된다.

과전압 감소용 NMOS형 트랜지스터(29)는, 상기 수신기 전원공급용 레일(30)과 상기 제1 노드(16) 사이에 연결된다. 상기 과전압 감소용 NMOS형 트랜지스터(29)의 게이트는, 상기 입력부(10)에 연결된다. 셧다운(shut-down)용 PMOS형 트랜지스터(32)는 상기 입력부(10)와 제2 노드(34) 사이에 연결된다. 이 셧다운용 PMOS형 트랜지스터(32)의 게이트는, 상기 수신기 회로 전원공급용 전압 IOVDD로 유지된다. 전압강하용 트랜지스터(36)는, 상기 출력부(12)의 전압이 로우(Low)일 때 그 전압강하용 트랜지스터를 도통시키는 전압을 이 전압강하용 트랜지스터의 게이트가 유지하도록 상기 출력부(12)와 상기 제2 노드(34)의 사이에 설치된다.

상기 제1의 PMOS형 트랜지스터(24)의 게이트는, 상기 제2 노드(34)에 연결된다. 상기 제2의 PMOS형 트랜지스터(26)의 게이트는, 상기 출력부(12)에 연결되고, 거기로부터 출력신호를 수신한다.

도 2는 0V의 저입력신호 전압으로부터 2.7V의 고입력신호 전압으로 천이할 때 상기 수신기 회로(4)의 시작 상태를 나타낸다. 이 시작 조건에서는, 입력신호 전압레벨을 0V로 하고, 제1 노드(16)에서의 전압도 상기 출력부(12)에서의 전압과 같이 0V로 한다. 상기 제1의 PMOS형 트랜지스터(24) 및 제2의 PMOS형 트랜지스터(26) 모두는 온(on)으로 전환된다. 상기 셧다운용 PMOS형 트랜지스터(32)는 오프로 전환된다.

도 3은 상기 입력부(10)에서의 입력전압이 상승하기 시작하였을 때 도 2에 도시된 것보다 늦은 짧은 시간의 경우를 나타낸다. 제1 노드(16)는, 제1의 NMOS형 트랜지스터(28), 제1의 PMOS형 트랜지스터(24), 제2의 PMOS형 트랜지스터(26) 및 과전압 감소용 NMOS형 트랜지스터(29)를 통하여 발생하는 조건으로 상기 수신기 회로 전원공급 전압 IOVDD를 향해 충전되기 시작한다. 제1 노드(16)가 충분한 레벨까지 충전되자마자, 상기 인버터(20, 22)는 상태가 전환될 것이다. 이것을 도 4에 나타낸다.

상기 출력부(12)에서의 출력신호가 하이(high) 레벨(IOVDD)로 전환될 때, 이 출력신호는 제2의 PMOS형 트랜지스터(26)의 게이트에 직접 전달됨에 따라서 오프(즉, 저 콘덕턴스 상태로)로 전환된다. 이와 동시에, 상기 출력신호는, 전압강하용 트랜지스터(36)를 거쳐 상기 제1의 PMOS형 트랜지스터(24)의 게이트에 보내지고, 이에 따라서 상기 제1의 PMOS형 트랜지스터(24)는 적어도 부분적으로 오프로 전환된다. 제2 노드(34)는, IOVDD-Vth의 전압(즉, 상기 수신기 회로 전원공급 전압 마이너스 상기 전압강하용 트랜지스터(36)의 전환용 임계전압)으로 충전된다.

제2 노드(34)의 전압이 IOVDD-Vth에 근접함에 따라, 제1 노드(16)로의 구동 세기가 감소된다는 것을 알 것이다. 이러한 감소는, 상기 출력부(12)에 게이트가 직접 접속된 제2의 PMOS형 트랜지스터(26)의 동작에 의해 개선되어 상기 입력부(10)로부터 상기 제1 노드(16)까지의 충전경로를 초기에 차단하는데 도움이 된다.

도 5는 입력전압PAD가 상기 수신기 회로 공급전압 IOVDD 플러스 상기 셧다운용 PMOS형 트랜지스터(32)의 상기 전환 임계전압을 초과하기 시작할 때의 경우를 나타낸다. 이 경우에, 상기 셧다운용 PMOS형 트랜지스터(32)가 온으로 전환되고, 이것은 제2 노드(34)를 고전압으로 충전함에 따라서 상기 제1의 PMOS형 트랜지스터(24)를 오프로 전환하는데 도움이 된다.

상기 과전압 감소용 NMOS형 트랜지스터(29)의 동작은, 상기 입력전압PAD가 상기 수신기 회로 공급전압 IOVDD 플러스 상기 과전압 감소용 NMOS형 트랜지스터(29)의 상기 전환 임계전압보다 클 때 상기 제1 노드(16)를 방전하는데 있다. 상기 과전압 감소용 NMOS형 트랜지스터(29)와 상기 셧다운용 PMOS형 트랜지스터(32)는, 상기 입력전압이 하이이고, 이들 트랜지스터를 활성화하는데 충분한 마진만큼 상기 수신기 회로 공급전압 IOVDD를 초과하는 경우 활성화된다.

입력전압PAD가 0 내지 2.7V일 경우의 과도기간동안에, 상기 제1의 PMOS형 트랜지스터(24)의 게이트-대-소스 전압은 짧은 지속기간동안 2.3V(즉, 입력부(10)와 제2 노드(34) 사이의 전압)를 초과할 수 있다. 그렇지만, 이러한 고전압의 짧은 임펄스에 의해 상당한 수명 저하를 일으키지 않거나 또는 그 반대로 상기 수신기 회로(4)에 성능에 강한 영향을 준다.

도 1 내지 도 5에 나타낸 수신기 회로(4)는, 0V 내지 2.7V 범위의 입력전압과, 1V/1.5V/1.8V 중 임의의 것의 수신기 전원공급 전압으로 성공적으로 작동될 수 있다. 고전위 출력신호에 대응한 입력신호 전압은 0.7V만큼 낮아도 되고, 상기 회로는 계속 성공적으로 작동되어 그러한 낮은 입력전압을 남은 상기 집적회로에서 사용하기 위한 출력전압으로 변환할 것이다.

도 6은 레퍼런스가 같은 동일한 요소로 보다 상세히 도 1의 수신기 회로(4)의 예를 나타낸다. 트랜지스터MP5는 신호 PAD가 하이일 때 누설경로를 차단하는데 도움이 되도록 구성되고, 트랜지스터MP1과 MP4는 오프로 되고 노드1은 DVDD-Vth(임계전압)로 충전된다. 트랜지스터MP3와 MN4는, 트랜지스터 MP5의 상기 단자들의 어느쪽도 정격전압 이상으로 노출되지 않도록 사용된다. 상기 입력부(10)는, 상기 입력부(10)가 하이이고, 상기 출력부(12)에서 고전압을 검출한 후 상기 트랜지스터 24와 26이 오프로 된 IO VDD로 제1 노드(16)가 완전히 충전되지 않는 경우에 DC 누설전류를 감소시키도록 상기 제1 인버터 구조(20)의 일부를 형성하는 트랜지스터MP5에 직접 접속된다. 트랜지스터MN4는 트랜지스터MP5(vgd)가 반드시 상기 정격전압을 초과하지 않게 하는 역할을 한다. 트랜지스터MP3는, 입력부(10)에서의 전압이 제로일 때, 그 제로 전압이 반드시 트랜지스터MP5의 드레인에 전달되지 않게 하고, 또한 이 조건에서 DC 누설전류가 반드시 감소되게 하는 역할도 한다.

도 7은 상기 도 2 내지 도 5에 나타낸 것처럼 상기 수신기 회로(4)의 동작을 개략적으로 나타낸 흐름도다. 단계 40에서, 입력신호는, 2.7V를 향해 상승하기 시작한다. 단계 42에서, 제1 노드는 상기 과전압 감소용 트랜지스터(29), 제1의 NMOS형 트랜지스터(28), 제1의 PMOS형 트랜지스터(24) 및 제2의 PMOS형 트랜지스터(26)를 통해 충전된다. 단계 44에서, 상기 인버터(20,22)는 상태를 전환하고, 상기 출력신호는 상기 수신기 회로 전원공급 전압 IOVDD의 전압레벨 하이로 구동된다. 단계 46에서, 제2 노드(34)를 전압강하용 트랜지스터(36)를 거쳐 고전위 레벨로 충전함으로써 상기 제2의 PMOS형 트랜지스터(26)를 완전히 오프로 전환하고 상기 제1의 PMOS형 트랜지스터(24)를 불완전하게 오프로 전환하는 출력신호에 대응한다.

단계 48에서, 상기 입력전압PAD는 상기 수신기 회로 전원공급 전압 IOVDD 플러스 상기 트랜지스터들의 상기 전환 임계전압 이상 상승하기 시작한다. 단계 50에서, 상기 셧다운용 PMOS형 트랜지스터(32)는, 온으로 전환되고, 상기 제1의 PMOS형 트랜지스터(24)를 완전히 오프로 전환시키는 입력전압 PAD를 향해 제2의 노드(34)를 보다 높게 충전한다. 단계 52에서, 상기 과전압 감소용 NMOS형 트랜지스터(29)는, 제1 노드(16)로부터 상기 수신기 전원공급용 레일(30)을 통해 과도한 전하를 방전하는 역할을 한다.

도 8은, 제1 노드 전압이 산화물층 항복에 대한 안전한 한계치인 2V이하에 머무르기 때문에 0V로부터 2.7V까지 입력전압이 경사질 때 상기 수신기 회로(4)의 모의 실험 작용을 나타낸다. 상기 출력신호는, 0V로부터 IOVDD로 전환되는 것을 보이고 있다.

도 9는 상기 입력전압이 0V와 1V 사이에서 전환되고 상기 수신기 회로 전원공급 전압이 1V일 때 상기 수신기 회로(4)의 모의 실험 작용을 나타낸다. 이러한 구성에서, 상기 출력신호는, 제1 노드가 수신기 회로 전원공급 전압 IOVDD에 도달하지 않을지라도 이 전압으로 적절하게 전환할 수 있다.

도 10은 입력전압이 OV에서 0.7V로 상승하고 상기 수신기 회로 공급전압이 1V일 때 상기 수신기 회로(4)의 모의실험 작용을 나타낸다. 이러한 경우에 안 것은, 상기 출력신호가 상기 수신기 회로 공급전압으로 아주 적절하게 전환되고, 제1 노드 전압이 결국 상기 입력전압으로 상승한다는 것이다.

도 11은 레벨 시프터 회로(6)의 예를 나타낸다. 이 레벨 시프터 회로(6)는, 전압 요구조건이 다른 다수의 도메인을 공급할 수 있다.

여기서는 본 발명의 예시적 실시예들을 첨부도면들을 참조하여 상세히 설명하였지만, 본 발명은 상세한 실시예들에 한정되지 않고, 첨부된 청구항에 기재된 것과 같은 본 발명의 범위 및 사상을 벗어나지 않고 당업자가 여러 가지 변경 및 변형을 실시할 수 있다는 것을 알 것이다.

Claims (17)

1. 입력신호를 본 집적회로에 수신하기 위한 입력부와, 상기 입력부에 연결되어 상기 입력신호의 전압레벨을 상기 집적회로 내에서 사용하기 위한 출력신호로 변환하도록 구성된 수신기 회로를 갖는 상기 집적회로로서, 상기 수신기 회로는,
   상기 입력부와 제1 노드와의 사이에 연결되어 상기 입력부와 상기 제1 노드와의 사이에 도통(conduction) 경로를 제공하도록 구성된 도통 경로 회로; 및
   상기 제1 노드와 상기 출력신호를 출력하기 위한 출력부와의 사이에 연결된 버퍼 회로를 구비하고,
   상기 도통 경로 회로는, 상기 입력부와 상기 제1 노드의 사이에 직렬로 접속된 제1의 PMOS형 트랜지스터 및 제2의 트랜지스터와, 상기 입력부와 상기 제1 노드의 사이의 상기 제1의 PMOS형 트랜지스터 및 상기 제2의 트랜지스터와 병렬로 접속된 제1의 NMOS형 트랜지스터를 구비하고,
   상기 제2의 트랜지스터는, 상기 입력신호가 저전위로부터 고전위로 전환될 때, 상기 버퍼회로에 의해 구동된 상기 출력신호가, 상기 제2의 트랜지스터를 저 콘덕턴스 상태로 전환함으로써 상기 입력부로부터 상기 제1의 PMOS형 트랜지스터와 상기 제2의 트랜지스터를 거쳐 상기 제1 노드까지의 도통 경로를 차단하는 제어전위로 전환하도록, 상기 버퍼회로의 상기 출력부에 연결되어 상기 출력신호를 수신하는 게이트 입력부를 갖는, 집적회로.
   
2. 제 1 항에 있어서,
   상기 제2의 트랜지스터는 제2의 PMOS형 트랜지스터이고, 상기 제어전위는 저전위로부터 고전위로 전환하는 상기 출력신호에 해당하는, 집적회로.
   
3. 제 1 항에 있어서,
   상기 버퍼회로는, 상기 출력신호가 구동되어 상기 입력신호가 후속하도록 짝수의 인버터를 구비하는, 집적회로.
   
4. 제 1 항에 있어서,
   상기 수신기 회로에는, 수신기 전원공급용 레일을 거쳐 수신기 전원공급 전압이 공급되는, 집적회로.
   
5. 제 4 항에 있어서,
   상기 제1 노드와 상기 수신기 전원공급용 레일 사이에 연결된 과전압 감소용 NMOS형 트랜지스터를 구비하고, 상기 과전압 감소용 NMOS형 트랜지스터는 상기 입력신호 전위가 적어도 상기 과전압 감소용 NMOS형 트랜지스터의 전환용 임계전압과 같은 양만큼 상기 수신기 전원공급 전압을 초과하면, 상기 과전압 감소용 NMOS형 트랜지스터가 상기 제1 노드로부터 전하를 방출하는 고 콘덕턴스 상태로 전환되도록 상기 입력부에 연결되어 상기 입력신호를 수신하는 게이트 입력부를 갖는, 집적회로.
   
6. 제 1 항에 있어서,
   상기 제1의 PMOS형 트랜지스터는 제2 노드에 연결된 게이트를 갖고, 상기 제2 노드는, 상기 출력신호가 상기 제1의 PMOS형 트랜지스터를 통해 저전위에서 고전위 콘덕턴스로 전환될 때 감소되도록 고 콘덕턴스 상태로 전환된 전압 강하 트랜지스터를 거쳐 상기 출력부에 연결되는, 집적회로.
   
7. 제 6 항에 있어서,
   상기 수신기 회로에는 수신기 전원공급용 레일을 거쳐 수신기 전원공급 전압이 공급되고, 상기 입력부와 상기 제2 노드 사이에 연결된 셧다운용 PMOS형 트랜지스터를 구비하고, 상기 셧다운용 PMOS형 트랜지스터는, 상기 입력신호의 전위가 적어도 상기 셧다운용 PMOS형 트랜지스터의 전환 임계전압과 같은 양만큼 상기 수신기 전원공급 전압을 초과하면, 상기 셧다운용 PMOS형 트랜지스터가 고 콘덕턴스 상태로 전환됨으로써 상기 제2 노드에서의 전위를 상승시킴과 아울러 상기 제1의 PMOS형 트랜지스터의 콘덕턴스를 감소시키도록 상기 수신기 전원공급용 레일에 연결된 게이트를 가지는 집적회로.
   
8. 제 1 항에 있어서,
   상기 제1의 NMOS형 트랜지스터는, 포지티브 전원용 레일에 연결되어 포지티브 전원공급 전압을 수신하는 게이트를 갖는, 집적회로.
   
9. 입력신호를 본 집적회로에 수신하기 위한 입력부와, 상기 입력부에 연결되어 상기 입력신호의 전압레벨을 상기 집적회로 내에서 사용하기 위한 출력신호로 변환하는 수신기 수단을 갖는 상기 집적회로를 제공하고, 상기 수신기 수단은,
   상기 입력부와 제1 노드와의 사이에 연결되어 상기 입력부와 상기 제1 노드와의 사이에 도통 경로를 제공하는 전송수단; 및
   상기 제1 노드와 상기 출력신호를 출력하기 위한 출력부와의 사이에 연결된 버퍼수단을 구비하고,
   상기 전송수단은, 상기 입력부와 상기 제1 노드의 사이에 직렬로 접속되어 제1 도통 경로를 제공하는 제1의 PMOS형 트랜지스터 수단 및 제2의 트랜지스터 수단과, 상기 입력부와 상기 제1 노드의 사이에 상기 제1의 PMOS형 트랜지스터 수단 및 상기 제2의 트랜지스터 수단과 병렬로 접속되어 제2 도통경로를 제공하는 제1의 NMOS형 트랜지스터 수단을 구비하고,
   상기 제2의 트랜지스터 수단은, 상기 입력신호가 저전위로부터 고전위로 전환될 때, 상기 버퍼수단에 의해 구동된 상기 출력신호가, 상기 제2의 트랜지스터 수단을 저 콘덕턴스 상태로 전환함으로써 상기 입력부로부터 상기 제1의 PMOS형 트랜지스터 수단과 상기 제2의 트랜지스터 수단을 거쳐 상기 제1 노드까지의 상기 제1 도통 경로를 차단하는 제어전위로 전환하도록, 상기 버퍼수단의 상기 출력부에 연결되어 상기 출력신호를 수신하는 게이트 입력수단을 갖는, 집적회로.
   
10. 입력신호를 집적회로에 수신하여 상기 입력신호의 전압레벨을 상기 집적회로 내에서 사용하기 위한 출력신호로 변환하는 방법으로서,
    상기 집적회로는 입력부와 상기 입력부에 연결된 수신기 회로를 갖고,
    상기 입력부와 제1 노드와의 사이에 연결되어 상기 입력부와 상기 제1 노드와의 사이에 도통 경로를 제공하도록 구성된 도통 경로 회로를 제공하는 단계; 및
    상기 제1 노드와 상기 출력신호를 출력하기 위한 출력부와의 사이에 연결된 버퍼 회로를 제공하는 단계를 구비하고;
    상기 도통 경로 회로는, 상기 입력부와 상기 제1 노드의 사이에 직렬로 접속된 제1의 PMOS형 트랜지스터 및 제2의 트랜지스터와, 상기 입력부와 상기 제1 노드의 사이의 상기 제1의 PMOS형 트랜지스터 및 상기 제2의 트랜지스터와 병렬로 접속된 제1의 NMOS형 트랜지스터를 구비하고;
    상기 제2의 트랜지스터는, 상기 버퍼회로의 상기 출력부에 연결되어 상기 출력신호를 수신하는 게이트 입력부를 갖고;
    상기 입력신호가 저전위로부터 고전위로 전환될 때, 상기 버퍼회로에 의해 구동된 상기 출력신호가, 상기 제2의 트랜지스터를 저 콘덕턴스 상태로 전환함으로써 상기 입력부로부터 상기 제1의 PMOS형 트랜지스터와 상기 제2의 트랜지스터를 거쳐 상기 제1 노드까지의 도통 경로를 차단하는 제어전위로 전환하는 단계를 더 포함하는 변환방법.
    
11. 제 10 항에 있어서,
    상기 제2의 트랜지스터는 제2의 PMOS형 트랜지스터이고, 상기 제어전위는 저전위로부터 고전위로 전환하는 상기 출력신호에 해당하는, 변환방법.
    
12. 제 10 항에 있어서,
    상기 버퍼회로는, 상기 출력신호가 구동되어 상기 입력신호가 후속하도록 짝수의 인버터를 구비하는, 변환방법.
    
13. 제 10 항에 있어서,
    상기 수신기 회로에는, 수신기 전원공급용 레일을 거쳐 수신기 전원공급 전압이 공급되는, 변환방법.
    
14. 제 13 항에 있어서,
    상기 제1 노드와 상기 수신기 전원공급용 레일 사이에 연결된 과전압 감소용 NMOS형 트랜지스터를 제공하는 것을 포함하고, 상기 과전압 감소용 NMOS형 트랜지스터는 상기 입력신호 전위가 적어도 상기 과전압 감소용 NMOS형 트랜지스터의 전환용 임계전압과 같은 양만큼 상기 수신기 전원공급 전압을 초과하면, 상기 과전압 감소용 NMOS형 트랜지스터가 상기 제1 노드로부터 전하를 방출하는 고 콘덕턴스 상태로 전환되도록 상기 입력부에 연결되어 상기 입력신호를 수신하는 게이트 입력부를 갖는, 변환방법.
    
15. 제 10 항에 있어서,
    상기 제1의 PMOS형 트랜지스터는 제2 노드에 연결된 게이트를 갖고, 상기 제2 노드는, 상기 출력신호가 상기 제1의 PMOS형 트랜지스터를 통해 저전위에서 고전위 콘덕턴스로 전환될 때 감소되도록 고 콘덕턴스 상태로 전환된 전압 강하 트랜지스터를 거쳐 상기 출력부에 연결되는, 변환방법.
    
16. 제 15 항에 있어서,
    상기 수신기 회로에는 수신기 전원공급용 레일을 거쳐 수신기 전원공급 전압이 공급되고, 상기 입력부와 상기 제2 노드 사이에 연결된 셧다운용 PMOS형 트랜지스터를 제공하는 것을 포함하고, 상기 셧다운용 PMOS형 트랜지스터는, 상기 입력신호의 전위가 적어도 상기 셧다운용 PMOS형 트랜지스터의 전환 임계전압과 같은 양만큼 상기 수신기 전원공급 전압을 초과하면, 상기 셧다운용 PMOS형 트랜지스터가 고 콘덕턴스 상태로 전환됨으로써 상기 제2 노드에서의 전위를 상승시킴과 아울러 상기 제1의 PMOS형 트랜지스터의 콘덕턴스를 감소시키도록 상기 수신기 전원공급용 레일에 연결된 게이트를 가지는 변환방법.
    
17. 제 13 항에 있어서,
    상기 제1의 NMOS형 트랜지스터는, 포지티브 전원용 레일에 연결되어 포지티브 전원공급 전압을 수신하는 게이트를 갖는, 변환방법.

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