KR101905590B1 - 얇은 ｎ-형 영역을 갖는 ⅲ-ｖ족 발광 디바이스 - Google Patents

얇은 ｎ-형 영역을 갖는 ⅲ-ｖ족 발광 디바이스 Download PDF

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Abstract

디바이스는 n-형 영역과 p-형 영역 사이에 배치된 III족 질화물 발광층을 포함하는 반도체 구조물을 포함한다. 투명한 전도성 비III족 질화물 물질이 n-형 영역과 직접 접촉하게 배치되어 있다. 발광층과 투명한 전도성 비III족 질화물 물질 사이의 반도체 물질의 총 두께는 1 마이크로미터 미만이다.

Description

얇은 Ｎ-형 영역을 갖는 Ⅲ-Ｖ족 발광 디바이스{III-V LIGHT EMITTING DEVICE WITH THIN N-TYPE REGION}
본 발명은 n-형 영역에 연결된 투명 전도성 산화물을 갖는 III-V족 발광 디바이스에 관한 것이다.
LED(light emitting diode), RCLED(resonant cavity light emitting diode), VCSEL(vertical cavity laser diode), 및 단면 발광 레이저(edge emitting laser)를 비롯한 반도체 발광 디바이스는 현재 이용가능한 가장 효율적인 광원 중에 속한다. 가시 스펙트럼에 걸쳐 동작할 수 있는 고휘도 발광 디바이스의 제조에서 현재 관심을 끌고 있는 물질계는 III-V족 반도체, 특히 갈륨, 알루미늄, 인듐 및 질소(III족 질화물 물질이라고도 함)의 2원, 3원 및 4원 합금을 포함한다. 통상적으로, III족 질화물 발광 디바이스는 MOCVD(metal-organic chemical vapor deposition), MBE(molecular beam epitaxy), 또는 기타 에피택셜 기법에 의해 상이한 조성물 및 도펀트 농도의 반도체층의 적층물을 사파이어, 탄화규소, III족 질화물, 또는 기타 적당한 기판 상에 에피택셜 성장시킴으로써 제조된다. 적층물은 종종, 기판 상에 형성된, 예를 들어, Si로 도핑된 하나 이상의 n-형 층; n-형 층 또는 층들 상에 형성된, 활성 영역에 있는 하나 이상의 발광층; 및 활성 영역 상에 형성된, 예를 들어, Mg로 도핑된 하나 이상의 p-형 층을 포함한다. 전기적 접점이 n-형 및 p-형 영역 상에 형성된다.
천연 III족 질화물 성장 기판이 일반적으로 고가이고, 널리 이용되지 않으며, 상용 디바이스의 성장에 실용적이지 않기 때문에, III족 질화물 디바이스가 종종 사파이어(Al2O3), SiC, 또는 Si 기판 상에 성장된다. 이러한 비천연 기판은 기판 상에 성장된 III족 질화물 디바이스 층의 벌크 격자 상수와 상이한 격자 상수, 디바이스 층과 상이한 열 팽창 계수, 및 상이한 화학적 및 구조적 특성을 가지며, 그 결과 디바이스 층에 변형이 생기고, 디바이스 층과 기판 사이에 화학적 및 구조적 부정합이 있게 된다. 두꺼운 층의 성장은 디바이스의 출력을 감소시킬 수 있고, 추가의 원료 물질을 필요로 할 수 있으며, 이는 디바이스의 단가를 증가시킬 수 있다. 디바이스 층이 과도하게 두껍게 성장되는 경우, 변형이 균열에 의해 완화될 수 있고, 이는 디바이스 성능에 부정적인 영향을 줄 수 있다.
III족 질화물 디바이스가 종래에 Al2O3 상에 성장될 때, 기판 상에 성장된 제1 구조물은 일반적으로 약 3.189 Å 이하의 면내 격자 상수를 갖는 GaN 템플릿 층이다. GaN 템플릿은, InGaN 발광층을 비롯한 템플릿 층 상에 성장된 모든 변형된 층에 대한 격자 상수를 설정한다는 점에서, 발광 영역에 대한 격자 상수 템플릿으로서 역할한다. InGaN의 벌크 격자 상수가 종래의 GaN 템플릿의 면내 격자 상수보다 크기 때문에, 발광층이 종래의 GaN 템플릿 상에 성장될 때 압축 변형된다. 예를 들어, 약 450 nm의 광을 방출하도록 구성된 발광층은, GaN의 격자 상수 3.189 Å와 비교하여, 3.242 Å의 벌크 격자 상수를 갖는 조성물인 조성물 In0 . 16Ga0 .84N을 가질 수 있다. 발광층에서의 InN 조성물이 증가함에 따라, 긴 파장의 광을 방출하도록 설계된 디바이스에서와 같이, 발광층에서의 압축 변형도 역시 증가한다.
발광층에서의 변형을 감소시키는 몇가지 기법이 제안되었다.
발명의 명칭이 "변형을 감소시키기 위해 템플릿 상에 성장된 III족 질화물 발광 디바이스(III-nitride light emitting devices grown on templates to reduce strain)"인 US 2008/0153192(참조 문헌으로서 본 명세서에 포함됨)는, 디바이스에서의, 특히 발광층에서의 변형을 감소시키도록 설계된 템플릿 상에 III족 질화물 디바이스의 발광층을 비롯한 디바이스 층을 성장시키는 것을 개시하고 있다. 템플릿은 사파이어와 같은 종래의 기판 상에 성장된다.
발명의 명칭이 "III-V족 발광 디바이스를 성장시키기 위한 기판(Substrate for growing a III-V light emitting device)"인 US 2007/0072324(참조 문헌으로서 본 명세서에 포함됨)는 복합 기판 - 호스트 기판, 씨드 층, 및 호스트를 씨드 층에 접합시키는 접합층을 포함함 - 상에 III족 질화물 디바이스를 성장시키는 것을 개시하고 있다. 호스트 기판은 복합 기판에 및 복합 기판 상에 성장된 반도체 디바이스 층에 기계적 지지를 제공한다. 씨드 층은 일반적으로 디바이스 층에 적절히 가깝게 격자 정합하는 단결정 물질이다. 이러한 기판의 경우, 격자 상수를 GaN을 초과하여 증가시키는 것이 가능하며, 이 경우에 이들 템플릿 상에 성장된 디바이스 층은 일반적으로 In을 포함한다. In을 포함시키는 것은 에너지적으로 바람직하지 않으며, InGaN의 성장이 느리다. 두꺼운 InGaN 층은 따라서 상업적으로 실현가능하지 않다.
당해 기술 분야에서 두꺼운 n-형 영역을 필요로 하지 않는 디바이스가 필요하다.
본 발명의 목적은 얇은 n-형 영역을 갖는 디바이스를 제공하는 것이다.
본 발명의 실시예에서, 디바이스는 n-형 영역과 p-형 영역 사이에 배치된 III족 질화물 발광층을 포함하는 반도체 구조물을 포함한다. 투명한 전도성 비III족 질화물 물질이 n-형 영역과 직접 접촉하게 배치되어 있다. 발광층과 투명한 전도성 비III족 질화물 물질 사이의 반도체 물질의 총 두께는 1 마이크로미터 미만이다.
도 1은 기판 상에 성장된 디바이스 층을 나타낸 도면.
도 2는 도 1의 구조물에 형성된 트렌치를 나타낸 도면.
도 3은 마운트(mount)에 접합된 도 2의 구조물을 나타낸 도면으로서, 도 3은 또한 도 2의 구조물의 성장 기판을 제거하는 것도 나타내고 있음.
도 4는 도 3의 구조물의 트렌치가 유전체로 채워진 것을 나타낸 도면.
도 5는 도 4의 구조물 상에 형성된 투명 전도성 물질 및 n-접점을 나타낸 도면.
도 6은 영역을 분리시키는 트렌치를 갖는 영역에 형성된 씨드 층을 갖는 복합 기판 상에 성장된 디바이스 층을 나타낸 도면.
도 7은 중간 기판(intermediate substrate)에 접합된 도 6의 구조물을 나타낸 도면.
도 8은 복합 성장 기판의 호스트 기판이 제거된 후의 도 7의 구조물을 나타낸 도면.
도 9는 씨드 층이 제거된 후의 도 8의 구조물을 나타낸 도면.
도 10은 노출된 반도체 표면 상에 투명한 전도성 층을 형성한 후의 도 9의 구조물을 나타낸 도면.
도 11은 광학 요소에 접합하고 중간 기판을 제거한 후의 도 10의 구조물을 나타낸 도면.
도 12는 p-접점의 표면을 노출시키기 위해 임의의 남아 있는 접합층을 제거한 후의 도 11의 구조물을 나타낸 도면.
도 13은 플립 칩 형성에서 형성된 접점을 갖는 도 12의 영역을 나타낸 도면.
사파이어 기판 상에 종래 방식으로 성장된 플립칩 디바이스에서, p-접점은 디바이스 상에 성장된 마지막 p-형 층의 표면 상에 형성되고, 이어서 n-접점이 형성되어 있는 n-형 영역의 일부분을 노출시키기 위해 메사(mesa)가 에칭된다. p-접점은 통상적으로 n-접점보다 훨씬 더 큰 영역을 덮고 있는데, 그 이유는 전류가 n-형 III족 질화물 물질을 통해 더 잘 확산되기 때문이다. n-접점은 통상적으로 n-형 GaN 층 상에 형성된다. 종래의 III족 질화물 플립칩 디바이스에서 낮은 면저항(예를 들어, 20 Ω/square 미만)을 제공하기 위해, n-형 GaN 층이 충분히 두껍고 충분히 전도성이어야만 한다.
본 명세서에서 사용되는 바와 같이, 주어진 층은 그 층과 동일한 조성물의 독립 물질(free standing material)의 격자 상수에 대응하는 벌크 격자 상수 abulk, 및 실제 디바이스 구조물에 성장된 그 층의 격자 상수에 대응하는 면내 격자 상수 ain-plane를 갖는다. 발광 영역에서의 변형을 감소시키기 위해 디바이스 층이 발광 영역에서의 면내 격자 상수를 증가시키는 템플릿 상에 성장되어 있는 디바이스(간략함을 위해, 본 명세서에서 "변형 감소(reduced strain)" 디바이스라고 함)에서, 템플릿에 의해 설정되는 면내 격자 상수가 일반적으로 GaN의 벌크 격자 상수보다 크다. 그 결과, 이러한 템플릿 상에 성장된 GaN은 장력을 받고 있다. 디바이스의 효율을 감소시키거나 디바이스 고장을 야기할 수 있는 균열을 피하기 위해, 변형 감소 디바이스에 포함된 임의의 GaN 층의 두께가 제한되어야만 한다. 일부 실시예에서, n-접점이 형성되는 n-형 층으로서 역할하기에 충분한 전류 확산을 제공하기에 충분한 두께의 n-형 GaN 층이 균열 없이 변형 감소 디바이스에 성장될 수 없다.
GaN보다 큰 벌크 격자 상수를 갖는 InGaN이 압축 상태에서 또는 GaN보다 작은 장력을 받고 변형 감소 템플릿 상에 성장될 수 있고, 따라서 종종 GaN 대신에 변형 감소 디바이스의 n-형 접점 층으로서 사용된다. 전류가 n-접점으로부터 확산하는 것을 필요로 하는 디바이스 설계에서 n-접점 층으로서 역할하기에 충분히 두꺼운 InGaN 층을 성장시키는 것은 엄청난 시간이 걸리며 따라서 비용이 많이 든다. 이러한 전류 확산 InGaN 층은, 예를 들어, 적어도 2 마이크로미터 두께일 수 있다.
본 발명의 일부 실시예에서, 두꺼운 n-형 영역에서의 전류 확산이 필요하지 않도록 변형 감소 III족 질화물 디바이스 상의 접점이 형성되고 배열된다. 따라서, n-형 영역이 전류가 n-형 영역을 통해 확산되는 디바이스에서보다 더 얇게 제조될 수 있다.
도 1 내지 도 5는 얇은 n-형 영역을 갖는 수직 디바이스(vertical device)를 형성하는 것을 나타낸 것이다.
도 1에서, n-형 영역(12), 발광 영역(14) 및 p-형 영역(16)을 포함하는 디바이스 층이 기판(10) 상에 성장된다. 기판은, 예를 들어, US 2008/0153192에 기술된 사파이어와 같은 성장 기판, US 2007/0072324에 기술된 복합 기판 - 예를 들어, 사파이어 호스트에 접합된 InGaN 씨드 층 -, 또는 사파이어, SiC, 또는 Si 기판 상에 성장된 템플릿들 중 하나일 수 있다.
n-형 영역(12)은 상이한 조성물 및 도펀트 농도의 다수의 층 - 예를 들어, n-형이거나 의도적으로 도핑되어 있지 않을 수 있는 버퍼층 또는 핵형성층과 같은 준비층(preparation layer), 복합 기판의 나중의 박리 또는 기판 제거 후에 반도체 구조물의 박판화를 용이하게 해주도록 설계된 이형층(release layer), 및 발광 영역이 광을 효율적으로 방출하는 데 바람직한 특정의 광학적 또는 전기적 특성을 위해 설계된 n-형 또는 심지어 p-형 디바이스 층을 포함함 - 을 포함할 수 있다. 일부 실시예에서, n-형 영역은 두께가 1 마이크로미터 미만이다. 일부 실시예에서, n-형 영역은 두께가 0.5 마이크로미터 미만이다. 일부 실시예에서, n-형 영역은 적어도 하나의 InGaN 층을 포함한다. 일부 실시예에서, n-형 영역은 InGaN만을 포함한다. 일부 실시예에서, n-형 영역은 사파이어 상에 성장된 GaN의 면내 격자 상수보다 큰 면내 격자 상수를 가지거나, n-형 영역은 3.186 Å보다 큰 면내 격자 상수를 가진다.
발광 또는 활성 영역(14)이 n-형 영역(12) 상에 성장된다. 적당한 발광 영역의 일례는 하나의 두꺼운 또는 얇은 발광층, 또는 장벽층에 의해 분리되어 있는 다수의 얇은 또는 두꺼운 양자 우물 발광층을 포함하는 다중 양자 우물 발광 영역을 포함한다. 예를 들어, 다중 양자 우물 발광 영역은 장벽 - 각각이 100 Å 이하의 두께를 가짐 - 에 의해 분리되어 있는 다수의 발광층 - 각각이 25 Å 이하의 두께를 가짐 - 을 포함할 수 있다. 일부 실시예에서, 디바이스에서의 각각의 발광층의 두께가 50 Å보다 두껍다.
p-형 영역(16)이 발광 영역(14) 상에 성장된다. n-형 영역과 같이, p-형 영역은 상이한 조성물, 두께 및 도펀트 농도의 다수의 층 - 의도적으로 도핑되지 않은 층 또는 n-형 층을 포함함 - 을 포함할 수 있다.
p-접점(18)이 p-형 영역(16)의 상부 표면 상에 형성된다. p-접점(18)은 은과 같은 반사층을 포함할 수 있다. p-접점(18)은 다른 선택적인 층[오옴 접촉층 및, 예를 들어, 티타늄 및/또는 텅스텐을 포함하는 가드 시트(guard sheet) 등]을 포함할 수 있다. 일부 실시예에서, 광이 p-접점과 n-접점 사이에 있는 발광 영역에서 곧바로 발생되지 않도록 하기 위해, p-접점(18)이 나중에 형성된 n-접점과 일렬로 정렬되어 있는 영역으로부터 제거되는데, 그 이유는 이들 접점 사이에서 발생된 광이 흡수될 가능성이 있기 때문이다. 저항 물질(도 1에 도시되지 않음)과 같은 전류 차단 구조물이 이들 영역에 형성될 수 있다.
도 2에서, 트렌치(22)가 디바이스에 형성된다. 트렌치는 III족 질화물 물질의 전체 두께에 걸쳐, 아래로 기판(10)의 비III족 질화물 층까지 뻗어 있다. 트렌치(22)가 형성된 후에, 선택적인 접합층(20)이 p-접점(18)의 표면 상에 배치된다. 접합층(24)이 또한 트렌치(22)에 배치될 수 있다. 접합층(20, 24)이, 예를 들어, NiAu와 같은 금속일 수 있다. 트렌치(22)는, 예를 들어, 10 내지 30 μm 폭일 수 있다. 일부 실시예에서, 트렌치(22)는 LED의 웨이퍼 상의 개개의 LED의 경계를 형성하고, 원하는 다이 크기에 따라 일정 간격으로(예를 들어, 0.2 내지 2 mm 떨어져, 종종 0.5 내지 1 mm 떨어져) 있다. 트렌치(22)는 기판(10)의 전부 또는 일부를 제거하기 위한 레이저 용융에 의해 야기되는 손상을 제한할 수 있으며, 이에 대해서는 도 3을 참조하여 이하에서 기술한다.
도 3에서, 디바이스가 마운트(26)에 접합되어 있다. 선택적인 접합층(28)이 마운트(26) 상에 형성될 수 있다. 반도체 구조물이 하나 이상의 접합층(20, 28)을 통해 마운트(26)에 접합될 수 있다. 마운트(26)는, 예를 들어, Si, Ge, 금속, 또는 세라믹일 수 있다. 접합층(28)이, 예를 들어, NiAu와 같은 금속일 수 있다.
반도체 구조물이 마운트(26)에 접합된 후에, 성장 기판(10)이 제거될 수 있다. 예를 들어, 복합 기판의 일부인 사파이어 성장 기판 또는 사파이어 호스트 기판이 사파이어 기판과의 계면에 있는 III족 질화물 또는 기타 층의 레이저 용융에 의해 제거될 수 있다. 제거되는 기판에 적절한 경우, 에칭 또는 기계적 기법(연삭 등)과 같은 기타 기법이 사용될 수 있다. 예를 들어, 복합 기판의 씨드 층 또는 비III족 질화물 성장 기판 상에 성장된 격자 상수 확장 템플릿(lattice-constant expanding template)의 하나 이상의 반도체층과 같은 기판의 일부가 디바이스의 일부로서 남아 있을 수 있지만, 이들이 또한 제거될 수 있다. 트렌치(22) 내의 접합층(24)이 기판을 제거하는 동일한 공정에 의해 제거되지 않는 경우, NiAu와 같은 잔류 접합층 물질이, 예를 들어, 습식 에칭에 의해 제거될 수 있다.
일부 실시예에서, 기판(10)의 전부 또는 일부를 제거한 후에, 반도체 구조물이, 예를 들어, PEC(photoelectrochemical) 에칭에 의해 박판화된다. 반도체 구조물의 노출된 표면 - 종종 n-형 영역(12)의 표면 - 이, 예를 들어, 조면화(roughening)에 의해 또는 광결정(photonic crystal)을 형성하는 것에 의해 텍스처화될 수 있다.
도 4에서, 트렌치(22)는 일부 또는 전체가 유전체 물질[예를 들어, PECVD(plasma-enhanced chemical vapor deposition)에 의해 형성되는 규소 질화물 등]로 채워진다. 유전체층이 또한 기판(10)을 제거함으로써 노출되는 n-형 영역(12)의 표면 상에 형성되고, 이어서 유전체가 트렌치(22) 위에 있는 영역(32)에만 남아 있도록 패턴화될 수 있다.
도 5에서, 투명한 전도성 물질(34)이 n-형 영역(12)의 노출된 표면 상에 배치된다. 일부 실시예에서, 투명한 전도성 물질(34)이 인듐 주석 산화물(ITO)과 같은 산화물이다. 투명한 전도성 물질(34)이, 예를 들어, 전자 빔 증발, 스퍼터링, 스핀 온(spinning on) 또는 침강(sedimentation)에 의해 증착될 수 있다. 투명한 전도성 물질(34)의 두께는 n-형 디바이스 층의 두께 및 도핑과 투명한 전도성 물질의 화학량론에 따라, 예를 들어, 0.5 내지 1.5 μm일 수 있다. 예를 들어, 얇거나 고농도로 도핑되지 않은 n-형 영역 상에, 또는 투명한 전도성 물질의 전도성이 높지 않은 경우, 더 두꺼운 투명한 전도성 물질층이 형성될 수 있다. ITO에 대한 대안은 AZO(aluminum-doped ZnO, 알루미늄-도핑된 ZnO), ZnO, MZO(magnesium-doped ZnO, 마그네슘-도핑된 ZnO), GZO(gallium-doped ZnO, 갈륨-도핑된 ZnO), AMZO(aluminum-doped MZO, 알루미늄-도핑된 MZO), ZIO(ZnO-doped indium oxide, ZnO-도핑된 인듐 산화물), 및 GMZO(gallium-doped MZO, 갈륨-도핑된 MZO)를 포함한다. 투명한 전도성 물질(34)이 n-형 영역(12)에서 전류를 확산시키기에 충분히 두껍게, 그렇지만 발광 영역에 의해 방출되는 광을 실질적으로 흡수하지 않도록 충분히 얇게 형성된다. 산화물 영역(32)과 일렬로 정렬되어 있는 트렌치(36)가 종래의 패턴화 단계에 의해 투명한 전도성 물질(34)에 형성된다. 금속 n-접점(38)이 투명한 전도성 물질(34) 상에 형성된다. 트렌치(36, 22)는 반도체 물질과 투명한 전도성 물질(34)의 인접한 영역을 전기적으로 절연시키고, 이는 개별 영역의 웨이퍼가 다이싱되기 전에 개별 영역의 테스트를 가능하게 해준다.
규소 성장 기판의 경우에서와 같이, 성장 기판이 에칭에 의해 제거되는 실시예에서, 도 2 및 도 3에 예시된 바와 같이, 성장 기판이 제거되기 이전보다는 그 이후에, 트렌치(22)가 에피택셜 층에 형성될 수 있다. 이들 실시예에서, 트렌치(22)가 투명한 전도성 물질(34)이 형성된 후에 형성될 수 있다.
광이 투명한 전도성 물질(34)을 통해 도 5에 예시된 구조물로부터 추출된다. 전류가 마운트(26)를 통해 p-접점(18)에 공급되도록, 마운트(26) 및 마운트(26)와 p-접점(18) 사이의 임의의 접합층이 전도성일 수 있다. 발광 영역(14)과 투명한 전도성 물질(34) 사이의 반도체 물질의 총 두께가, 일부 실시예에서 겨우 1 마이크로미터 두께, 일부 실시예에서 겨우 0.8 마이크로미터 두께, 그리고 일부 실시예에서 겨우 0.5 마이크로미터 두께일 수 있다. 일부 실시예에서, 투명한 전도성 물질(34)과 p-접점(18) 사이의 전체 반도체 구조물이 InGaN이다.
주어진 III족 질화물의 경우, 면저항(Ω/square로 표현됨)이 두께 및 도핑의 함수이다. n-형 영역(12)의 면저항이 일부 실시예에서 90 Ω/square 초과이고, 일부 실시예에서 80 Ω/square 초과일 수 있다. n-형 영역(12)과 투명한 전도성 물질(24)의 결합이 일부 실시예에서 70 Ω/square 미만의, 그리고 일부 실시예에서 60 Ω/square 미만의 면저항을 가질 수 있다. 이와 달리, 두꺼운 GaN n-형 영역을 갖는 종래의 III족 질화물 디바이스에서, n-형 영역의 면저항은 약 40 Ω/square이다.
도 6 내지 도 12는 발광 세라믹과 같은 광학 요소에 접합된 얇은 n-형 영역을 갖는 디바이스를 형성하는 것을 예시하고 있다. 도 6 내지 도 12에 기술된 물질 및 처리 단계가 도 1 내지 도 5에서 전술한 것과 동일할 수 있고, 그 반대도 마찬가지일 수 있다.
도 6은 복합 기판(10) 상에 성장된 n-형 영역(12), 발광 영역(14), 및 p-형 영역(16)을 예시하고 있다. 복합 기판(10)은, 예를 들어, 사파이어와 같은 호스트 기판(40); 예를 들어, 각각, 규소 질화물 및 규소 산화물과 같은 접합층(42, 44); 및 예를 들어, 8% 이하의 InN 조성물을 갖는 InGaN와 같은 씨드 층(46)을 포함한다. 씨드 층이, 예를 들어, 미국 출원 제12/236,853호(참조 문헌으로서 본 명세서에 포함됨)에 기술된 바와 같은 영역 또는 아일랜드에 형성될 수 있다. 씨드 층은, 예를 들어, 일부 실시예에서 500 Å 내지 2000 Å 두께이고, 일부 실시예에서 약 1000 Å 두께일 수 있다. 디바이스 층(12, 14, 16)이, 반도체 영역들 사이의 트렌치(47)가 유지되도록, 수평 성장보다 수직 성장에 유리한 조건 하에서 성장된다. 일부 실시예에서, n-형 영역(12)은 0.2 내지 0.5 마이크로미터 두께의 InGaN 영역이고, 발광 영역(14)은 약 1000 Å 두께의 다중 양자 우물 활성 영역이며, p-형 영역(16)은 약 1000 Å 두께의 InGaN 층이다.
도 7에서, p-접점(18)이 p-형 영역(16) 상에 형성되고, 이어서 반도체 물질 영역의 측벽 상에 배치된 p-접점 물질을 제거하기 위해 패턴화된다. 일부 p-접점 물질이 반도체 물질 영역들 사이의 트렌치(47)의 하부에 남아 있을 수 있다. 일부 실시예에서, 이들 영역의 측벽 상의 저품질 반도체 물질이 동시에 제거된다. 규소 산화물과 같은 접합 물질(48)이 p-접점(18) 상에 및 반도체 물질 영역들 사이의 트렌치(47)에 배치된다. 접합 물질(48)은, 예를 들어, 화학 기계적 연마에 의해 선택적으로 연마될 수 있다. 반도체 구조물이, 예를 들어, 사파이어 또는 호스트(40)에 적절히 가깝게 정합하는 열 팽창 계수를 갖는 임의의 다른 적당한 기판일 수 있는 중간 기판(52)에 접합된다. 예를 들어, 규소 산화물일 수 있는 선택적인 접합층(50)이 중간 기판(52) 상에 형성될 수 있다.
도 8에서, 도 6의 호스트 기판(40) 및 접합층(42, 44)이 특정의 호스트 기판 물질을 제거하는 데 적합한 기법에 의해 제거된다. 예를 들어, 사파이어 호스트는 레이저 용융에 의해 제거될 수 있다.
씨드 층(46)은 도 9에서 특정의 씨드 층 물질을 제거하는 데 적합한 기법에 의해 제거된다. 예를 들어, InGaN 또는 기타 III족 질화물 층이 PEC 에칭 또는 CMP(chemical mechanical polishing)에 의해 제거될 수 있다. 반도체 구조물이 선택적으로 박판화될 수 있고, 노출된 표면이 선택적으로 텍스처화될 수 있다. 반도체 물질 아일랜드 사이의 트렌치(47) 내의 임의의 p-접점 물질도 역시 제거될 수 있다.
도 10에서, 투명한 전도성 물질(34)이 노출된 n-형 영역(12) 상에 형성된다. 투명한 전도성 물질(34)은, 예를 들어, ITO와 같은 투명한 전도성 산화물일 수 있다. 예를 들어, 규소 산화물과 같은 선택적인 접합층(54)이 투명한 전도성 물질(34) 상에 형성되고, 이어서, 예를 들어, 화학 기계적 연마에 의해 선택적으로 연마될 수 있다.
도 11에서, 투명한 전도성 물질(34)이 광학 요소(56)에 접합된다. 선택적인 접합층(58)이 광학 요소(56) 상에 형성될 수 있다. 광학 요소는, 예를 들어, 렌즈 또는 발광 세라믹(세라믹 인광체라고도 함)일 수 있다. 발광 세라믹은 세라믹으로 형성된 인광체일 수 있다. 발광 세라믹은 발광 영역에 의해 방출된 파장의 광을 흡수하고, 상이한 파장의 광을 방출한다. 발광 세라믹은 미국 특허 제7,361,938호(참조 문헌으로서 본 명세서에 포함됨)에 더 상세히 기술되어 있다. 광학 요소(56)에 접합한 후에, 중간 기판(52)이 기판 물질에 적합한 기법에 의해 제거될 수 있다. 예를 들어, 사파이어 중간 기판은 레이저 리프트 오프(laser lift off)에 의해 제거될 수 있다.
도 7, 도 10 및 도 11에 도시된 접합층(48, 50, 54, 58)은, 예를 들어, 실리콘과 같은 유기 물질 또는 규소 산화물과 같은 무기 물질일 수 있다. 모든 접합층이 동일한 물질일 필요는 없다. 일부 실시예에서, 접합을 형성하는 양쪽 접합층이 규소 산화물이다. 평면 또는 비평면 표면을 결합시키기 위해 산화물-산화물 접합이 이용될 수 있다. 산화물-산화물 접합을 형성하기 위해, 2개의 구조물 사이에 압력이 가해진다. 열이 또한 가해질 수 있다. 일부 실시예에서, 접합층(48, 50, 54, 58)이 Si, Al, B, P, Zn, Ga, Ge, In, Sn, Sb, Pb, Bi, Ti, W, Mg, Ca, K, Ni, Y, Zr, Hf, Nd, 및 Ta의 산화물, 질화물, 탄화물, 또는 불화물, 또는, 예를 들어, Hoya, Ohara, Schott, CDGM, Hikari, Sumita, 및 Corning으로부터 구매가능한 적당한 유리일 수 있다.
도 12에서, p-접점의 상부 표면을 노출시키기 위해, 접합층(50) 및 접합층(48)과 같은 임의의 남아 있는 접합층이 제거될 수 있다.
도 13은 도 12의 영역들 중 하나를 예시한 것이다. 접점이 플립칩 배향으로 배열되어 있다. 도 13의 디바이스에서, p-접점 물질이, 도 7을 참조하여 앞서 기술한 바와 같이, 영역의 측벽으로부터 제거될 때, 동일한 에칭 단계에서, 영역들 사이의 트렌치(47)가 n-접점(60)을 수용하기 위해 넓어진다. n-접점이 투명한 전도성 물질(34)과 전기적으로 접촉하게 트렌치(47)에 형성된다. 전류가 n-접점(60)으로부터 투명한 전도성 물질(34)을 통해 n-형 영역(12)으로 확산된다.
도 13에 예시된 디바이스에서, 광이 광학 요소(56)를 통해 디바이스로부터 추출된다. 단일 LED가 단일 영역 또는 다수의 영역을 포함할 수 있다.
도 13에 예시된 LED가 마운트에 접합된다. 상호연결부가 p-접점(18) 및 n-접점(60) 상에 형성되고, 이어서 디바이스가 상호연결부를 통해 마운트에 연결된다. 상호연결부는 땜납 또는 기타 금속과 같은 임의의 적당한 물질일 수 있고, 다수의 물질층을 포함할 수 있다. 일부 실시예에서, 상호연결부는 적어도 하나의 금 층(gold layer)을 포함하고, LED와 마운트 사이의 접합이 초음파 접합에 의해 형성된다.
초음파 접합 동안, LED 다이가 마운트 상에 배치된다. 접합 헤드(bond head)는 LED 다이의 상부 표면 상에, 예를 들어, 광학 요소(56)의 상부 표면 상에 배치된다. 접합 헤드는 초음파 트랜스듀서에 연결되어 있다. 초음파 트랜스듀서는, 예를 들어, PZT(lead zirconate titanate) 층의 적층물일 수 있다. 시스템이 고조파적으로 공진하게 하는 주파수(종종 수십 또는 수백 kHz 정도의 주파수)로 트랜스듀서에 전압이 인가될 때, 트랜스듀서는 진동하기 시작하고, 이는 차례로 접합 헤드 및 LED 다이로 하여금, 종종, 수 마이크로미터 정도의 진폭으로 진동하게 한다. 진동은 LED 상의 구조물(n-접점 및 p-접점 또는 n-접점 및 p-접점 상에 형성된 상호연결부 등)의 금속 격자 내의 원자가 마운트 상의 구조물과 상호 확산(interdiffuse)하게 하며, 그 결과 야금학적으로 연속적인 결합부(metallurgically continuous joint)가 얻어진다. 접합 동안에 열 및/또는 압력이 부가될 수 있다.
하나 이상의 파장 변환 물질이 도 5의 투명 전도성층(34) 상에 또는 도 13의 광학 요소(56) 상에 배치될 수 있다. 파장 변환 물질(들)은, 예를 들어, 실리콘 또는 에폭시와 같은 투명한 물질에 배치되고 스크린 인쇄 또는 스텐실링에 의해 LED 상에 증착된 하나 이상의 분말 인광체, 전기영동 증착(electrophoretic deposition)에 의해 형성된 하나 이상의 분말 인광체, 또는 LED에 접착 또는 접합된 하나 이상의 세라믹 인광체, 하나 이상의 염료, 또는 상기한 파장 변환층의 임의의 조합일 수 있다. 발광 영역에 의해 방출된 광의 일부분이 파장 변환 물질에 의해 변환되지 않도록 파장 변환 물질이 형성될 수 있다. 어떤 일례에서, 비변환된 광은 청색이고, 변환된 광은 황색, 녹색 및/또는 적색이며, 따라서 디바이스로부터 방출된 비변환된 광과 변환된 광의 결합은 백색으로 보인다.
일부 실시예에서, 편광기, 이색 필터 또는 기타 공지된 광학계가 도 5의 투명 전도성층(34) 상에 또는 도 13의 광학 요소(56) 상에 형성된다.
앞서 예시된 디바이스에서, 두꺼운 n-형 영역 - 예를 들어, 적어도 2 마이크로미터의 두께를 가짐 - 이 필요하지 않은데, 그 이유는 전류가 투명 전도성 산화물과 같은 비III족 질화물 투명 전도성 물질을 통해 확산되기 때문이다. 투명 전도성 산화물이 일반적으로 III족 질화물 물질만큼 투명하지 않기 때문에, 전류 확산 때문에 투명한 전도성 비III족 질화물 물질이 필요하지 않은 디바이스에서(예컨대, 두꺼운 n-형 영역을 갖는 디바이스에서), 투명한 전도성 비III족 질화물 물질을 포함하는 것은 디바이스의 광 출력을 감소시킬 수 있다.
본 발명이 상세히 기술되어 있지만, 당업자라면, 본 개시 내용이 주어진 경우, 본 명세서에 기술된 발명 개념의 사상을 벗어나지 않고 본 발명에 수정이 행해질 수 있다는 것을 잘 알 것이다. 예를 들어, 상기 실시예가 III족 질화물 디바이스를 기술하고 있지만, 본 발명의 실시예에서, III족 인화물 또는 III족 비화물 디바이스와 같은 다른 III-V족 디바이스 또는 II-VI족 디바이스와 같은, 다른 물질계로 제조된 디바이스가 사용될 수 있다. 따라서, 본 발명의 범위가 예시되고 기술된 특정의 실시예로 제한되는 것으로 보아서는 안 된다.

Claims (13)

  1. n-형 영역과 p-형 영역 사이에 배치된 III족 질화물 발광층을 포함하는 반도체 구조물을 실리콘 기판상에 성장시키는 단계;
    상기 p-형 영역상에 반사 p-접점(reflective p-contact)을 형성하는 단계;
    상기 실리콘 기판을 제거하는 단계;
    상기 실리콘 기판을 제거함으로써 노출된 상기 n-형 영역과 직접 접촉해 있는 투명한 전도성 비III족 질화물 물질(transparent, conductive non-III-nitride material)을 형성하는 단계;
    상기 투명한 전도성 비III족 질화물 물질의 표면을 노출시키는 적어도 하나의 개구부를 상기 반도체 구조물에 형성하는 단계; 및
    상기 투명한 전도성 비III족 질화물 물질 상의 상기 개구부 내에 금속 n-접점을 배치하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 투명한 전도성 비III족 질화물 물질이 산화물인, 방법.
  3. 제1항에 있어서,
    상기 반도체 구조물을 성장시키는 단계는, InGaN을 성장시키는 단계를 포함하는, 방법.
  4. 제1항에 있어서,
    상기 실리콘 기판을 제거함으로써 노출된 상기 n-형 영역의 표면을 텍스쳐화하는(texturing) 단계
    를 더 포함하는 방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 투명한 전도성 비III족 질화물 물질에 광학 요소를 접합하는 단계
    를 더 포함하는 방법.
  7. 제1항에 있어서,
    상기 투명한 전도성 비III족 질화물 물질에 발광 세라믹(luminescent ceramic)을 접합하는 단계
    를 더 포함하는 방법.
  8. 제1항에 있어서,
    상기 반사 p-접점을 형성하는 단계는, 오옴 접촉층(ohmic contact layer)을 형성하는 단계 및 반사 금속층(reflective metal layer)을 형성하는 단계를 포함하는, 방법.
  9. 반도체 구조물 내에 배치된 트렌치를 갖는 p-형 영역과 n-형 영역 사이에 배치된 III족 질화물 발광층을 포함하는 상기 반도체 구조물을 성장시키는 단계;
    상기 p-형 영역상에 반사 p-접점을 형성하는 단계;
    상기 n-형 영역과 직접 접촉해 있는 투명한 전도성 비III족 질화물 물질을 형성하는 단계; 및
    상기 투명한 전도성 비III족 질화물 물질 상의 상기 트렌치 내에 금속 n-접점을 배치하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서,
    상기 트렌치 내에 배치된 p-접점 물질을 제거하는 단계
    를 더 포함하는 방법.
  11. 제10항에 있어서,
    상기 트렌치 내에 배치된 상기 p-접점 물질을 제거하는 동안 상기 트렌치를 넓히는 단계
    를 더 포함하는 방법.
  12. 제9항에 있어서,
    상기 n-형 영역을 텍스쳐화하는 단계를 더 포함하는, 방법.
  13. n-형 영역과 p-형 영역 사이에 배치된 III-V족 발광층을 포함하는 반도체 구조물;
    상기 n-형 영역의 텍스쳐화된(textured) 표면과 직접 접촉해 있는 투명한 전도성 비III족 질화물 물질(transparent, conductive non-III-nitride material); 및
    상기 투명한 전도성 비III족 질화물 물질의 반대쪽에 있는 상기 반도체 구조물의 표면상의 상기 p-형 영역상에 배치된 반사 p-접점(reflective p-contact)을 포함하고,
    상기 투명한 전도성 비III족 질화물 물질의 표면을 노출시키는 적어도 하나의 개구부가 상기 반도체 구조물에 형성되고,
    상기 투명한 전도성 비III족 질화물 물질 상의 상기 개구부 내에 배치된 금속 n-접점을 더 포함하는 디바이스.
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