KR101674228B1 - 복합 기판 상에 성장되는 반도체 발광 장치 - Google Patents

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필립스 루미리즈 라이팅 캄파니 엘엘씨
코닌클리케 필립스 엔.브이.
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Abstract

n형 영역 및 p형 영역 간에 배치된 발광층을 각각 포함하는 복수의 III-질화물 반도체 구조가 복합 기판 상에 성장된다. 복합 기판은 접합층에 의해 호스트에 연결되는 복수의 III-질화물 물질 아일랜드를 포함한다. 복수의 III-질화물 반도체 구조는 III-질화물 아일랜드 상에 성장된다. 복합 기판은 III-질화물 물질 아일랜드 각각이 적어도 부분적으로 이완되도록 형성될 수 있다. 결과적으로, 반도체 구조 각각의 발광층은 3.19옹스트롬보다 큰 a-격자 상수를 가진다.

Description

복합 기판 상에 성장되는 반도체 발광 장치{SEMICONDUCTOR LIGHT EMITTING DEVICES GROWN ON COMPOSITE SUBSTRATES}
발광 다이오드(LED), 공진 공동 발광 다이오드(RCLED), 수직 공동 레이저 다이오드(VCSEL) 및 에지 방출 레이저(edge emitting laser)를 포함하는 반도체 발광 장치는 현재 사용 가능한 광원들 중에서 가장 효율적이다. 가시광선 스펙트럼을 통해 동작 가능한 고휘도(high-brightness) 발광 장치의 제조에서 현재 관심을 끄는 물질 시스템은 III-V 족 반도체, 특히 III-질화물 물질로도 언급되는 갈륨, 알루미늄, 인듐 및 질소의 이원, 삼원 및 사원 합금을 포함한다. 통상적으로, III-질화물 발광 장치는, 유기금속 화학기상증착(MOCVD), 분자빔 에피택시(MBE) 또는 다른 에피택셜 기술에 의해, 상이한 조성 및 도펀트 농도의 반도체층의 스택을 사파이어, 실리콘 카바이드, III-질화물 또는 다른 적합한 기판 상에 에피택셜 성장시킴으로써 제조된다. 스택은 보통, 기판 상에 형성되고 예를 들어 Si로 도핑된 하나 이상의 n형층, n형층 또는 n형층들 상에 형성되는 활성 영역 내의 하나 이상의 발광층, 그리고 활성 영역 상에 형성되고 예를 들어 Mg로 도핑된 하나 이상의 p형층을 포함한다. 전기적 접촉은 n형 영역 및 p형 영역 상에서 형성된다.
순수한 III-질화물 기판은 일반적으로 고가이고 폭넓게 사용 가능하지 않기 때문에, III-질화물 장치는 종종 사파이어 또는 SiC 기판 상에 성장된다. 그러한 비III-질화물(non-III-nitride) 기판은 그 기판 상에 성장된 III-질화물 층에 비해 상이한 격자 상수(lattice constants)를 가짐으로써, III-질화물 장치층 내에 변형 및 결정 결함(crystal defects)을 유발하여 낮은 수행 능력 및 신뢰성 문제를 일으킬 수 있기 때문에, 최적의 방법은 아니다.
본 발명의 실시예에 따르면, n형 영역 및 p형 영역 간에 배치된 발광층을 각각 포함하는 복수의 III-질화물 반도체 구조는 복합 기판 상에 성장된다. 복합 기판은 접합층에 의해 호스트에 연결되는 복수의 III-질화물 물질 아일랜드를 포함한다. 복수의 III-질화물 반도체 구조는 III-질화물 아일랜드 상에 성장된다. 복합 기판은 III-질화물 물질 아일랜드 각각이 적어도 부분적으로 이완되도록(relaxed) 형성될 수 있다. 결과적으로, 반도체 구조 각각의 발광층은 3.19옹스트롬보다 큰 a-격자 상수를 가지게 되어, 장치의 변형을 감소시킬 수 있다.
개개의 III-질화물 반도체 구조는, 예를 들면 반도체 구조 자체 상에 형성되거나, III-질화물 반도체 구조가 연결되는 장착부(mount) 상에 형성되는 전도성 물질에 의해 전기적으로 연결될 수 있다.
도 1은 복합 기판 상에 성장된 III-질화물 반도체 구조를 도시하는 도면.
도 2는 복합 기판 상의 시드층 물질의 아일랜드 상에 성장된 III-질화물 반도체 구조를 포함하는 III-질화물 장치의 부분을 도시하는 단면도.
도 3은 도 2의 단면도에서 도시된 장치의 부분의 상부 표면을 도시하는 평면도.
도 4는 도 3에서 도시된 구조가 장착될 수 있는 장착부의 상부 표면을 도시하는 평면도.
도 5는 복합 기판 상의 시드층 물질의 아일랜드 상에 성장된 III-질화물 반도체 구조를 포함하고, 인접한 아일랜드들 간의 전기적 연결을 포함하는 III-질화물 장치의 부분을 도시하는 단면도.
도 6은 복합 기판 상의 시드층 물질의 아일랜드 상에 성장된 III-질화물 반도체 구조를 포함하는 장치 상에 형성된, p-콘택트(p-contacts) 상의 두꺼운 금속의 형성을 도시하는 도면.
도 7은 두꺼운 금속층을 평탄화하고, 반도체 구조를 장착부에 접합시키고, 복합 기판을 제거한 이후의 도 6의 구조를 도시하는 도면.
도 8은 복합 기판의 제거에 의해 노출된 표면을 텍스처링하고, n-콘택트(n-contacts)을 형성한 이후의 도 7의 구조를 도시하는 도면.
본 발명의 실시예에 따르면, III-질화물 발광 장치는 트렌치에 의해 분리된 III-질화물 구조의 그룹을 포함한다. 그 구조들은 고성능 장치를 형성하기 위해 전기적으로 연결될 수 있다. 그러한 장치는, 기판에 의해 제공되는 변형 완화(strain relief)를 향상시킬 수 있는 트렌치가 시드층 물질의 아일랜드들 간에 형성되는 복합 기판 상에서 성장될 수 있다.
복합 기판은, 본 명세서에서 참고 문헌으로 인용되고, "Substrate for Growing a III-V Light Emitting Device"라는 제목을 가진 US 특허 출원 공개 공보 2007/0072324에 상세하게 기술된다. 복합 기판의 하나의 예시는 도 1에 도시된다. 기판(10)은 호스트 기판(12), 시드층(16) 및 호스트(12)를 시드(16)에 접합시키는 접합층(14)을 포함한다. 기판(10)의 층 각각은, 장치 내의 반도체층이 성장하는데 필요한 프로세싱 조건을 견딜 수 있는 물질로부터 형성된다. 예를 들면, MOCVD에 의해 성장되는 III-질화물 장치의 경우에, 기판(10)의 층 각각은 1000℃가 넘는 온도에서의 H2 환경을 견딜 수 있어야 하고, MBE에 의해 성장되는 III-질화물 장치의 경우에, 기판(10)의 층 각각은 진공에서 600℃가 넘는 온도를 견딜 수 있어야 한다.
호스트 기판(12)은 기판(10) 및 기판(10) 상에 성장된 반도체 장치층(18)에 기계적 지지력(mechanical support)을 제공한다. 호스트 기판(12)의 두께는 일반적으로 3마이크로미터(microns)에서 500마이크로미터 사이이며, 종종 100마이크로미터보다 두껍다. 호스트 기판(12)이 장치의 부분으로 유지되는 실시예에서, 빛이 호스트 기판(12)을 통해 장치로부터 추출된다면 호스트 기판(12)은 적어도 부분적으로 투명할 수 있다. 장치층(18)이 직접적으로 호스트 기판(12) 상에 성장되지 않기 때문에, 호스트 기판(12)은 일반적으로 단결정 물질일 필요가 없다. 몇몇 실시예에서, 호스트 기판(12)의 물질은 장치층(18)의 CTE(coefficient of thermal expansion; 열팽창 계수) 및 시드층(16)의 CTE와 일치하는 CTE를 가지도록 선택된다. 반도체, 세라믹 및 금속을 포함하여, 에피택셜층(18)의 프로세싱 조건을 견딜 수 있는 임의의 물질은 본 발명의 실시예에 적합할 수 있다.
시드층(16)은 장치층(18)이 성장되는 층이므로, III-질화물 결정이 응집(nucleate)될 수 있는 물질이어야 한다. 시드층(16)의 두께는 약 50Å에서 1㎛ 사이일 수 있다. III-질화물 시드층의 두께는, 예를 들면 50nm에서 200nm 사이일 수 있고, 종종 75nm에서 125nm 사이이다. 몇몇 실시예에서, 시드층(16)은 장치층(18)의 물질과 CTE가 일치된다. 시드층(16)은 일반적으로 장치층(18)과 상당히 가깝게 격자가 일치하는 단결정 물질이다. 종종, 장치층(18)이 성장되는 시드층(16)의 상부 표면의 결정학적 배향성(crystallographic orientation)은 우르차이트(wurtzite) [0001] c축 방향이다. 시드층(16)이 완성 장치의 부분으로 유지되는 실시예에서, 빛이 시드층(16)을 통해 장치로부터 추출된다면 시드층(16)은 투명하거나 얇을 수 있다.
하나 이상의 접합층(14)은 호스트 기판(12)을 시드층(16)에 접합한다. 접합층(14)의 두께는 약 100Å에서 1㎛ 사이일 수 있다. 적합한 접합층의 예시는 BPSG(borophosphorosilicate glass)와 같은 유리, SiO2와 같은 SiOx, Si3N4와 같은 SiNx, HfO2, 이들의 혼합물, Mo, Ti, TiN과 같은 금속, 다른 합금 및 다른 반도체 또는 유전체를 포함한다. 접합층(14)은 호스트 기판(12)을 시드층(16)에 연결하기 때문에, 접합층(14)을 형성하는 물질은 호스트(12) 및 시드(16) 간에 뛰어난 부착성을 제공하도록 선택된다. 몇몇 실시예에서, 접합층(14)은 장치층(18)을 침범하지 않고 에칭될 수 있는 물질로 형성되는 분리층(release layer)이고, 이에 따라서 장치층(18) 및 시드층(16)을 호스트 기판(12)으로부터 분리한다. 예를 들면, 접합층(14)은 III-질화물 장치층(18)을 손상시키지 않으면서, HF에 의해 습식 에칭될 수 있는 SiO2일 수 있다. 접합층(14)이 완성 장치의 부분으로 유지되는 실시예에서, 접합층(14)은 투명하거나 매우 얇은 것이 바람직하다. 몇몇 실시예에서, 접합층(14)은 생략될 수 있고, 시드층(16)은 호스트 기판(12)에 직접적으로 부착될 수 있다.
장치층(18)은 이 분야에서 알려진 성장 기술에 의해 성장된 통상적인 III-질화물 장치층이다. 시드층(16)에 인접한 본 층의 조성은 격자 상수나 다른 속성 및/또는 시드층(16)의 물질 상에서 응집하는 능력에 따라 선정될 수 있다.
시드층(16) 상에 성장된 에피택셜층(18)은 에피택셜층(18) 및 시드층(16) 간의 격자 불일치로 인하여 종종 변형되고, 따라서 그 변형을 제한하기 위하여, 시드층의 조성은 에피택셜층(18)과 상당히 격자가 일치되도록 선정될 수 있다. 또한, 시드층(16) 및 호스트 기판(12)의 조성은 에피택셜층(18)의 CTE와 가까운 CTE를 가지도록 선택될 수 있다. 몇몇 실시예에서, 호스트 기판 및 시드층 물질들은, 호스트의 CTE가 발광층과 같은 적어도 하나의 장치층의 CTE의 적어도 90%이도록 선택된다. 호스트 기판(12)의 조성은, 에피택셜층(18)이 신장 변형(tensile strain)보다는 압축 변형(compressive strain)되도록, 일반적으로 에피택셜층(18)의 CTE보다 큰 CTE를 가지도록 선택된다.
몇몇 실시예에서, 시드층(16) 및 시드층 상에 성장된 제1 에피택셜층(18)의 물질들은, 시드층(16)의 격자 상수 및 시드층 상에 성장된 제1 에피택셜층의 격자 상수 간의 차이가 1%보다 작도록 선택된다. 시드층 및 제1 성장층의 격자 상수들 간의 차이를 제한하는 것은, 장치의 에피택셜층(18) 내에 형성된 변위(dislocations)의 수를 잠재적으로 감소시켜 장치 내의 변형량을 감소시킬 수 있다. 몇몇 장치에서, 제1 성장층과 같은 에피택셜층(18)의 격자 상수는 시드층(16)의 격자 상수보다 클 수 있어서, 에피택셜층은 신장 변형이 아닌 압축 변형된다.
몇몇 실시예에서, 시드층을 단일 연속층(single uninterrupted layer)이 아닌 접합층(14) 상의 스트라이프 또는 격자로 형성함으로써, 에피택셜층(18)에서의 더 나은 변형 완화가 제공될 수 있다. 이와 달리, 시드층은 변형 완화의 제공을 위하여 먼저 단일 연속층으로 형성된 후, 예를 들면 트렌치를 형성하도록 그 자리에서 제거될 수 있다. 단일 연속 시드층(16)은 접합층(14)을 통해 호스트 기판(12)에 접착될 수 있으며, 그 후 스트라이프를 형성하기 위해 시드층의 일부분을 제거하도록 종래의 리소그래피 기술에 의해 패터닝될 수 있다. 시드층 스트라이프 각각의 에지는, 에피택셜층(18) 내의 변위들을 시드층 스트라이프의 에지에 집중시킴으로써 추가적인 변형 완화를 제공할 수 있다. 시드층(16), 접합층(14) 및 응집층의 조성은, 응집층 물질이, 시드층(16)의 부분들 간의 공간에 의해 노출된 접합층(14)의 일부분 상에서가 아닌, 시드층(16) 상에서 응집되는 것이 선호되도록 선택될 수 있다.
III-질화물 시드층 물질을 포함하는 경우와 같은 몇몇 실시예에서, 시드층은 성장 기판 상에서 변형되며 성장된다. 시드층(16)이 호스트 기판(12)에 연결되고 성장 기판으로부터 분리된 경우, 예를 들면 유연성 접합층(14)과 같이 시드층(16) 및 호스트 기판(12) 간의 연결이 유연하다면, 시드층(16)은 적어도 부분적으로 이완할 수 있다. 그러므로, 비록 시드층이 변형된 층으로 성장되더라도, 그 조성은, 시드층이 성장 기판으로부터 분리되고 이완한 이후에, 시드층의 격자 상수가 시드층 상에 성장된 에피택셜층(18)의 격자 상수와 상당히 가깝거나 일치되도록 선택될 수 있다.
예를 들면, III-질화물 장치가 통상적으로 Al2O3 상에 성장되는 경우, 기판 상에 성장된 제1 층은 일반적으로 약 3.19옹스트롬의 a-격자 상수를 가지는 GaN 버퍼층이다. GaN 버퍼층은, 흔히 InGaN인 발광층을 포함하는, 버퍼층 상에 성장된 모든 장치층에 대하여 격자 상수를 설정한다. 이완되기 때문에, 프리 스탠딩 InGaN은 GaN보다 더 큰 a-격자 상수를 가지고, GaN 버퍼층 상에 성장되는 발광층은 변형된다. 이와 다르게, 본 발명의 실시예에서, InGaN 시드층은 통상적인 기판 상에 변형되며 성장될 수 있고, 그 후 InGaN 시드층이 적어도 부분적으로 이완하도록 호스트에 접합되고 성장 기판으로부터 분리될 수 있다. 이완한 이후에, InGaN 시드층은 GaN보다 더 큰 a-격자 상수를 가진다. 그러한 바와 같이, InGaN 시드층의 a-격자 상수는, GaN의 경우보다, InGaN 발광층과 같이 동일한 조성의 이완된 프리 스탠딩층의 a-격자 상수와 더 가깝게 일치한다. InGaN 발광층을 포함하여, InGaN 시드층 상에 성장된 장치층은, 적어도 부분적으로 이완되어 3.19옹스트롬보다 큰 a-격자 상수를 가지는 InGaN 시드층의 a-격자 상수를 복제할 것이다. 이에 따라서, 이완된 InGaN 시드층 a-격자 상수를 가지는 InGaN 발광층은 GaN 버퍼층 a-격자 상수를 가지는 InGaN 발광층보다 덜 변형된다. 발광층에서의 변형을 감소시키는 것은 장치의 수행 능력을 향상시킬 수 있다.
시드층 물질이 성장 기판 상에서 변형되며 성장된 III-질화물 물질인 경우, 흔히 접합층(14)인 복합 기판의 부분은 III-질화물 시드층의 탄력적 이완을 수용하는 유연성층(compliance layer)으로서 동작해야 한다. 유연성층은 스스로의 탄력적 변형을 통해 III-질화물 시드층의 이완을 수용할 수 있는 충분히 낮은 강성을 가지는 고체이거나, 또는 시어(shear)를 통해 III-질화물 시드층 내의 이완을 수용할 수 있는 점성 물질일 수 있다. 몇몇 실시예에서, 접합층(14)은 온도에 따라 크게 변하는 점도를 가지고, 700℃보다 낮은 온도에서 녹는 유리의 하나의 유형인 BPSG이다. 성장 기판 상에서 변형되며 성장되는 InGaN 시드층(16)은 BPSG 가 고체인 낮은 온도에서 BPSG로 코팅되어 호스트 기판에 접합된다. InGaN 시드층(16)의 사파이어 성장 기판은, 예를 들면 레이저 용융에 의해 제거된다. 복합 기판은 그 후 BPSG가 액화하는 온도에서 어닐링되어, InGaN 시드층을 이완하게 한다.
InGaN 시드층은 측방향으로 확장될 뿐만 아니라, 기판 면의 버클링(buckling)에 의한 변형을 완화시킬 수 있다. 버클링은 InGaN 시드층 내의 모든 곳에서 동시에 일어나고, 측면 이완은 이완 박막(relaxing film)의 에지로부터 내부로 전파되어야 하기 때문에, 버클링 파장보다 더 큰 측면 치수(lateral dimensions)를 가지는 시드층은 에지를 제외한 모든 곳에서 버클링이 일어나기 쉽다.
III-질화물 시드층 물질은 원하는 배향성의 III-질화물 시드층을 가지는 복합 기판을 형성하기 위하여 추가적인 접합 단계를 필요로 할 수 있다. 사파이어 또는 SiC 성장 기판 상에 성장된 III-질화물 층은 통상적으로 우르차이트 c면 방향으로 성장된다. 그러한 우르차이트 III-질화물 구조는 갈륨면(gallium face) 및 질소면(nitrogen face)을 가진다. 통상적인 상업화에서, MOCVD-성장된 III-질화물 물질은, 성장된 층의 상부 표면은 갈륨면이고, 하부 표면(성장 기판과 인접한 표면)은 질소면이 되도록 성장하는 것이 선호된다. 단순히 사파이어 또는 SiC 상에 통상적으로 시드층 물질을 성장시키고, 시드층 물질을 호스트에 연결시키며, 성장 기판을 제거하는 것은, 질소면이 노출된 III-질화물 시드층을 가지는 복합 기판을 형성할 것이다. 전술된 바와 같이, III-질화물은, 예를 들면 상부 표면으로서의 갈륨면 상에서 성장하는 것이 선호된다. 통상적인 질소면 상에서의 성장은, 결정 배향성이 질소면을 상부 표면으로 가지는 배향성에서 갈륨면을 상부 표면으로 가지는 배향성으로 전환시키기 때문에, 결정 내의 바람직하지 않은 결함이 나타나거나, 낮은 품질의 물질을 발생시킬 수 있다. 질소면 III-질화물 구조는 변경된 성장 조건을 가지는 MBE 또는 MOCVD에 의해 성장될 수 있지만, 이는 많은 비용이 들 수 있고, 장치의 제조를 복잡하게 할 수 있다.
갈륨면을 상부 표면으로 가지는 III-질화물 시드층을 가지는 복합 기판을 형성하기 위하여, 시드층 물질은, 성장 기판의 제거에 의해 노출된 질소면은 그대로 두고 시드층 물질이 갈륨면을 통해 제1 호스트 기판에 접합될 수 있도록, 성장 기판 상에서 통상적으로 성장되고, 임의의 적합한 제1 호스트 기판에 접합되며, 이후 성장 기판으로부터 분리될 수 있다. 그 후, 시드층 물질의 질소면은, 본 발명의 실시예에 따른 복합 기판의 호스트 기판인 제2 호스트 기판(12)에 접합된다. 제2 호스트 기판으로의 접합 이후, 제1 호스트 기판은 성장 기판에 대한 적절한 기술에 의해 제거된다. 최종 복합 기판에서, III-질화물 시드층(16)의 갈륨면이 에피택셜층(18)의 성장을 위해 노출되도록, 시드층 물질(16)의 질소면은 선택적 접합층(14)을 통해 호스트 기판(12)(제2 호스트 기판)으로 접합된다.
예를 들면, GaN 버퍼층은 통상적으로 사파이어 기판 상에 성장되고, 복합 기판의 시드층을 형성할 InGaN층이 이어진다. 성장된 이후, 전술된 바와 같이 InGaN층은 트렌치를 형성하기 위해 패터닝될 수 있다. 패터닝된 InGaN층은 BPSG 접합층과 함께 제1 호스트 기판과 접합된다. 사파이어 성장 기판은 사파이어에 인접한 GaN 버퍼층의 레이저 용융에 의해 제거되고, 사파이어의 제거에 의해 노출된 남은 GaN 버퍼층은 에칭에 의해 제거되며, 따라서 제1 호스트 기판에 접합된 InGaN층을 형성한다. 본 구조는, BPSG층의 점성이 감소되고, InGaN층이 적어도 부분적으로 이완하도록, 가열될 수 있다. InGaN층은 최종 복합 기판 내의 시드층의 원하는 두께에 해당하는 깊이에서 수소, 중수소 또는 헬륨과 같은 물질로 주입될 수 있다. InGaN층은 접합을 위해 충분히 평평한 표면을 형성하도록 선택적으로 처리될 수 있다. 그 후, InGaN층은 접합층(예를 들면, SiO2 접합층)과 함께, 또는 접합층 없이, 최종 복합 기판 내의 호스트를 형성할 제2 호스트 기판(예를 들면, Al2O3)에 접합된다. 제1 호스트 기판, InGaN층 및 제2 호스트 기판은 그 후 가열되어, 주입된 깊이에서 InGaN층의 얇은 시드층 부분을 InGaN층의 나머지 부분 및 제1 호스트 기판으로부터 박리시키고, 호스트 기판에 접합된 InGaN 시드 물질의 아일랜드를 가지는 전술된 최종 복합 기판을 형성한다. 박리로부터 발생한 InGaN 표면은 에피택셜 성장에 적합한 표면을 형성하도록 선택적으로 처리될 수 있다. 몇몇 실시예에서, InGaN층은, 주입 단계의 필요성을 제거하도록, 원하는 두께로 성장되거나 원하는 두께로 에칭될 수 있다.
시드층 물질의 결정 배향성을 두 번 뒤집기 위해 시드층의 물질을 제1 호스트 기판, 제2 호스트 기판에 차례로 두 번 접합시키는 것의 대안으로서, 시드층 물질은 질소면이 위를 향하면서 성장 기판 상에서 성장될 수 있다. 전술된 바와 같이 질소면 시드층 물질이 호스트 기판(12)에 연결되는 경우, 시드층(16)의 갈륨면은 에피택셜층(18)의 성장을 위해 노출된다. 본 명세서에서 참고 문헌으로 인용되는 "Morphological and structure characteristics of homoepitaxial GaN grown by metalorganic chemical vapour deposition(MOCVD)", Journal of Crystal Growth 204 (1999) 419-428 및 "Playing with Polarity", Phys. Stat. Sol. (b) 228, No. 2, 505-512 (2001)에서 상세하게 기술된 바와 같이, 질소면 박막은, 예를 들면 기상 에피택시(vapor phase epitaxy) 또는 MOCVD에 의해 성장될 수 있다.
몇몇 실시예에서, 시드층 물질은 전술된 c면 물질보다는, m면 또는 a면 물질로서 성장된다. m면 및 r면 III-질화물 물질은 비극성 배향으로, 예를 들면 갈륨면 및 질소면을 가지지 않는다. 이에 따라서, 비극성 시드층 배향성은 전술된 바와 같이 두 번 접합될 필요가 없다. 그러나, 만일 이완을 용이하게 하기 위해 사용되는 유연성 물질이 장치의 성장에 호환되지 않는 경우이거나, 에피택셜 성장에 적합한 표면을 만들기 위해 성장 기판의 제거로부터 발생한 표면을 처리하는 것을 피하기 위하여, 비극성 시드층은 두 번 접합될 수 있다.
도 2는 본 발명의 실시예에 따른 장치의 부분을 도시한다. 도 2에 도시된 장치에서, 복합 기판은 유연성/접합층(14)에 의해 호스트 기판(12)에 연결된 시드층 물질의 아일랜드(도시되지 않음)를 포함한다. III-질화물 장치 구조(18)의 아일랜드(30)는, 트렌치(34)가 III-질화물 물질의 아일랜드(30)들 간에서 유지되도록 측면 성장보다는 수직 성장을 장려하는 성장 조건 하에서, 시드층 물질의 아일랜드 상에 성장된다. 장치층(18)은 n형 영역(20), 발광 영역(22) 및 p형 영역(24)을 포함한다. 장치층(18)은 1마이크로미터에서 5마이크로미터 사이의 총 두께를 가질 수 있다.
청색광을 방출하는 장치에서, 시드층은, 예를 들면 x가 0.03에서 0.07 사이인 InxGa1 - xN일 수 있다. N형 영역(20)은, x가 0.03에서 0.07 사이인, 시드층 상에서 성장되는 InxGa1 - xN층을 포함할 수 있다. 발광 영역(22)은, 얇은 다중 양자 웰(multi-quantum well) 발광층과 인접한 양자 웰 간에 배치된 배리어층을 가지는 다중 양자 웰 발광 영역, 또는 단일 발광층을 포함할 수 있다. 발광 영역(22)의 발광층은 x가 0.16에서 0.18 사이인 InxGa1 - xN일 수 있다. P형 영역(24)은 x가 0.03에서 0.07 사이인 하나 이상의 InxGa1 - xN층을 포함할 수 있다.
청록색광을 방출하는 장치에서, 시드층은, 예를 들면 x가 0.08에서 0.13 사이인 InxGa1 - xN일 수 있다. N형 영역(20)은, x가 0.08에서 0.13 사이인, 시드층 상에서 성장되는 InxGa1 - xN층을 포함할 수 있다. 발광 영역(22)은, 얇은 다중 양자 웰 발광층과 인접한 양자 웰 간에 배치된 배리어층을 가지는 다중 양자 웰 발광 영역, 또는 단일 발광층을 포함할 수 있다. 발광 영역(22)의 발광층은 x가 0.19에서 0.22 사이인 InxGa1 - xN일 수 있다. P형 영역(24)은 x가 0.08에서 0.13 사이인 하나 이상의 InxGa1 - xN층을 포함할 수 있다.
녹색광을 방출하는 장치에서, 시드층은, 예를 들면 x가 0.1에서 0.16 사이인 InxGa1-xN일 수 있다. N형 영역(20)은, x가 0.1에서 0.16 사이인, 시드층 상에서 성장되는 InxGa1 - xN층을 포함할 수 있다. 발광 영역(22)은, 얇은 다중 양자 웰 발광층과 인접한 양자 웰 간에 배치된 배리어층을 가지는 다중 양자 웰 발광 영역, 또는 단일 발광층을 포함할 수 있다. 발광 영역(22)의 발광층은 x가 0.23에서 0.25 사이인 InxGa1 - xN일 수 있다. P형 영역(24)은 x가 0.1에서 0.16 사이인 하나 이상의 InxGa1-xN층을 포함할 수 있다.
아일랜드(30)의 적절한 크기는 몇 가지 요소들에 의해 규정된다. 첫 번째로, 몇몇 실시예에서, InGaN 시드층은, 예를 들면 몇 마이크로미터 정도인 (전술된) 버클링 파장보다 작은 아일랜드로 패터닝될 수 있다. 두 번째로, 프로세싱 시간 및 조건은 더 작은 아일랜드를 장려한다. 예를 들면, 큰 아일랜드는, 아일랜드의 중심에서 형성된 버클링을 완화하도록 측방향으로 이완하기 위해 더 많은 시간을 필요로 한다. 또한, 버클링의 적당한 평탄화를 달성하기 위해 필요한 어닐링 온도는 그 시간 동안 시드층 물질의 열화(degradation)를 유발할 수 있다. 작은 아일랜드는 짧은 어닐링 시간을 필요로 하므로, 열화량을 제한한다. 세 번째로, 버클링의 크기가 성장됨에 따라, 유연성층 및 시드층 물질 간의 부착이 약해지기 시작한다. 아일랜드의 크기를 제한하는 것은, 버클링이 유연성층으로부터 분리될 만큼 충분히 커지기 전에 버클링 크기를 감소시키도록, 아일랜드의 측면 확장이 아일랜드의 중심에 도달하도록 한다. 네 번째로, 큰 버클링은 측면 이완으로부터 평탄화하기 어려울 수 있다. 전술된 바와 같이, 아일랜드의 크기를 제한하는 것은 시드층 물질 내의 버클링의 크기를 감소시킬 수 있다.
각각의 아일랜드(30)는 임의로 크거나 작을 수 있지만, 아일랜드(30)의 길이는 통상적으로 몇십 마이크로미터에서 몇 밀리미터 사이이다. 몇몇 실시예에서, 아일랜드(30)의 길이는 50마이크로미터에서 500마이크로미터 사이이며, 몇몇 실시예에서, 아일랜드(30)의 길이는 100마이크로미터에서 300마이크로미터 사이이다. 예를 들면, 각각의 아일랜드는 가로 100마이크로미터, 세로 100마이크로미터에서 가로 300마이크로미터, 세로 300마이크로미터 사이의 넓이를 가질 수 있다. 비록 도 3에서는 사각 아일랜드(30)가 도시되지만, 아일랜드(30)는 임의의 모양일 수 있다. 1㎟ 정도의 활성 영역 면적을 가지는 장치를 형성하기 위해, 각각 가로 100마이크로미터, 세로 100마이크로미터의 면적을 가지는 100개의 아일랜드가 형성될 수 있다. 이에 따라서, 비록 이하의 예시가 단지 몇 개의 아일랜드만을 도시하더라도, 단일 장치는, 예를 들면 10개에서 200개 사이의 아일랜드와 같이, 다수의 아일랜드를 가질 수 있다고 이해될 것이다. 이웃하는 아일랜드를 분리하는 트렌치는 임의로 크고, 아일랜드를 형성하기 위해 사용되는 기술이 허용하는 만큼 작을 수 있다. 몇몇 실시예에서, 트렌치의 폭은 5마이크로미터에서 50마이크로미터 사이이고, 몇몇 실시예에서, 트렌치의 폭은 20마이크로미터에서 30마이크로미터 사이이다.
도 2에서 도시된 장치의 각각의 아일랜드(30) 상에서, n형 영역(20)의 부분을 드러내기 위하여 p형 영역(24) 및 발광 영역(22)의 부분이 에칭된다. p-콘택트(26)는 p형 영역(24)의 남은 부분 상에 형성된다. n-콘택트(28)는 n형 영역(20)의 노출된 부분 상에 형성된다. 도 2에 도시된 구조에서, n-콘택트(28)가 n형 영역(20)과 접촉하는 면적은, 예를 들면 1마이크로미터에서 5마이크로미터 사이의 폭으로 좁고, n-콘택트(28)는 p형 영역(24)의 상부로 연장된다. 실리콘 산화물 또는 실리콘 질화물과 같은 유전체 물질(25)은 반도체 구조의 p형 영역 및 발광 영역과 n-콘택트(28) 간에 전기적 격리를 제공할 수 있다.
도 3은 도 2의 단면도에서 도시된 아일랜드와 같은 9개의 아일랜드(30)를 포함하는 구조의 상부 표면을 도시하는 평면도이다. 전류가 p형 III-질화물 물질에서보다 n형 III-질화물 물질에서 더 쉽게 확산되기 때문에, p-콘택트(26)의 면적은 n-콘택트(28)의 면적보다 더 클 수 있다. 도 2에는 도시되지 않은 n-콘택트 링(36)은 아일랜드 각각의 에지 둘레에 형성될 수 있다.
도 4는, 도 3에 도시된 표면이 도 4에 도시된 표면에 연결되도록, 도 3의 구조가 장착될 수 있는 장착부의 상부 표면을 도시하는 평면도이다. 도 3에 도시된 아일랜드 상의 N-콘택트(28)는 도 4에 도시된 장착부 상의 n-콘택트 패드(42)에 연결된다. P-콘택트(26)는 p-콘택트 패드(44)에 연결된다. 인접한 아일랜드들 간의 전기적 연결(46)은, 도 3에 도시된 반도체 구조가 아닌, 장착부(40) 상에 형성된다. 전류는 콘택트 패드(48 및 49)에 의해 본 구조에 공급된다. 도 4에 도시된 구조에서, 도 3의 아일랜드(30)들은 직렬로 연결된다. 아일랜드들 간의 다른 전기적 구성도 가능하고, 이는 본 발명의 범주 내이다. 도 3의 구조를 도 4의 장착부 상에 장착한 이후, 복합 기판은, 에칭 또는 연마(grinding)와 같은, 그 기판에 대한 적절한 기술에 의해 선택적으로 제거될 수 있다.
도 2 내지 도 4에 도시된 구조는, 빛이 복합 기판{도 2에서 접합층(14) 및 호스트 기판(12)으로 도시됨}을 통해, 또는 복합 기판이 제거된 경우에는 n형 영역(20)의 표면을 통해 장치로부터 추출되도록 제조되고 장착될 수 있다. 그러한 장치에서, p-콘택트(26) 및 n-콘택트(28)는 반사성(reflective)일 수 있다. 몇몇 실시예에서, 도 2 내지 도 4에서 도시된 구조는, 빛이 장착부(40)를 통해 장치로부터 추출되도록 장착될 수 있다. 그러한 장치에서, p-콘택트(26) 및 n-콘택트(28)는 투명할 수 있다. 또한, 장착부(40), n-콘택트 패드(42), p-콘택트 패드(44) 및 전기적 연결(46)은 투명하거나, 가능한 한 적은 빛을 흡수하도록 형성될 수 있다. 예를 들면, 장착부(40)의 경우에는 얇게 유지될 수 있다. 빛을 흡수하는 n-콘택트 패드(42), p-콘택트 패드(44) 및 전기적 연결(46)은 흡수되는 빛의 양을 감소시키기 위해, 가능한 한 작게 만들어질 것이다. 그러한 장치의 하나의 예시에서, 장착부(40)는, 본 명세서에서 참고 문헌으로 인용되는 U.S. 특허 7,361,938에서 상세하게 기술되는, 인광체와 같은 파장 변환 물질을 포함하는 세라믹이다. N-콘택트 패드(42), p-콘택트 패드(44) 및 전기적 연결(46)은 인듐 주석 산화물과 같은 투명한 전도성 산화물일 수 있다.
도 5는 아일랜드들 간의 상호 연결이, 도 4에서 도시된 바와 같이 장착부 상에서가 아닌, 반도체 구조 상에서 형성되는 장치를 도시한다. 도 2에서 도시된 장치에서와 같이, 도 5에서 도시된 장치의 각각의 아일랜드 상에서, n-콘택트(28)가 형성될 n형 영역(20)의 부분을 드러내기 위하여 p형 영역(24) 및 발광 영역(22)의 부분이 에칭된다. III-질화물 반도체 구조 상에서 형성되는 상호 연결은 개개의 아일랜드(30)들을 전기적으로 연결한다. 구체적으로, 보통 금속인 전도성 상호 연결(27)은 n-콘택트(28)를 인접한 아일랜드(30)의 p-콘택트(26)에 연결한다. 실리콘 질화물 또는 실리콘 산화물과 같은 유전체층(25)에 의해 적절한 전기적 격리가 제공된다. 도 5에 도시된 두 아일랜드는 직렬로 연결된다. 아일랜드들 간의 다른 전기적 구성도 가능하고, 이는 본 발명의 범주 내이다. 아일랜드들 간의 상호 연결은 통상적인 웨이퍼 레벨의 리소그래피 프로세스에 의해 형성될 수 있다.
도 5에 도시된 바와 같이 III-질화물 구조 상에 상호 연결을 형성하는 것은, 모든 상호 연결 순열에 대하여 별개의 리소그래피 마스크 디자인이 요구되기 때문에 리소그래피 프로세스를 복잡화하지만, 본 구조가 장착되는 장착부의 디자인을 단순화하고 표준화한다. 이와 다르게, 도 2 내지 도 4에서 도시된 바와 같이 장착부 상에 상호 연결을 형성하는 것은, 도 2에 도시된 III-질화물 구조를 형성하는데 요구되는 리소그래피 프로세스를 단순화하고 표준화하지만, 도 4에 도시된 장착부를 형성하는데 요구되는 리소그래피 프로세스 및 디자인을 복잡화한다.
도 6, 도 7 및 도 8은, 본 발명의 실시예에 따라 n형 영역을 노출하기 위한 메사(mesa)의 에칭을 요구하지 않는 구조의 제조를 도시한다. 도 6에서, n형 영역(20), 발광 영역(22) 및 p형 영역(24)은, 전술된 바와 같이 복합 기판 상의 아일랜드(30)에서 성장된다. 인접한 아일랜드(30)들을 전기적으로 격리시키는 유전체(52)가 형성된다. 유전체(52) 내의 틈은 p-콘택트(26)가 각각의 아일랜드의 p형 영역(24)의 부분 상에 형성되도록 한다. 그 후, 두꺼운 오믹 금속층(ohmic metal layer; 54)은 전기 도금과 같은 임의의 적합한 프로세스에 의해 p-콘택트(26) 상에 형성된다.
도 7에서, 두꺼운 금속층(54)은 평평한 표면을 형성하기 위해, 예를 들면 전기화학적 또는 기계적 폴리싱에 의해 평탄화되고, 그 후 장착부(56)에 연결된다. 장착부(56)는 보통 전기적 및 열적 전도성 물질이다. 예를 들면, 장착부(56)는 금속 웨이퍼, 상부 및 하부에 오믹 금속 콘택트를 가지는 반도체 웨이퍼, 또는 도 7에 도시된 바와 같이, 상부 및 하부의 오믹 메탈 콘택트를 연결하는 금속 충진된 비아(metal-filled vias; 58)를 가지는, 소결된 AlN과 같은 전기적 절연 웨이퍼(57)일 수 있다. III-질화물 구조는, 예를 들면 납땜(soldering) 또는 열초음파 접합을 포함하는 임의의 적합한 기술에 의해 장착부(56)에 연결될 수 있다. 그 후, 도 6에 도시된 복합 기판(10)은, 예를 들면 희생 에피택셜층의 에칭, 기계적 연마, 화학적 에칭 또는 레이저 리프트오프를 포함하는 임의의 적합한 기술에 의해 제거된다. 복합 기판(10)의 제거는 n형 영역(20)을 노출시킨다.
도 8에서, n형 영역(20)의 표면은, 예를 들면 기계적 폴리싱이나 습식 또는 건식 에칭에 의해 평탄화된다. n형 영역(20)의 평탄화된 표면은 장치로부터의 빛의 추출을 향상시키기 위해, 예를 들면 에칭이나 기계적 또는 전기화학적 러프닝(roughening)에 의해 선택적으로 러프닝되거나 패터닝될 수 있다. n-콘택트(60)가 상당한 양의 방출된 빛을 흡수하지 않도록, N-콘택트(60)는 발광 영역이 존재하지 않는, 아일랜드들 간의 트렌치 상에 형성된다. N-콘택트(60)는 에지(61)에서 n형 영역(20)에 전기적으로 연결된다. 예를 들면, 에지(61)의 폭은 1마이크로미터에서 5마이크로미터 사이일 수 있다. 전기 전도성을 가지지만 광학적으로는 투명한 선택적 박막(도 8에서 도시되지 않음)은, n-콘택트(60)로부터 n형 영역(20)으로의 전류 확산을 향상시키기 위해, n형 영역(20)의 노출된 부분 상에 형성될 수 있다. 적합한 물질의 예시는 인듐 주석 산화물이나 주석 산화물과 같은 투명한 전도성 산화물 및 아연 산화물이나 인듐 알루미늄 질화물과 같은 광폭 밴드갭 반도체를 포함한다.
몇몇 실시예에서, 세라믹 또는 인광체 분말과 같은 파장 변환 물질 및/또는 다이크로익 필터와 같은 이 분야에서 알려진 이차적인 광학물(secondary optics)이 n형 영역(20) 상에 형성된다. 예를 들면, 전술된 바와 같이 세라믹 인광체(70)는 장치로부터 추출된 빛의 경로인 n형 영역(20) 상에 위치할 수 있다. 투명한 전도성 물질(72), 예를 들면 인듐 주석 산화물과 같은 투명한 전도성 산화물은, n-콘택트들(60 및 62) 사이의 n형 영역(20) 내에서 전류 확산을 향상시키기 위해, 임의의 또는 모든 n형 영역(20) 및 n-콘택트들(60 및 62)과 접촉하는 세라믹 인광체 상에 형성될 수 있다. 몇몇 실시예에서, 하나 이상의 광폭 트렌치(33)는 복합 기판 내에 형성된다. 이러한 광폭 트렌치 상에 형성되는 n-콘택트(62)는 접합 패드로서 기능을 수행할 수 있다. 주기적으로 접합 패드(62)의 간격을 두는 것은, 모든 n-콘택트(60)를 접합 패드로서 동작하게 하는 것보다, 소결된 세라믹 인광체 웨이퍼와 같은 이차적인 광학물 또는 파장 변환층의 구성 및 배치를 단순화할 수 있다.
몇몇 실시예에서, 아일랜드(30)들 간의 간격(55)이 유지되도록, 도 6의 두꺼운 금속(54)은 얇아진다. 도 7 및 도 8에 도시된 바와 같은 p형 영역(24) 및 장착부(56) 간의 단일 연속 전기적 콘택트(54) 대신에, 개개의 아일랜드는 전기적으로 격리된 접합 패드를 통해 장착부에 전기적으로 연결될 수 있다. 몇몇 실시예에서, p형 영역(24) 및 장착부(56) 간의 연결은 비전도성이다. 그러한 실시예에서, 매립된 p형 영역에 전기적 콘택트를 만들기 위해, 비아(vias)가 반도체 구조를 통해 에칭될 수 있다.
인광체와 같은 파장 변환 물질은 전술된 임의의 실시예 및 예시로부터 추출된 빛의 경로 내에 배치될 수 있다. 예를 들면, 황색광을 방출하는 단일 인광체 또는 적색 및 녹색 또는 황색광을 방출하는 다중 인광체는, 청색광을 방출하는 장치와 조합될 수 있다. 그 장치 및 인광체(들)로부터 조합된 빛은 백색으로 나타난다. 편광기 또는 필터와 같은 다른 구조는, 전술된 파장 변환 물질(들)에 더하여, 또는 그 대신에, 전술된 임의의 실시예 및 예시로부터 추출된 빛의 경로 내에 배치될 수 있다.
다수의 III-질화물 물질 아일랜드를 포함하는 장치는 동일한 면적의 모놀리식(monolithic) 장치보다 유리할 수 있다. 본 발명의 실시예에 따른 장치는 임의의 집합 면적을 가진다. 전류 밀도, 구동 전류 및 순방향 전압은 적어도 부분적으로 분리될 수 있다. 예를 들면, 장치 상의 개개의 아일랜드는 직렬 및 병렬 연결의 조합으로 연결될 수 있어, 그 장치가 모놀리식 장치와 동일한 전류 밀도에서 높은 전압 및 낮은 총 전류로 구동될 수 있도록 한다. 마지막으로, 아일랜드는, N이 아일랜드의 총 개수라 할 때, 동일한 면적의 모놀리식 장치와 비교하여, N배로 구동 전류가 감소되고, 순방향 전압이 증가되도록 직렬로 연결될 수 있다. 저전류/고전압 전류 조절기가 통상적으로 고전류/저전압 전류 조절기보다 적은 비용이 들기 때문에, 아일랜드를 가지는 장치의 총 시스템 비용은 등가 면적의 모놀리식 장치보다 더 적을 수 있다.
본 발명이 상세하게 기술되었지만, 당업자는 주어진 본 발명의 개시에서, 본 발명에 기술된 발명 개념의 사상을 벗어나지 않으면서 본 발명에 대한 변경이 이루어질 수 있음을 이해할 것이다. 상이한 예시 및 실시예로부터의 구성 요소들은 조합될 수 있다. 예를 들면, 몇몇 실시예에서, 아일랜드들 간의 몇몇 상호 연결들은 반도체 구조 상에서 형성되고, 몇몇 상호 연결들은 장착부 상에서 형성된다. 그러므로, 본 발명의 범주는 기술되고 도시된 특정의 실시예에 한정되지 않는다.

Claims (18)

  1. 발광 장치(light emitting device)를 제조하는 방법으로서,
    기판(12, 14) 상에 복수의 III-질화물 반도체 구조들(30)을 성장시키는 단계 - 반도체 구조 각각은 n형 영역(20)과 p형 영역(24) 사이에 배치되는 발광층(22)을 포함하고, 상기 기판은 호스트(12), 트렌치들(34)에 의해 분리된 복수의 III-질화물 물질 아일랜드 및 상기 호스트와 상기 복수의 III-질화물 물질 아일랜드 사이에 배치되는 접합층(14)을 포함하고, III-질화물 반도체 구조 각각은 상기 아일랜드들 중 하나의 아일랜드 상에서 분리되어 성장함으로써, 성장하는 동안 III-질화물 물질 아일랜드들 사이의 상기 트렌치들(34)이 이웃하는 III-질화물 반도체 구조들 사이에서 형성되도록 하고, 상기 반도체 구조 각각의 발광층은 3.19옹스트롬보다 큰 a-격자 상수(a-lattice constant)를 가짐 -; 및
    상기 III-질화물 반도체 구조들 중 두 개의 III-질화물 반도체 구조들을 전기적으로 연결하는 전도성 물질을 형성하는 단계
    를 포함하는 발광 장치 제조 방법.
  2. 제1항에 있어서, 상기 전도성 물질을 형성하는 단계는, 상기 연결된 두 개의 III-질화물 반도체 구조들(30) 중의 적어도 일부분(at least a portion) 상에 금속층을 형성하는 단계를 포함하는, 발광 장치 제조 방법.
  3. 제2항에 있어서, 상기 금속층은 상기 두 개의 III-질화물 반도체 구조들(30)의 상기 p형 영역들(24)을 전기적으로 연결하는, 발광 장치 제조 방법.
  4. 제2항에 있어서, 상기 금속층은 상기 두 개의 III-질화물 반도체 구조들(30) 중 하나의 구조의 상기 p형 영역(24)을 상기 두 개의 III-질화물 반도체 구조들(30) 중 다른 하나의 구조의 상기 n형 영역(20)에 전기적으로 연결하는, 발광 장치 제조 방법.
  5. 제1항에 있어서, 상기 전도성 물질을 형성하는 단계는, 장착부(40, 56) 상에 금속층을 형성하고, 상기 금속층이 두 개의 III-질화물 반도체 구조들을 전기적으로 연결하도록 상기 복수의 III-질화물 반도체 구조들(30)을 상기 장착부에 연결하는 단계를 포함하는, 발광 장치 제조 방법.
  6. 제5항에 있어서, 상기 복수의 III-질화물 반도체 구조들(30)을 상기 장착부(40, 56)에 연결한 이후, 상기 호스트(12)를 제거하는 단계를 더 포함하는, 발광 장치 제조 방법.
  7. 제1항에 있어서, III-질화물 반도체 구조(30) 각각은 50마이크로미터에서 500마이크로미터 사이의 길이를 가지는, 발광 장치 제조 방법.
  8. 제1항에 있어서, 상기 트렌치(34) 각각은 5마이크로미터에서 50마이크로미터 사이의 폭을 가지는, 발광 장치 제조 방법.
  9. 장착부(40, 56)에 연결되고 기판 상에서 성장되는 복수의 III-질화물 반도체 구조들(30) - 상기 기판은 호스트(12), 트렌치들(34)에 의해 분리된 복수의 III-질화물 물질 아일랜드 및 상기 호스트와 상기 복수의 III-질화물 물질 아일랜드 사이에 배치되는 접합층(14)을 포함하고, III-질화물 반도체 구조 각각은 상기 아일랜드들 중 하나의 아일랜드 상에서 분리되어 성장함으로써, 성장하는 동안 III-질화물 물질 아일랜드들 사이의 상기 트렌치들(34)이 이웃하는 III-질화물 반도체 구조들 사이에서 형성되고, 반도체 구조 각각은 n형 영역(20)과 p형 영역(24) 사이에 배치되는 발광층(22)을 포함하고, 인접한 반도체 구조들은 상기 트렌치들(34)에 의해 분리되고, 상기 복수의 반도체 구조 각각의 발광층은 3.19옹스트롬보다 큰 a-격자 상수를 가짐 -; 및
    상기 반도체 구조들 중 두 개의 구조들 사이에 배치되고, 상기 III-질화물 반도체 구조들 중 두 개의 III-질화물 반도체 구조들을 전기적으로 연결하는 전도성 물질
    을 포함하는, 발광 장치.
  10. 제9항에 있어서, 상기 전도성 물질은 상기 연결된 두 개의 III-질화물 반도체 구조들(30) 중의 적어도 일부분 상에 배치되는 금속층을 포함하는, 발광 장치.
  11. 제10항에 있어서, 상기 금속층은 상기 두 개의 III-질화물 반도체 구조들(30)의 상기 p형 영역들(24)을 전기적으로 연결하는, 발광 장치.
  12. 제10항에 있어서, 상기 금속층은 상기 두 개의 III-질화물 반도체 구조들(30) 중 하나의 구조의 상기 p형 영역(24)을 상기 두 개의 III-질화물 반도체 구조들(30) 중 다른 하나의 구조의 상기 n형 영역(20)에 전기적으로 연결하는, 발광 장치.
  13. 제9항에 있어서, 상기 전도성 물질은 상기 장착부(40) 상에 배치되는 금속층을 포함하고, 상기 금속층이 두 개의 III-질화물 반도체 구조들을 전기적으로 연결하도록, 상기 금속층이 상기 복수의 III-질화물 반도체 구조들(30)을 상기 장착부에 연결하는, 발광 장치.
  14. 제9항에 있어서, III-질화물 반도체 구조(30) 각각은 50마이크로미터에서 500마이크로미터 사이의 길이를 가지는, 발광 장치.
  15. 제9항에 있어서, 상기 발광층(22)에 의해 방출된 제1 광을 흡수하고, 상기 제1 광과 상이한 피크 파장을 가지는 제2 광을 방출하도록 하는 세라믹 물질(70)을 더 포함하며, 상기 세라믹 물질은 상기 복수의 반도체 구조들(30)의 상기 장착부(56)에 대향(opposite)하는 면 상에 배치되는, 발광 장치.
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