KR101890723B1 - 반도체 조성물 - Google Patents
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Abstract
박막 트랜지스터와 같은 전자 장치가 반도체 조성물로부터 형성되는 반도체층을 포함한다. 상기 반도체 조성물은 폴리머 바인더 및 하기 화학식 1의 저분자 반도체를 포함한다:
[화학식 1]
상기 식에서,
R1, m, n, a, b, c 및 X는 본 명세서에 기재된 바와 같다. 상기 조성물로부터 형성되는 장치는 높은 이동도 및 뛰어난 안정도를 나타낸다.
[화학식 1]
상기 식에서,
R1, m, n, a, b, c 및 X는 본 명세서에 기재된 바와 같다. 상기 조성물로부터 형성되는 장치는 높은 이동도 및 뛰어난 안정도를 나타낸다.
Description
본 발명은 반도체층을 포함하는 박막 트랜지스터(TFT) 및/또는 기타 전자 장치에 관한 것이다. 상기 반도체층은 본 명세서에 기재된 반도체 조성물로부터 형성된다. 상기 조성물이 장치의 반도체층에서 사용되는 경우, 높은 이동도 및 뛰어난 안정도가 달성될 수 있다.
TFT는 일반적으로 기재 상에서 전기 전도성 게이트 전극, 소오스 및 드레인 전극, 소오스 및 드레인 전극으로부터 게이트 전극을 분리하는 전기 절연 게이트 유전체층, 및 게이트 유전체층과 접촉하여 소오스 및 드레인 전극에 다리를 형성하는 반도체층으로 구성된다. 이들의 성능은 전계 효과 이동도 및 전체 트랜지스터의 전류 온/오프비에 의해 결정될 수 있다. 높은 이동도 및 높은 온/오프비가 요망된다.
유기 박막 트랜지스터(OTFT)는 전파 식별(RFID) 태그 및 디스플레이용 백플레인 전환(switching) 회로, 예컨대 신호체계, 판독기 및 액정 디스플레이와 같은 적용 분야에서 사용될 수 있으며, 이때 높은 전환 속도 및/또는 높은 밀도는 필수적인 것은 아니다. 이것들은 또한 물리적으로 조밀하고, 경량이며, 유연성인 것과 같은 매력적인 기계적 특성도 가지고 있다.
유기 박막 트랜지스터는 저비용 용액 기반의 패턴화 및 증착 기법, 예컨대 스핀 코팅, 용액 캐스팅, 딥 코팅, 스텐실/스크린 인쇄, 플렉소그래피, 그라비아, 오프셋 인쇄, 잉크젯 인쇄, 미세 접촉 인쇄 등을 이용하여 제작될 수 있다. 박막 트랜지스터 회로 제작에 있어서 이들 용액 기반의 공정의 사용을 가능하게 하기 위해, 용액 가공 가능한 물질이 요구된다. 하지만, 용액 가공에 의해 형성되는 유기 또는 폴리머성 반도체는 제한된 용해도, 공기 감도 및 특히 낮은 전계 효과 이동도와 같은 문제점을 겪는 경향이 있다. 이러한 좋지 못한 성능은 작은 분자의 성질을 형성하는 불량한 막에 기인할 수 있다.
본 발명의 목적은 높은 이동도 및 뛰어난 안정도가 달성되는 반도체 조성물로부터 형성되는 반도체층을 포함하는 박막 트랜지스터(TFT) 및/또는 기타 전자 장치를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명은 폴리머 바인더; 및 하기 화학식 1의 저분자 반도체를 포함하는 반도체 조성물로서, 상기 반도체 조성물은 0.10㎠/V·초 이상의 전계 효과 이동도를 갖는 층을 형성할 수 있는 반도체 조성물을 제공한다.
[화학식 1]
상기 식에서,
각각의 R1은 독립적으로 알킬, 치환 알킬, 알케닐, 치환 알케닐, 알키닐, 치환 알키닐, 아릴, 치환 아릴, 헤테로아릴, 치환 헤테로아릴, 알콕시, 알킬티오, 트리알킬실릴, 케토닐, 시아노 및 할로겐으로부터 선택되고; m 및 n은 이들 각각의 페닐 또는 나프틸 고리 상의 R1 측쇄의 수로, 독립적으로 0 내지 6의 정수이며; X는 O, S 및 Se로 이루어진 군으로부터 선택되고; a, b 및 c는 독립적으로 0 또는 1이다.
또, 본 발명은 폴리머 바인더 및 상기 화학식 1의 저분자 반도체를 포함하는 조성물을 기재 상으로 증착하는 단계; 상기 조성물을 저분자 반도체의 녹는점 미만의 온도에서 건조하는 단계; 및 선택적으로, 상기 조성물을 저분자 반도체의 녹는점 미만의 온도에서 어닐링하여 반도체층을 형성하는 단계를 포함하는 전자 장치의 반도체층을 제조하는 방법으로서,상기 반도체층은 0.10㎠/V·초 이상의 이동도를 갖는 방법을 제공한다.
또한, 본 발명은 폴리머 바인더 및 상기 화학식 1의 저분자 반도체를 포함하는 반도체층을 포함하는 전자 장치로서, 상기 반도체층은 0.10㎠/V·초 이상의 전계 효과 이동도를 갖는 전자 장치를 제공한다.
도 1은 본 발명에 따른 TFT의 제 1 구현예의 다이어그램이다.
도 2는 본 발명에 따른 TFT의 제 2 구현예의 다이어그램이다.
도 3은 본 발명에 따른 TFT의 제 3 구현예의 다이어그램이다.
도 4는 본 발명에 따른 TFT의 제 4 구현예의 다이어그램이다.
도 5a는 HMDS로 개질된 SiO2 표면 상의 2,7-트리데실-[1]벤조티에노[3,2-b]벤조티오펜층의 제 1 현미경 사진으로, 대부분의 영역을 나타낸다.
도 5b는 HMDS로 개질된 SiO2 표면 상의 2,7-트리데실-[1]벤조티에노[3,2-b]벤조티오펜층의 제 2 현미경 사진으로, 다른 대부분의 영역을 나타낸다.
도 5c는 HMDS로 개질된 SiO2 표면 상의 2,7-트리데실-[1]벤조티에노[3,2-b]벤조티오펜층의 제 3 현미경 사진으로, 소수의 영역을 나타낸다.
도 6은 OTS-8로 개질된 SiO2 표면 상의 폴리스티렌 및 2,7-트리데실-[1]벤조티에노[3,2-b]벤조티오펜을 포함하는 박막의 현미경 사진이다.
도 7은 2,7-트리데실-[1]벤조티에노[3,2-b]벤조티오펜의 반도체층을 갖는 TFT의 I-V 곡선을 나타내는 그래프이다.
도 8은 2,7-트리데실-[1]벤조티에노[3,2-b]벤조티오펜 및 폴리스티렌의 반도체층을 갖는 TFT의 I-V 곡선을 나타내는 그래프이다.
도 2는 본 발명에 따른 TFT의 제 2 구현예의 다이어그램이다.
도 3은 본 발명에 따른 TFT의 제 3 구현예의 다이어그램이다.
도 4는 본 발명에 따른 TFT의 제 4 구현예의 다이어그램이다.
도 5a는 HMDS로 개질된 SiO2 표면 상의 2,7-트리데실-[1]벤조티에노[3,2-b]벤조티오펜층의 제 1 현미경 사진으로, 대부분의 영역을 나타낸다.
도 5b는 HMDS로 개질된 SiO2 표면 상의 2,7-트리데실-[1]벤조티에노[3,2-b]벤조티오펜층의 제 2 현미경 사진으로, 다른 대부분의 영역을 나타낸다.
도 5c는 HMDS로 개질된 SiO2 표면 상의 2,7-트리데실-[1]벤조티에노[3,2-b]벤조티오펜층의 제 3 현미경 사진으로, 소수의 영역을 나타낸다.
도 6은 OTS-8로 개질된 SiO2 표면 상의 폴리스티렌 및 2,7-트리데실-[1]벤조티에노[3,2-b]벤조티오펜을 포함하는 박막의 현미경 사진이다.
도 7은 2,7-트리데실-[1]벤조티에노[3,2-b]벤조티오펜의 반도체층을 갖는 TFT의 I-V 곡선을 나타내는 그래프이다.
도 8은 2,7-트리데실-[1]벤조티에노[3,2-b]벤조티오펜 및 폴리스티렌의 반도체층을 갖는 TFT의 I-V 곡선을 나타내는 그래프이다.
다양한 구현예에서, 본 발명은 전자 장치, 전자 장치에서 사용되는 반도체 조성물 및 이러한 전자 장치를 제조하는 방법을 개시한다. 상기 반도체층은 폴리머 바인더 및 화학식 1의 저분자 반도체를 포함하는 반도체 조성물로부터 형성된다:
[화학식 1]
상기 식에서, 각각의 R1은 독립적으로 알킬, 치환 알킬, 알케닐, 치환 알케닐, 알키닐, 치환 알키닐, 아릴, 치환 아릴, 헤테로아릴, 치환 헤테로아릴, 알콕시, 알킬티오, 트리알킬실릴, 케토닐, 시아노 및 할로겐으로부터 선택되고; m 및 n은 이들 각각의 페닐 또는 나프틸 고리 상의 R1 측쇄의 수로, 독립적으로 0 내지 6의 정수이며; X는 O, S 및 Se로 이루어진 군으로부터 선택되고; a, b 및 c는 독립적으로 0 또는 1이다. 결과 반도체층은 높은 이동도를 달성하고, 뛰어난 안정도를 갖는다. 상기 전자 장치는 이러한 반도체 조성물로부터 형성되는 반도체층을 포함한다. 구현예에서, 전자 장치는 박막 트랜지스터이다.
본 발명은 본 명세서에 추가로 기재된 폴리머 바인더 및 저분자 반도체를 포함하는 조성물에 관한 것이다. 상기 조성물로부터 형성되는 반도체층은 공기 중에서 매우 안정하며 높은 이동도를 갖는다. 이들 반도체 조성물은 박막 트랜지스터(TFT)와 같은 전자 장치의 층을 형성하는데 유용하다. 상기 반도체 조성물은 0.10㎠/V·초 이상, 바람직하게는 0.15㎠/V·초 이상의 전계 효과 이동도를 갖는 층을 형성할 수 있다.
도 1은 본 발명에 따른 하부 게이트 하부 콘택 TFT 구성을 도시한다. TFT(10)는 게이트 전극(18) 및 게이트 유전체층(14)과 접촉하는 기재(16)를 포함한다. 게이트 전극(18)은 기재(16)의 맨 위에 그려지지만, 게이트 전극은 기재 내의 오목한 곳에 위치할 수도 있다. 게이트 유전체층(14)이 소오스 전극(20), 드레인 전극(22) 및 반도체층(12)으로부터 게이트 전극(18)을 분리하는 것은 중요하다. 반도체층(12)은 소오스 전극(20)과 드레인 전극(22)의 사이와 그 위에 형성된다. 반도체는 소오스 전극(20)과 드레인 전극(22) 사이에서 채널 길이를 갖는다.
도 2는 본 발명에 따른 다른 하부 게이트 상부 콘택 TFT 구성을 도시한다. TFT(30)는 게이트 전극(38) 및 게이트 유전체층(34)과 접촉하는 기재(36)를 포함한다. 반도체층(32)은 게이트 유전체층(34)의 상부에 위치하고, 소오스 전극(40) 및 드레인 전극(42)으로부터 게이트 유전체층(34)을 분리한다.
도 3은 본 발명에 따른 하부 게이트 하부 콘택 TFT 구성을 도시한다. TFT(50)는 게이트 전극으로도 작용하고, 게이트 유전체층(54)과 접촉하는 기재(56)를 포함한다. 소오스 전극(60), 드레인 전극(62) 및 반도체층(52)은 게이트 유전체층(54)의 맨 위에 위치한다.
도 4는 본 발명에 따른 상부 게이트 상부 콘택 TFT 구성을 도시한다. TFT(70)는 소오스 전극(80), 드레인 전극(82) 및 반도체층(72)과 접촉하는 기재(76)를 포함한다. 반도체층(72)은 소오스 전극(80)과 드레인 전극(82)의 사이와 그 위에 형성된다. 게이트 유전체층(74)은 반도체층(72)의 상부에 있다. 게이트 전극(78)은 게이트 유전체층(74)의 상부에 있고, 반도체층(72)과는 접촉하지 않는다.
상기 반도체 조성물은 폴리머 바인더 및 저분자 반도체를 포함한다. 상기 저분자 반도체는 하기 화학식 1의 구조를 갖는다:
[화학식 1]
상기 식에서, 각각의 R1은 독립적으로 알킬, 치환 알킬, 알케닐, 치환 알케닐, 알키닐, 치환 알키닐, 아릴, 치환 아릴, 헤테로아릴, 치환 헤테로아릴, 알콕시, 알킬티오, 트리알킬실릴, 케토닐, 시아노 및 할로겐으로부터 선택되고; m 및 n은 이들 각각의 페닐 또는 나프틸 고리 상의 R1 측쇄의 수로, 독립적으로 0 내지 6의 정수이며; X는 O, S 및 Se로 이루어진 군으로부터 선택되고; a, b 및 c는 독립적으로 0 또는 1이다. 이 점에 있어서는 a 또는 b가 0인 경우, 화합물의 외부는 4개까지의 측쇄를 가질 수 있는 페닐 고리가 될 것이다. a 또는 b가 1인 경우, 화합물의 외부는 6개까지의 측쇄를 가질 수 있는 나프틸 고리가 될 것이다.
a, b 및 c가 0인 경우, 화학식 1의 분자는 형식상 2치환-[1]벤조티에노[3,2-b]벤조티오펜으로도 알려진 것이다. [1]벤조티에노[3,2-b]벤조티오펜 모이어티(moiety)는 본 명세서에서 "BTBT"로 줄여 쓸 수 있다. 예를 들어, 화학식 1의 반도체는 이치환-BTBT로 일컬어질 수 있다.
구현예에서, 저분자 반도체는 약 1.5 내지 약 3.5eV, 바람직하게는 약 1.8 내지 약 2.8eV의 밴드 간격을 갖는다. 이렇게 큰 밴드 간격은 전형적으로 펜타센계 반도체와 비교했을 경우 저분자 반도체가 공기 중에서 뛰어난 안정도를 갖는다는 것을 의미한다. 상기 저분자 반도체는 결정성 또는 액체 결정성 구조를 갖는다. 구체적인 구현예에서, 화학식 1의 반도체는 전자기 스펙트럼의 가시 영역(즉, 390nm 내지 750nm)에서 무색이다. 무색 반도체는 그들의 큰 밴드 간격으로 인해 뛰어난 안정도를 제공할 뿐만 아니라, 투명 장치 적용을 위한 투명성에 있어 이점을 제공한다.
화학식 1의 화합물의 5가지 특별한 변형이 본 발명에 의해 고려된다. 첫번째 변형에 있어서, 상기 저분자 반도체는 하기 화학식 2의 구조를 갖는다:
[화학식 2]
상기 식에서, R2 및 R3는 독립적으로 알킬, 치환 알킬, 알케닐, 치환 알케닐, 알키닐, 치환 알키닐, 아릴, 치환 아릴, 헤테로아릴, 치환 헤테로아릴, 알콕시, 알킬티오, 트리알킬실릴, 케토닐, 시아노 및 할로겐으로부터 선택된다. 이러한 화학식 2의 반도체 화합물 상에서 R2는 2번 위치에 위치하고, R3은 7번 위치에 위치한다. 따라서, 화학식 2의 화합물은 2,7-이치환-BTBT로 일컬어질 수 있다. 화학식 1을 참조하면, 화학식 2의 화합물은 a, b 및 c가 0인 경우에 얻어진다.
어떤 구현예에서, R2 및 R3은 독립적으로 알케닐, 치환 알케닐, 알키닐, 치환 알키닐, 아릴, 치환 아릴, 헤테로아릴, 치환 헤테로아릴, 알콕시, 알킬티오, 트리알킬실릴, 케토닐, 시아노 및 할로겐으로부터 선택된다. 어떤 다른 구현예에서, R2 및 R3은 독립적으로 알킬 및 치환 알킬로부터 선택되고, 저분자 반도체는 특정 폴리머 바인더와 조합됨으로써 높은 전계 효과 이동도를 달성한다. 상기 폴리머 바인더에 대하여는 본 명세서에서 추가로 설명될 것이다. 상기 알킬기는 약 4 내지 약 30개의 탄소 원자, 바람직하게는 약 4 내지 약 16개의 탄소 원자를 함유할 수 있다. 대표적인 알킬기는 부틸, 펜틸, 헥실, 헵틸, 옥틸, 데실, 도데실, 트리데실, 헥사데실 등을 포함한다. 어떤 구현예에서, 알킬기는 홀수개의 탄소 원자를 갖고; 다른 구현예에서 알킬기는 짝수개의 탄소 원자를 갖는다. 특정 구현예에서, R2 및 R3은 서로 동일하다.
또 다른 변형에 있어서, 저분자 반도체는 하기 화학식 3의 구조를 갖는다:
[화학식 3]
상기 식에서, R8 및 R9는 독립적으로 알킬 또는 치환 알킬이고; 각각의 Ar은 독립적으로 아릴렌 또는 헤테로아릴렌기이다. 화학식 1을 다시 참조하면, 화학식 3의 화합물은 a, b 및 c가 0이고; m 및 n이 1이며; 각각의 R1이 알케닐 또는 치환 알케닐인 경우에 얻어진다. 상기 알킬기는 1 내지 약 30개의 탄소 원자, 바람직하게는 약 4 내지 약 18개의 탄소 원자를 함유할 수 있다.
"아릴렌(arylene)"이란 용어는 전부 탄소 원자 및 산소 원자로 구성되고, 2개의 상이한 원자를 갖는 단일 결합을 형성할 수 있는 방향족 라디칼을 의미한다. 대표적인 아릴렌기는 페닐렌(-C6H4-)이다.
"헤테로아릴렌(heteroarylene)"이란 용어는 탄소 원자, 수소 원자 및 하나 또는 그 이상의 이종 원자로 구성되고, 2개의 상이한 원자를 갖는 단일 결합을 형성할 수 있는 방향족 라디칼을 의미한다. 상기 탄소 원자 및 이종 원자는 라디칼의 시클릭 고리 또는 백본에 존재한다. 상기 이종 원자는 O, S 및 N으로부터 선택된다. 대표적인 헤테로아릴렌기는 2,5-티에닐이다.
세번째 변형에 있어서, 저분자 반도체는 하기 화학식 4의 구조를 갖는다:
[화학식 4]
상기 식에서, R4 및 R5는 독립적으로 알킬, 치환 알킬, 알케닐, 치환 알케닐, 알키닐, 치환 알키닐, 아릴, 치환 아릴, 헤테로아릴, 치환 헤테로아릴, 알콕시, 알킬티오, 트리알킬실릴, 케토닐, 시아노 및 할로겐으로부터 선택되고; j 및 k는 독립적으로 0 내지 6의 정수이다. 화학식 1을 다시 참조하면, 화학식 4의 화합물은 a 및 b가 둘다 1이고, c가 0인 경우에 얻어진다. R4 및 R5 측쇄는 화학식 4의 화합물의 외부 나프틸 부분의 임의의 탄소 원자 상에 위치할 수 있다.
화학식 4의 구체적인 구현예에서 R4 및 R5는 독립적으로 알킬이고, j는 1이며, k는 1이다.
다음의 변형에 있어서, 저분자 반도체는 하기 화학식 5의 구조를 갖는다:
[화학식 5]
상기 식에서, R6 및 R7은 독립적으로 알킬, 치환 알킬, 알케닐, 치환 알케닐, 알키닐, 치환 알키닐, 아릴, 치환 아릴, 헤테로아릴, 치환 헤테로아릴, 알콕시, 알킬티오, 트리알킬실릴, 케토닐, 시아노 및 할로겐으로부터 선택되고; p 및 q는 독립적으로 0 내지 4의 정수이다. 화학식 1을 다시 참조하면, 화학식 5의 화합물은 a 및 b가 둘다 0이고, c가 1인 경우에 얻어진다.
마지막 변형에 있어서, 저분자 반도체는 하기 화학식 6의 구조를 갖는다:
[화학식 6]
상기 식에서, R10 및 R11은 독립적으로 알킬, 치환 알킬, 알케닐, 치환 알케닐, 알키닐, 치환 알키닐, 아릴, 치환 아릴, 헤테로아릴, 치환 헤테로아릴, 알콕시, 알킬티오, 트리알킬실릴, 케토닐, 시아노 및 할로겐으로부터 선택되고; a, b 및 c는 독립적으로 0 또는 1이다.
화학식 6의 특정 구현예에서, R10은 할로겐 또는 시아노이고, R11은 알킬, 치환 알킬, 알케닐, 치환 알케닐 또는 케토닐이다. 다른 구현예에서, R11은 할로겐 또는 시아노이고, R10은 알킬, 치환 알킬, 알케닐, 치환 알케닐 또는 케토닐이다.
화학식 1의 저분자 반도체에 대한 다른 특정 변형예들은 다음의 식 (1) 내지 식 (50)으로도 나타낸다.
상기 식에서, 각각의 R'는 독립적으로 약 4 내지 약 20개의 탄소 원자, 바람직하게는 약 4 내지 약 16개의 탄소 원자를 함유하는 알킬 또는 치환 알킬이다.
식 (2), (3), (7), (8), (9), (13), (14), (15), (20), (21) 및 (43) 내지 (50)의 반도체 화합물은 화학식 2의 대표적인 화합물이기도 하다.
식 (2), (3), (13), (14), (15), (20) 및 (21)의 반도체 화합물은 화학식 3의 대표적인 화합물이기도 하다.
식 (22), (23), (24), (25), (26), (27), (28), (29), (30), (31), (34) 및 (35)의 반도체 화합물은 화학식 4의 대표적인 화합물이기도 하다.
식 (36), (37), (38), (39) 및 (40)의 반도체 화합물은 화학식 5의 대표적인 화합물이기도 하다.
식 (4), (5), (10), (11), (12), (18), (19), (24), (25), (26), (27), (37), (38), (39), (41) 및 (42)의 반도체 화합물은 화학식 6의 대표적인 화합물이기도 하다.
기술 분야에서 알려진 다양한 방법들은 본 발명에 개시된 저분자 반도체를 제조하는데 사용될 수 있다. 예를 들어, 화학식 2의 저분자 반도체를 제조하는 방법은 2,7-디할로-BTBT A와 알킨을 반응시켜 2,7-디알킨-1-일-BTBT 1을 형성하는 단계를 포함한다. 이것의 최초 반응을 아래에 도시한다:
상기 식에서, X는 할로겐이고, Ra는 알킬이며, Ph(PPh3)2Cl2는 비스(트리페닐포스핀) 팔라듐(II) 클로라이드이고, CuI은 구리 이오다이드이며, iPr2NH는 디이소프로필아민이다. 여기서 나타낸 바와 같이, 2개의 Ra기는 동일하다. 하지만, 2개의 Ra기는 예를 들어, X기 중 하나에 있는 블로킹/보호기를 이용하여 제 1 알킨과의 제 1 반응을 수행함으로써 보호되지 않은 X기로 변환시키고, 블로킹/보호기를 제거한 다음, 이어서 제 2의 상이한 알킨과의 제 2 반응을 수행함으로써, 또한 상이할 수 있다.
다음, 2,7-디알킨-1-일-BTBT 1은 하기에 묘사된 바와 같이 2,7-디알킬-[1]벤조티에노[3,2-b]벤조티오펜 1a로 환원될 수 있다:
상기 식에서, Pd/C는 탄소 촉매 상의 팔라듐이고, THF는 테트라히드로푸란이다. 유사한 반응이 다른 가능한 Ra 치환체에 대해 수행될 수 있다.
화합물 1a를 제조하는 방법은 알루미늄 트리클로라이드의 존재 하에서 [1]벤조티에노[3,2-b]-벤조티오펜 코어 B와 치환된 산 클로라이드를 반응시켜 2,7-디케토닐 BTBT 2를 형성하는 단계도 포함한다.
다음, 디케토닐 BTBT 2는 디에틸렌 글리콜 내 칼륨 히드록시드의 존재 하에서 히드라진을 이용하는 변형된 울프 키즈너 환원(Wolff-Kishner reduction)을 이용함으로써 산소가 제거된다. 이는 2,7-디알킬-[1]벤조티에노[3,2-b]벤조티오펜 1b를 형성한다.
이러한 2 단계 방법은 특히 짧은 Rb 치환체(C2-C8)에 대해 효과적이다.
저분자 반도체는 그 자체가 좋지 않은 필름 형성성을 갖는데, 이는 저분자 반도체의 결정성 또는 액체 결정성 성질에 기인하는 것이다. 따라서, 반도체 조성물은 폴리머 바인더도 포함하며, 이는 현저하게 향상된 장치 성능이 달성된 균일한 막을 가능하게 한다. 상기 폴리머 바인더는 그 내부에 저분자 반도체가 분산되는 매트릭스를 형성하는 것으로 간주될 수 있다.
임의의 적합한 폴리머가 반도체 조성물용 폴리머 바인더로서 사용될 수 있다. 어떤 구현예에서, 폴리머는 비결정성 폴리머이다. 상기 비결정성 폴리머는 저분자 반도체의 녹는점 온도보다 더 낮은 유리 전이 온도를 가질 수 있다. 다른 구현예에서, 비결정성 폴리머는 저분자 반도체의 녹는점 온도보다 더 높은 유리 전이 온도를 갖는다. 구현예에서, 폴리머는 실온에서 60Hz에서 측정되는 바와 같이, 4.5 미만, 바람직하게는 3.0 미만을 포함하여 3.5 미만의 유전 상수를 갖는다. 구현예에서, 폴리머는 단지 C, H, F, Cl 또는 N 원자를 함유하는 폴리머로부터 선택된다. 어떤 구현예에서, 폴리머는 임의의 극성기가 없는 탄화수소 폴리머 또는 플루오로탄소와 같은 낮은 극성 폴리머이다.
반도체 조성물에 의해 형성되는 반도체층의 이동도는 특정한 폴리머와 저분자 반도체의 조합에 의해 영향을 받을 수 있다는 사실을 발견하였다. 화학식 1의 화합물은 많은 상이한 폴리머와 조합될 수 있다. 어떤 특정 구현예에서, 폴리머 바인더는 스티렌계 폴리머이다.
보다 구체적인 구현예에서, 폴리머 바인더는 스티렌계 폴리머이다. 특정 구현예에서, 스티렌계 폴리머는 약 40,000 내지 약 2,000,000의 중량 평균 분자량을 갖는다. 어떤 구현예에서, 스티렌계 폴리머는 약 100,000 내지 약 1,000,000의 분자량을 갖는다. 하나의 바람직한 구현예에서, 폴리머 바인더는 약 40,000 내지 약 2,000,000의 중량 평균 분자량을 갖는 폴리스티렌, 폴리(알파-메틸스티렌) 또는 폴리(4-메틸스티렌)이다.
화학식 3, 4, 5 및 6의 화합물은 일반적으로 임의의 폴리머 바인더와 조합될 수 있다. 대표적인 폴리머 바인더는 상기에서 논의된 폴리머 바인더 및 폴리(비닐 신나메이트), 폴리실록산, 폴리피롤, 폴리아크릴레이트, 폴리메타크릴레이트, 폴리에스테르 및 이들의 혼합물과 같은 다른 폴리머를 포함한다. 상기 폴리머는 약 10,000 내지 약 2,000,000, 바람직하게는 약 40,000 내지 약 1,000,000의 중량 평균 분자량을 가질 수 있다.
폴리머 바인더에 대한 화학식 1의 저분자 반도체의 중량 비는 약 99:1 내지 약 1:3일 수 있으며, 바람직하게는 약 10:1 내지 약 1:2, 약 5:1 내지 약 2:3, 또는 약 3:2 내지 약 3:4일 수 있다. 어떤 구현예에서, 폴리머 바인더에 대한 화학식 1의 저분자 반도체의 중량 비는 대략 1:1이다. 스티렌계 폴리머 바인더에 대한 화학식 2의 저분자 반도체의 중량 비는 바람직하게는 약 3:2 내지 약 2:3이고, 최적으로 약 1:1의 비로 반응한다.
반도체 조성물은 저분자 반도체 및 폴리머 바인더의 가용성이 있는 용매를 추가로 포함할 수 있다.
상기 저분자 반도체 및 폴리머 바인더는 반도체 조성물의 약 0.05 내지 약 20중량%이고, 바람직하게는 반도체 조성물의 약 0.1 내지 약 10중량%, 또는 반도체 조성물의 약 0.1 내지 약 1.0중량%를 포함한다.
구현예에서, 저분자 반도체 및 폴리머 바인더를 포함하는 반도체 조성물은 약 1.5센티푸아즈(cps) 내지 약 100cps, 바람직하게는 약 2 내지 약 20cps의 점도를 가질 수 있다. 고분자 폴리머 바인더를 사용함으로써 반도체 조성물의 점도를 증가시킬 것이다. 결과적으로, 잉크젯 인쇄 및 스핀 코팅과 같은 용액 증착 기법을 이용하여 균일한 반도체층의 형성을 도울 것이다.
하부 게이트 TFT는 일반적으로 제작하는 것이 더 간단하기 때문에 유리할 수 있다. 하지만, 이전 반도체/폴리머 복합 시스템은 상부 게이트 장치에서만 높은 이동도를 달성한다. 본 발명의 반도체 조성물이 이용되는 경우, 도 1 내지 도 3에 도시된 것들과 같은 하부 게이트 장치에서 높은 이동도가 달성될 수도 있다.
상기 반도체층은 기술 분야에서 알려진 통상의 공정을 이용하는 전자 장치에서 형성될 수 있다. 구현예에서, 반도체층은 용액 증착 기법을 이용하여 형성된다. 대표적인 용액 증착 기법은 스핀 코팅, 블레이드 코팅, 라드 코팅, 딥 코팅, 스크린 인쇄, 잉크젯 인쇄, 스탬핑, 스텐실 인쇄, 스크린 인쇄, 그라비어 인쇄, 플렉소그래피 인쇄 등을 포함한다.
증착이 된 후에, 반도체 조성물을 건조하고, 저분자 반도체의 녹는점 미만의 온도에서 선택적으로 어닐링하여 반도체층을 형성한다. 어떤 구현예에서, 다른 저분자 반도체/폴리머 복합물과는 대조적으로 반도체 조성물로부터 반도체층을 제작하는 동안 어닐링 단계는 없다. 저분자 반도체의 녹는점보다 더 높은 온도에서 어닐링함으로써, 저분자 반도체 및 폴리머 바인더의 현저한 상 분리를 유발할 것이다. 결과적으로, 전자 장치는 좋지 못한 전기 성능을 나타낼 것이다. 반도체층은 적어도 0.10㎠/V·초, 또는 적어도 0.15㎠/V·초, 또는 적어도 0.4㎠/V·초이고, 바람직하게는 적어도 0.5㎠/ V·초의 전계 효과 이동도를 갖는다.
반도체 조성물을 이용하여 형성되는 반도체층은 깊이가 약 5㎚ 내지 약 1000㎚이고, 바람직하게는 약 20 내지 약 100㎚일 수 있다. 어떤 구성에 있어서, 도 1 및 도 4에 도시된 구성과 같이 반도체층은 소오스 및 드레인 전극을 완전히 덮는다.
TFT의 성능은 이동도에 의해 측정될 수 있다. 이동도는 ㎠/V·초의 단위로 측정되고; 높을수록 바람직하다. 본 발명의 반도체 조성물을 이용한 결과의 TFT는 적어도 0.1㎠/V·초의 전계 효과 이동도를 가질 수 있다. 본 발명의 TFT는 적어도 105, 바람직하게는 적어도 106의 전류 온/오프 비를 가질 수 있다. 화학식 1의 저분자 반도체 및 폴리머 바인더를 포함하는 반도체층을 포함하는 TFT는 공기 중에서 뛰어난 안정도를 갖는다. 예를 들어, 대기 공기 중에 노출되었을 때 전계 효과 이동도는 처음에 증가한 다음 변동이 없을 수 있다. 2주 이상, 바람직하게는 1달 이상 전계 효과 이동도의 감소가 없다.
박막 트랜지스터는 일반적으로 반도체층 뿐만 아니라 기재, 선택적 게이트 전극, 소오스 전극, 드레인 전극 및 유전층을 포함한다.
상기 기재는 실리콘, 유리 플레이트, 플라스틱 필름 또는 시트를 포함하는 재료로 구성될 수 있지만, 이것들로 한정되는 것은 아니다. 구조적으로 유연한 장치의 경우, 예컨대 폴리에스테르, 폴리카보네이트, 폴리이미드 시트 등과 같은 플라스틱 기재가 바람직할 수 있다. 상기 기재의 두께는 특히 유연한 플라스틱 기재일 경우 대표적인 두께는 약 50 내지 약 100㎛이며, 약 10㎛ 내지 10㎜ 이상일 수 있고, 유리 또는 실리콘과 같은 단단한 기재일 경우 약 0.5 내지 약 10㎜일 수 있다.
상기 유전층은 일반적으로 무기 재료막, 유기 폴리머막 또는 유기-무기 복합막일 수 있다. 유전층으로서 적합한 무기 재료의 예는 실리콘 산화막, 실리콘 질화막, 알루미늄 산화막, 바륨 티탄산염, 바륨 지르코늄 티탄산염 등을 포함한다. 적합한 유기 폴리머의 예는 폴리에스테르, 폴리카보네이트, 폴리(비닐페놀), 폴리이미드, 폴리스티렌, 폴리메타크릴레이트, 폴리아크릴레이트, 에폭시 수지 등을 포함한다. 유전층의 두께는 사용되는 재료의 유전 상수에 따라 달라지며, 예를 들어 약 10㎚ 내지 약 500㎚일 수 있다. 유전층은 예를 들어 약 10-12(S/cm; Siemens per centimeter) 미만의 전도도를 가질 수 있다. 유전층은 게이트 전극을 형성함에 있어서 기재된 공정들을 포함하여 기술 분야에서 알려진 통상의 공정을 이용하여 형성된다.
본 발명에 있어서, 유전층은 표면 개질제로 표면 개질될 수 있다. 반도체층은 이렇게 개질된 유전층 표면과 직접 접촉할 수 있다. 상기 접촉은 완전하게 또는 부분적으로 이루어질 수 있다. 이러한 표면 개질은 유전층과 반도체층 사이에 계면층을 형성하는 것으로 간주될 수도 있다.
상기 게이트 전극은 전기 전도성 재료로 구성될 수 있다. 게이트 전극은 얇은 금속막, 전도성 폴리머막, 전도성 잉크 또는 페이스트로 제조된 전도성 막, 또는 기재 그 자체, 예를 들어 고농도로 주입된 실리콘일 수 있다. 게이트 전극 재료의 예는 알루미늄, 금, 은, 크롬, 인듐 주석 산화물, 전도성 폴리머, 예컨대 폴리스티렌 설포네이트가 주입된 폴리(3,4-에틸렌디옥시티오펜)(PSS-PEDOT) 및 카본블랙/그래파이트로 구성된 전도성 잉크/페이스트를 포함하지만, 이것들로 제한되는 것은 아니다. 게이트 전극은 진공 증착, 금속 또는 전도성 금속 산화물의 스퍼터링, 통상의 리소그래피 및 에칭, 화학 증기 증착, 스핀 코팅, 캐스팅 또는 인쇄, 또는 그 밖의 증착 공정에 의해 제조될 수 있다. 게이트 전극의 두께는 예를 들어, 금속막의 경우 약 10 내지 약 200㎚이고, 전도성 폴리머의 경우 약 1 내지 약 10㎛의 범위이다. 소오스 및 드레인 전극으로 사용하기에 적합한 전형적인 재료는 알루미늄, 금, 은, 크롬, 아연, 인듐, 전도성 금속 산화물, 예컨대 아연-갈륨 산화물, 인듐 주석 산화물, 인듐-비소 산화물, 전도선 폴리머 및 전도성 잉크와 같은 게이트 전극 재료인 것들을 포함한다. 소오스 및 드레인 전극의 전형적인 두께는 예를 들어, 약 40㎚ 내지 약 1㎛이고, 보다 바람직하게는 약 100 내지 약 400㎚이다.
소오스 및 드레인 전극으로 사용하기에 적합한 전형적인 재료는 금, 은, 니켈, 알루미늄, 백금, 전도성 폴리머 및 전도성 잉크와 같은 게이트 전극의 재료인 것들을 포함한다. 특정 구현예에서, 전극 재료는 반도체에 낮은 접촉 저항을 제공한다. 전형적인 두께는 예를 들어 약 40㎚ 내지 약 1㎛이며, 보다 구체적인 두께는 약 100 내지 약 400㎚이다. 본 발명의 OTFT 장치는 반도체 채널을 함유한다. 반도체 채널의 폭은 예를 들어 약 5㎛ 내지 약 5㎜이며, 특정 채널의 폭은 약 100㎛ 내지 약 1㎜일 수 있다. 반도체 채널의 길이는 예를 들어 약 1㎛ 내지 약 1㎜이고, 보다 구체적인 채널 길이는 약 5㎛ 내지 약 100㎛일 수 있다.
예를 들어 약 +10볼트 내지 약 -80볼트의 전압이 게이트 전극에 적용될 때, 소오스 전극은 접지되며, 예를 들어 약 0볼트 내지 약 80볼트의 바이어스 전압이 드레인 전극에 적용됨으로써 반도체 채널을 가로질러 수송되는 전하 캐리어를 모은다. 상기 전극은 기술 분야에서 알려진 통상의 공정을 이용하여 형성되거나 또는 증착될 수 있다.
원한다면 배리어층은 TFT의 상부에 증착되어 TFT의 전기적 성질을 저하시킬 수 있는 빛, 산소 및 습기 등과 같은 환경적 조건으로부터 TFT를 보호할 수도 있다. 이러한 배리어층은 기술 분야에서 알려져 있으며, 단순히 폴리머로 이루어질 수 있다.
OTFT의 다양한 구성요소들은 임의의 순서로 기재 상으로 증착될 수 있다. 하지만, 일반적으로 게이트 전극 및 반도체층은 둘다 게이트 유전층과 접촉하여야 한다. 또한, 소오스 및 드레인 전극은 둘다 반도체층과 접촉하여야 한다. "임의의 순서"란 어구는 순차 및 동시 형성을 포함한다. 예를 들어, 소오스 전극 및 드레인 전극은 동시에 또는 순차적으로 형성될 수 있다. 기재 "상에" 또는 "상으로"란 용어는 상부에 있는 층 및 구성 요소에 대한 하부나 지지체가 되는 기재와 관련된 다양한 층 및 구성성분을 의미한다. 달리 말하면, 모든 구성요소들이 모두 기재에 직접 접촉하지는 않더라도 기재 상에 있는 것이다. 예를 들어, 유전층 및 반도체층의 경우 하나의 층이 다른 층보다 기재에 더 가까이 있더라도, 둘다 기재 상에 있는 것이다. 결과의 TFT는 우수한 이동도 및 우수한 전류 온/오프비를 갖는다.
다음의 실시예는 본 발명을 더욱 구체적으로 설명하기 위한 것이다. 실시예는 단지 예시한 것일 뿐 본 발명에 따라 제조된 장치를 본 명세서 내에 설명된 재료, 조건 또는 공정 파라미터로 한정하고자 하는 것은 아니다. 모든 부는 달리 언급되어 있지 않다면 부피 퍼센트이다.
저분자 반도체 합성
2,7-디트리데실-[1]벤조티에노[3,2-b]벤조티오펜(2,7-디트리데실-BTBT)(식 (49))을 다음과 같이 제조하였다.
50㎖의 슐렌크 플라스크(Schlenk flask)를 2,7-디이오도-BTBT(0.51g, 1.036mmol) 및 트리데-1-신(0.934g, 5.18mmol)으로 채웠다. 톨루엔(15㎖) 및 디이소프로필아민(15㎖)을 첨가하고, 2개의 동결/펌프/해동 사이클로 반응물로부터 가스를 제거하였다. 동결된 반응 혼합물에 비스(트리페닐포스핀)팔라듐(II) 이오다이드(0.145g, 0.207mmol) 및 구리(I) 클로라이드(0.079g, 0.415mmol)을 첨가하였다. 상기 반응물이 최종 동결/펌프/해동 사이클되도록 하고, 아르곤 하에서 교반하였다. 18시간 후에 상기 반응물을 여과하고, 여과물을 회전 증발기를 이용해 건조하여 농축시켰다. 조 생성물을 바이오타지(Biotage) SP1 크로마토그래피 시스템(50g SNAP, 헥산 내 0~20% CH2Cl2)을 이용하여 정제하였다. 생성물 2,7-디트리데신-1-일-BTBT를 헥산으로부터 분리하여 재결정하였다. 1H 및 13C NMR 분광학에 의해 구조를 확인하였다. 0.25g(40%)의 수득률이 실현되었다. 이러한 단계를 아래에 도시한다:
다음, 250㎖의 둥근 바닥 클라스크에서 테트라히드로푸란(50㎖) 내 2,7-디트리데신-1-일-BTBT(0.47g, 0.787mmol)의 용액을 Pd/C(0.5g, 4.70mmol)로 처리하였다. 상기 플라스크를 진공 하에서 조심스럽게 비우고 H2 가스로 3회 퍼지하였다. TLC에 의해 감지되는 출발 물질이 없을 때까지 상기 반응물을 H2 대기(풍선) 하에서 교반하였다. 18시간 후에 상기 반응물을 회전 증발기 상에서 농축시킨 다음, 헥산 내에서 재부유시키고 짧은 실리카 플러그(헥산)를 통해 여과하였다. 상기 생성물은 TLC에 의해 실제로 순수하였고, 헥산으로부터 재결정하였다. 1H 및 13C NMR 분광학에 의해 구조를 확인하였다. 0.40g(84%)의 수득률이 실현되었다. 이러한 단계를 아래에 도시한다:
저분자 반도체 합성
2,7-디펜틸-[1]벤조티에노[3,2-b]벤조티오펜(2,7-디펜틸-BTBT)(식 (46))을 다음과 같이 제조하였다.
250㎖의 3구 둥근 바닥 플라스크에서 벤조[b]벤조[4,5]티에노[2,3-d]티오펜(1g, 4.16mmol)을 CH2Cl2(100㎖)에 용해시키고 -10℃로 냉각하였다. 상기 반응물을 AlCl3(3.05g, 22.88mmol)으로 처리하고, 결과물인 갈색의 부유물을 -78℃로 냉각하였다. 상기 반응물에 펜타노일 클로라이드(2.52㎖, 20.80mmol)를 적하하여 처리하고, 결과물인 적색의 부유물을 아르곤 대기 하에서 그 온도에서 교반하였다. 1시간 후에, 냉각 배스를 제거해 반응물을 실온으로 데우고, 아르곤 대기 하에서 교반하였다. 48시간 후에 상기 반응물을 얼음 상에 붓고 1시간 동안 교반하였다. 진공 여과에 의해 조 생성물을 수집하고, 물(50㎖) 및 메탄올(50㎖)로 연속하여 세정하였다. 상기 조 생성물을 톨루엔으로부터 재결정하여 정제하였다. 1H 및 13C NMR 분광학에 의해 구조를 확인하였다. 0.65g(38%)의 수득률이 실현되었다.
250㎖의 3구 둥근 바닥 플라스크에서 칼륨 히드록시드(0.453g, 8.08mmol)을 디에틸렌 글리콜(70㎖)에 용해시켰다. 상기 반응물을 1,1'-(벤조[b]벤조[4,5]티에노[2,3-d]디티오펜-2,7-디일)비스(펜탄-1-온)(0.600g, 1.469mmol) 및 히드라진 모노하이드레이트(1.817㎖, 37.4mmol)로 처리하고, 결과 부유물을 100℃로 가열하였다. 1시간 후에 상기 반응물을 210℃로 가열하였다. 5시간 후에 가열원을 제거해 상기 반응물을 실온으로 냉각하고 밤새 교반하였다. 조 생성물을 진공 여과에 의해 수집한 다음 물(50㎖) 및 메탄올(50㎖)로 세정하였다. 상기 생성물을 헥산으로 용출한 실리카 겔 상에서 칼럼 크로마토그래피에 의해 정제한 다음, 헥산으로부터 재결정하였다. 1H 및 13C NMR 분광학에 의해 구조를 확인하였다. 0.25g(45%)의 수득률이 실현되어 최종 생성물을 얻었다.
비교예
1 내지
비교예
3
3가지 비교예는 일반적으로 다음과 같이 제조하였다.
200-nm의 열로 성장한 실리콘 산화막 유전층을 갖는 n-도프트 실리콘 웨이퍼를 기재로서 사용하였다. 클로로벤젠 내 2,7-디트리데실-BTBT의 0.6wt% 반도체 용액을 상기 유전층 상에 스핀 코팅하였다. 70~80℃에서 30분 동안 건조한 다음, 금 소오스 및 드레인 전극을 반도체층의 상부에 진공 증착하여 장치(도 3 참조)를 완성하였다. 상기 장치는 Keithley 4200 SCS 및 주변 조건으로 특징지었다. 각각의 예에 대해 10개의 트랜지스터를 제작하고 특징지었다. 반도체층의 모폴로지를 광학 현미경에 의해 관찰하였다.
비교예 1에서는 실리콘 산화막 유전층의 표면을 개질시키지 않았다.
비교예 2에서는 반도체 용액을 증착하기 전에 실리콘 산화막 유전층의 표면을 HMDS로 개질시켰다.
비교예 3에서는 반도체 용액을 증착하기 전에 실리콘 산화막 유전층의 표면을 OTS-8로 개질시켰다.
비교예
4 내지
비교예
6
3㎎의 2,7-BTBT를, PQT-12로도 알려져 있고 하기에 나타낸 구조를 갖는 폴리머인 폴리(3,3"'-디도데실쿼터티오펜) 3㎎과 함께 1g의 디클로로벤젠 용액에 용해시켰다.
상기 반도체 용액을 OTS-8로 개질된 기재 상으로 스핀 코팅하여 균일한 막을 형성하였다. 70~80℃에서 30분간 건조한 다음, 금 소오스 및 드레인 전극을 반도체층의 상부에 진공 증착하여 장치를 완성하였다. 각각의 예에 대해 10개의 트랜지스터를 제작하고 특징지었다.
비교예 4에서는 소오스 및 드레인 전극 증착 후 나중에 장치를 어닐링하지 않았다.
비교예 5에서는 나중에 장치를 진공 오븐에서 130℃의 온도에서 10분 동안 어닐링하였다.
비교예 6에서는 나중에 장치를 진공 오븐에서 140℃의 온도에서 10분 동안 어닐링하였다.
실시예
1 내지
실시예
9
15㎎의 폴리스티렌 및 15㎎의 2,7-디트리데실-BTBT를 2g의 클로로벤젠 용매에 용해하였다. 반도체 용액을 OTS-8로 개질된 기재 상에 스핀 코팅하여 균일한 막을 형성하였다. 70~80℃에서 30분 동안 건조한 다음, 금 소오스 및 드레인 전극을 반도체층의 상부에 진공 증착하여 장치를 완성하였다. 각각의 실시예에 대하여 적어도 10개의 트랜지스터를 제작하고 특징지었다.
실시예 1에서는 폴리스티렌은 약 45,000의 분자량을 가졌다.
실시예 2에서는 폴리스티렌은 약 280,000의 분자량을 가졌다.
실시예 3에서는 폴리스티렌 대신 분자량이 100,000인 폴리(알파-메틸스티렌)을 사용하였다.
실시예 4에서는 폴리스티렌 대신 분자량이 72,000인 폴리(4-메틸스티렌)을 사용하였다. 또한, OTS-8 대신 페닐트리클로로실란(PTS)을 사용하였다.
실시예 5에서는 폴리스티렌 대신 코폴리머인 폴리(비닐톨루엔-코-알파-메틸스티렌)(161℃에서의 용융 점도 100푸아즈(poise))를 사용하였다. 또한, OTS-8 대신 PTS를 사용하였다.
실시예 6에서는 폴리스티렌 대신 분자량이 1,100,000인 폴리(N-비닐카르바졸)을 사용하였다. 또한, OTS-8 대신 PTS를 사용하였다.
실시예 7에서는 폴리스티렌을 폴리머로 사용하고, OTS-8 대신 헥사메틸디실라잔(HMDS)을 사용하였다. 2,7-디트리데실-BTBT 대신 2,7-디펜틸-BTBT를 사용하였다.
실시예 8에서는 폴리스티렌을 폴리머로 사용하고, OTS-8 대신 PTS를 사용하였다. 2,7-디트리데실-BTBT 대신 2,7-디펜틸-BTBT를 사용하였다.
실시예 9에서는 폴리머로 폴리(알파-메틸스티렌)을 사용하고, OTS-8 대신 PTS를 사용하였다. 2,7-디트리데실-BTBT 대신 2,7-디펜틸-BTBT를 사용하였다.
비교예
7
실시예 2에서 제조된 트랜지스터 장치를 130℃에서 5분 동안 열적으로 어닐링하였다. 실온으로 냉각시킨 후 이동도를 다시 측정하였다.
결과
하기 표 1은 비교예 1 내지 7 및 실시예 1 내지 9의 트랜지스터의 성능을 요약한 것이다.
비교에 1에서는 개질되지 않은 기재 상에 비교적 균일한 막이 얻어졌다. 하지만, 장치는 매우 낮은 전계 효과 이동도를 나타냈다.
비교예 2의 HMDS로 개질된 표면을 갖는 장치에서는 거의 0.5㎠/V·초까지의 이동도가 관찰되었다. 하지만, 0.02㎠/V·초만큼 낮은 이동도 또한 관찰되었다. 이들 장치의 이동도의 변화는 아마도 막의 균일성 부족으로 인해 10배보다 더 컸다.
막은 비교예 3의 OTS-8로 개질된 기재 상으로 코팅될 수 없었다. 반도체 조성물의 낮은 점도가 그 이유일 수 있다.
도 5a 내지 도 5c는 비교예 2의 박막에서 발견되는 3가지의 전형적인 모폴로지를 나타내는 3개의 현미경 사진이다. 도 5a 및 도 5b는 낮은 이동도를 제공하는 반도체층의 대부분의 영역을 보여준다. 도 5c는 최고 이동도를 제공하는 반도체층의 소수의 영역을 보여준다. 도 5a 및 도 5b는 둘다 상이한 색에 의해 나타내어지는 바와 같이 작은 도메인 및 균일하지 않은 코팅을 나타내는 반면, 도 5c는 균일한 층을 갖는 커다란 도메인을 나타냈다.
비교예 4 내지 6에서는 반도체층은 2,7-디트리데실-BTBT 및 PQT-12을 포함했다. 이들 층의 이동도는 매우 높지 않으며, 어닐링되었을 때 순수한 폴리티오펜으로 만들어진 반도체층과 비교할 만하다. 바꿔 말하면, 생각했던 대로 2,7-디트리데실-BTBT의 존재에 의해 반도체층의 이동도는 전혀 향상되지 않는다. 이들 결과는 모든 폴리머가, 특히 하부 게이트 장치에 대해 본 발명의 폴리머 바인더로서 사용되기에 적합하지 않다는 것을 암시한다.
실시예 1 내지 실시예 9의 반도체층은 우수한 막 형성성 및 성능을 제공했다. 특히 고분자량을 갖는 스티렌계 폴리머 또는 아릴아민계 폴리머(예를 들어, 폴리(N-비닐 카르바졸))이 사용된 경우, 더 높은 평균 이동도가 달성되었다. 최고의 이동도는 폴리머 바인더 및 2,7-디트리데실-[1]벤조티에노[3,2-b]벤조티오펜의 복합물에 대해 0.81㎠/V·초까지였고, 폴리머 바인더 및 2,7-디펜틸-[1]벤조티에노[3,2-b]벤조티오펜의 복합물에 대해 3.0㎠/V.초까지으며, 이동도의 변화가 크게 감소되었다. 바람직하게는 어닐링 단계는 이용되지 않는다. 비교예 7에서 나타낸 바와 같이, 어닐링된 장치는 현저히 낮은 이동도를 보여줬다.
도 6은 2,7-디트리데실-BTBT 및 폴리스티렌을 함유하는 박막의 모폴로지를 보여주는 현미경 사진이다. 상기 조성물은 밝은 노랑색으로 보여지는 바와 같이 상 분리된 커다란 도메인 또는 폴리머가 분산된 액체 결정성 도메인을 나타냈다. 도메인의 크기는 도 5a에 도시된 작은 도메인과는 대조적으로 길이가 100㎛만큼 컸다. 이론에 의해 제한되는 일 없이, 이러한 모폴로지는 높은 전계 효과 이동도를 가능하게 하는 것으로 보인다.
폴리머 바인더로서 스티렌계 폴리머를 사용함으로써 이동도 뿐만 아니라 다른 장치 특성도 향상시켰다. 도 7은 2,7-디트리데실-BTBT만으로 구성된 반도체층을 갖는 TFT에 대한 I-V 곡선을 보여주는 그래프이다. 도 8은 2,7-디트리데실-BTBT 및 폴리스티렌을 함유하는 반도체층을 포함하는 TFT에 대한 I-V 곡선을 보여주는 그래프이다. 이들 장치는 90㎛의 채널 길이 및 1,000㎛의 채널 폭을 가졌다. 도 7 및 도 8 모두에 있어서, 곡선의 점선은 드레인 전류이고, 실선은 드레인 전류의 제곱근이다. 직선의 점선은 드레인 전류의 제곱근에 대한 최상의 핏(fit)이다.
도 7의 장치는 대략 -12V의 커다란 턴온 전압을 나타냈고, 약 -36V의 커다란 문턱 전압을 나타냈다. 반면, 도 8의 장치는 0에 가까운 턴온 전압을 나타냈고, 대략 -22V의 훤씬 작은 문턱 전압을 가졌다. 도 7의 장치는 0.34㎠/V·초의 이동도를 달성한 반면, 도 8의 장치는 0.77㎠/V·초의 이동도를 달성했다. 이들 I-V 곡선은 폴리스테린 바인더를 첨가함으로써, 유리한 이동도 효과 뿐만 아니라 턴온 전압 및 문턱 전압이 향상되는 것을 보여준다.
실시예 1 내지 실시예 9의 장치는 뛰어난 안정도를 나타냈다. 개방된 공기 중에서 제작되고 특징지어진 경우, 극도로 낮은 오프 전류(10-12amps)와 함께 107까지의 높은 전류 온/오프 비가 달성되었다. 상기 장치를 1주 이상 대기 공기에 노출시켰을 때 오프 전류의 증가 및 이동도의 감소는 관찰되지 않았다.
이들 조성물은 어닐링이 요구되지 않기 때문에 롤-투-롤 제조에 보다 호환성이 있다. 실시예의 조성물은 또한 하부 게이트 장치 구성을 갖는 TFT에서 높은 전계 효과 이동도를 보여줬다. 반면, 종래의 반도체/폴리머 조성물은 단지 상부 게이트 TFT에서만 높은 이동도를 달성했다. 하부 게이트 TFT 구성은 제작의 단순화를 가능하게 한다.
Claims (5)
- 40,000 내지 2,000,000의 중량평균분자량을 가진 스티렌계 폴리머 바인더; 및
하기 화학식 2의 저분자 반도체를 포함하는 반도체 조성물로서,
상기 스티렌계 폴리머 바인더는 비결정성 폴리머이고,
상기 스티렌계 폴리머 바인더의 유리 전이 온도는 상기 저분자 반도체의 녹는점 온도보다 높고,
상기 반도체 조성물은 0.10㎠/V·초 이상의 전계 효과 이동도를 갖는 층을 형성할 수 있는 반도체 조성물:
[화학식 2]
상기 식에서,
R2 및 R3은 독립적으로 알킬, 치환 알킬, 알케닐, 치환 알케닐, 알키닐, 치환 알키닐, 아릴, 치환 아릴, 헤테로아릴, 치환 헤테로아릴, 알콕시, 알킬티오, 트리알킬실릴, 케토닐, 시아노 및 할로겐으로부터 선택된다.
- 삭제
- 삭제
- 40,000 내지 2,000,000의 중량평균분자량을 가진 스티렌계 폴리머 바인더 및 하기 화학식 2의 저분자 반도체를 포함하는 조성물을 기재 상에 증착하는 단계;
상기 조성물을 상기 저분자 반도체의 녹는점 미만의 온도에서 건조하는 단계; 및
선택적으로, 상기 조성물을 상기 저분자 반도체의 녹는점 미만의 온도에서 어닐링하여 반도체층을 형성하는 단계를 포함하는 전자 장치의 반도체층을 제조하는 방법으로서,
상기 스티렌계 폴리머 바인더는 비결정성 폴리머이고,
상기 스티렌계 폴리머 바인더의 유리 전이 온도는 상기 저분자 반도체의 녹는점 온도보다 높고,
상기 반도체층은 0.10㎠/V·초 이상의 이동도를 갖는 방법:
[화학식 2]
상기 식에서,
R2 및 R3은 독립적으로 알킬, 치환 알킬, 알케닐, 치환 알케닐, 알키닐, 치환 알키닐, 아릴, 치환 아릴, 헤테로아릴, 치환 헤테로아릴, 알콕시, 알킬티오, 트리알킬실릴, 케토닐, 시아노 및 할로겐으로부터 선택된다.
- 40,000 내지 2,000,000의 중량평균분자량을 가진 스티렌계 폴리머 바인더 및 하기 화학식 2의 저분자 반도체를 포함하는 반도체층을 포함하는 전자 장치로서,
상기 스티렌계 폴리머 바인더는 비결정성 폴리머이고,
상기 스티렌계 폴리머 바인더의 유리 전이 온도는 상기 저분자 반도체의 녹는점 온도보다 높고,
상기 반도체층은 0.10㎠/V·초 이상의 전계 효과 이동도를 갖는 전자 장치:
[화학식 2]
상기 식에서,
R2 및 R3은 독립적으로 알킬, 치환 알킬, 알케닐, 치환 알케닐, 알키닐, 치환 알키닐, 아릴, 치환 아릴, 헤테로아릴, 치환 헤테로아릴, 알콕시, 알킬티오, 트리알킬실릴, 케토닐, 시아노 및 할로겐으로부터 선택된다.
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