KR20100021973A - 반도체성 폴리머 - Google Patents

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Abstract

본 발명은 식 (Ⅰ) 및 식 (Ⅱ)로 이루어진 군으로부터 선택되는 반도체성 폴리머를 개시한다:
Figure 112009049716178-PAT00001
상기 식에서, X, Y, a, b, n, R1 및 R2는 본 명세서에서 정의된 바와 같다.

Description

반도체성 폴리머{SEMICONDUCTING POLYMERS}
본 발명은 다양한 구현예에 있어서, 박막 트랜지스터 ("TFT")와 같은 전자 장치에서 사용하기 적합한 조성물 및 방법에 관한 것이다. 본 발명은 또한 상기 재료를 함유하는 전자 장치 뿐만 아니라, 상기 조성물 및 방법을 이용하여 제조되는 구성 요소 또는 층에 관한 것이다.
박막 트랜지스터("TFT")는 예컨대, 센서, 이미지 스캐너 및 전자 표시 장치를 포함하는 현대 전자 공학에서 기본적인 구성 요소이다. 현재 주류의 실리콘 기술을 이용하는 TFT 회로는 몇 가지 응용 분야, 특히 높은 스위칭 속도가 필수적이지 않은 디스플레이(예를 들어, 활성 매트릭스 액정 모니터 또는 텔레비젼)용 백플레인 스위칭 회로와 같은 대형 전자 장치용으로 너무 비쌀 수 있다. 고비용의 실리콘계 TFT 회로는 엄격히 조절된 환경 하의 복잡한 고온, 고진공 포토리소그래피 제조 공정 뿐만 아니라, 자본 집약적인 실리콘 제조 설비를 주로 사용하기 때문이다. 일반적으로, 훨씬 낮은 제조 비용 뿐만 아니라 물리적으로 조밀하고, 경량이며, 유 연한 것과 같은 기계적 특성을 나타내는 TFT를 제조하는 것이 바람직하다. 유기 박막 트랜지스터(OTFT)는 높은 스위칭 속도 또는 높은 밀도를 필요로 하지 않는 상기한 응용 분야에 적합할 수 있다.
TFT는 일반적으로 지지 기판, 3개의 전기 도전성 전극(게이트, 소오스 및 드레인 전극), 채널 반도체성 층, 및 반도체성 층으로부터 게이트 전극을 분리하는 전기 절연성 게이트 유전층으로 구성된다.
알려진 TFT의 성능을 향상시키는 것이 바람직하다. 성능은 최소 3가지 특성; 즉 이동도(mobility), 전류 온/오프 비율 및 문턱 전압에 의해 측정될 수 있다. 이동도는 ㎠/V·초 단위로 측정되고; 보다 높은 이동도가 요망된다. 보다 높은 전류 온/오프 비율이 요망된다. 문턱 전압은 전류가 흐르도록 하기 위해 게이트 전극에 적용되는데 필요로 하는 비아스(bias) 전압과 관련있다. 일반적으로, 가능한 영(0)에 가까운 문턱 전압이 요망된다.
본 발명은 다양한 구현예에 있어서, 박막 트랜지스터의 반도체성 층에 사용하기 적합한 반도체성 폴리머에 관한 것이다.
상기 반도체성 폴리머는 식 (Ⅰ) 및 식 (Ⅱ)로 이루어진 군으로부터 선택된다:
Figure 112009049716178-PAT00002
상기 식에서,
R1 및 R2는 독립적으로 수소, 알킬, 치환된 알킬, 아릴, 치환된 아릴 및 헤테로아릴로부터 선택되고;
X 및 Y는 독립적으로 콘쥬게이트된 2가 모이어티(moiety)이며;
a 및 b는 독립적으로 0 내지 약 10의 정수이고;
n은 2 내지 약 5,000의 정수이다.
X 및 Y는 독립적으로 다음의 식 및 이들의 조합으로부터 선택되는 모이어티를 포함할 수 있다:
Figure 112009049716178-PAT00003
상기 식에서, R3은 독립적으로 수소, 알킬, 치환된 알킬, 아릴, 치환된 아릴 및 헤테로아릴로부터 선택된다.
상기 반도체성 폴리머는 식 (Ⅰ-a) 내지 식 (Ⅰ-h)로부터 선택될 수 있다:
Figure 112009049716178-PAT00004
상기 식에서,
R1 및 R3은 독립적으로 알킬, 치환된 알킬, 아릴, 치환된 아릴 및 헤테로아릴로부터 선택된다.
상기 반도체성 폴리머는 식 (Ⅱ-a) 내지 식 (Ⅱ-v) 중 하나로부터 선택될 수 있다:
Figure 112009049716178-PAT00005
Figure 112009049716178-PAT00006
Figure 112009049716178-PAT00007
상기 식에서,
R1, R2 및 R3은 독립적으로 알킬, 치환된 알킬, 아릴, 치환된 아릴 및 헤테로아릴로부터 선택된다. 특정 구현에에서, R1, R2 및 R3은 독립적으로 C1-C20 알킬이다.
상기 헤테로아릴기는 티에닐, 푸라닐, 피리디닐, 옥사조일, 피로일, 트리아지닐, 이미다조일, 피리미디닐, 피라지닐, 옥사디아조일, 피라조일, 트리아조일, 티아조일, 티아디아조일, 퀴놀리닐, 퀴나졸리닐, 나프티리디닐 및 카르바조일로부 터 선택될 수 있고, 상기 헤테로아릴은 알킬, 아릴, 0 내지 약 36개의 탄소 원자를 갖는 헤테로 원자 함유기 또는 할로겐으로 치환될 수 있다.
다른 구현예에 있어서, 상기 반도체성 폴리머는 식 (Ⅰ) 또는 식 (Ⅱ)이다:
Figure 112009049716178-PAT00008
상기 식에서,
R1 및 R2는 독립적으로 수소, 알킬, 치환된 알킬, 아릴, 치환된 아릴 및 헤테로아릴로부터 선택되고;
각각의 X 및 Y 모이어티는 독립적으로 다음의 식들로부터 선택되며 (이때, R3은 독립적으로 수소, 알킬, 치환된 알킬, 아릴, 치환된 아릴 및 헤테로아릴로부터 선택됨)
Figure 112009049716178-PAT00009
;
a 및 b는 독립적으로 0 내지 약 10의 정수이고;
n은 2 내지 약 5,000의 정수이다.
구현예에서는 또한 식 (Ⅱ-j)의 반도체성 폴리머를 제조하는 방법이 개시된 다:
Figure 112009049716178-PAT00010
상기 식에서,
R3은 독립적으로 수소, 알킬, 치환된 알킬, 아릴, 치환된 아릴 및 헤테로아릴로부터 선택되고,
상기 방법은
5,5'-디포르밀-4,4'-디(R3)티오-2,2'-비티오펜을 합성하는 단계; 및
5,5'-디포르밀-4,4'-디(R3)티오-2,2'-비티오펜과 히드라진을 중합하여 폴리머 Ⅱ-j을 형성하는 단계를 포함한다.
추가의 구현예에는 또한 반도체성 층 및/또는 상기 방법에 의해 제조된 박막 트랜지스터가 포함된다. 상기 트랜지스터는 0.01㎠/V·초 이상의 이동도 및/또는 104 이상의 전류 온/오프 비율을 가질 수 있다.
본 발명의 예시적인 구현예들의 상기 특성 및 다른 비제한적 특성은 하기에 좀더 자세히 기재된다.
본 명세서에 개시된 구성 요소, 방법 및 장치에 대한 좀더 완벽한 이해는 첨부 도면을 참조함으로써 달성될 수 있다. 이들 도면은 본 발명을 증명함에 있어서의 편의성 및 용이성에 근거한 도식적 표현으로서, 이에 따라 장치 또는 이의 구성 요소의 상대적 크기 및 치수를 나타내거나, 및/또는 예시적 구현예의 범위를 한정하거나 제한하고자 할 의도는 없다.
명확성을 위해 특정 용어가 다음의 기재에서 사용되기는 하나, 이들 용어는 도면 설명을 위해 선택된 구현예의 특정 구조만을 나타내고자 하는 것일 뿐, 본 발명의 범위를 한정하거나 제한하고자 할 의도는 없다. 도면 및 아래의 다음 기재에서, 같은 수로 나타낸 것은 같은 기능의 구성 요소를 나타내는 것으로 이해되어야 한다.
본 발명은 아래에 추가로 개시된 바와 같이, 식 (Ⅰ) 또는 식 (Ⅱ)의 반도체성 폴리머에 관한 것이다. 상기 반도체성 폴리머는 특히, 박막 트랜지스터 또는 유기 박막 트랜지스터(OTFT)의 반도체성 층에 사용하기 적합하다. 상기 트랜지스터는 많은 상이한 배열(configuration)을 가질 수 있다.
도 1은 제 1 OTFT 구현예 또는 배열을 도시한다. OTFT(10)는 게이트 전극(30) 및 유전층(40)과 접촉하는 기판(20)을 포함한다. 여기서 게이트 전극(30)은 기판(20) 내에 있는 것으로 그려졌지만, 반드시 그렇지는 않다. 그러나, 유전층(40)이 소오스 전극(50), 드레인 전극(60) 및 반도체성 층(70)으로부터 게이트 전극(30)을 분리시킨다는 것은 약간 중요하다. 소오스 전극(50)은 반도체성 층(70)과 접촉한다. 드레인 전극(60)도 반도체성 층(70)과 접촉한다. 반도체성 층(70)은 소오스 전극(50)과 드레인 전극(60)의 사이 및 그 위를 지나간다. 선택적 계면층(80)은 유전층(40)과 반도체성 층(70)의 사이에 위치한다.
도 2는 제 2 OTFT 구현예 또는 배열을 도시한다. OTFT(10)는 게이트 전극(30) 및 유전층(40)과 접촉하는 기판(20)을 포함한다. 반도체성 층(70)은 유전층(40)의 위쪽이나 상부에 위치하여, 소오스 전극(50) 및 드레인 전극(60)으로부터 유전층(40)을 분리시킨다. 선택적 계면층(80)은 유전층(40)과 반도체성 층(70)의 사이에 위치한다.
도 3은 제 3 OTFT 구현예 또는 배열을 도시한다. OTFT(10)는 게이트 전극으로도 작용하고 유전층(40)과 접촉하는 기판(20)을 포함한다. 반도체성 층(70)은 유전층(40)의 위쪽이나 상부에 위치하여, 소오스 전극(50) 및 드레인 전극(60)으로부터 유전층(40)을 분리시킨다. 선택적 계면층(80)은 유전층(40)과 반도체성 층(70)의 사이에 위치한다.
도 4는 제 4 OTFT 구현예 또는 배열을 도시한다. OTFT(10)는 소오스 전극(50), 드레인 전극(60) 및 반도체성 층(70)과 접촉하는 기판(20)을 포함한다. 반도체성 층(70)은 소오스 전극(50)과 드레인 전극(60)의 사이 및 그 위를 지나간다. 유전층(40)은 반도체성 층(70)의 상부에 위치한다. 게이트 전극(30)은 유전층(40)의 상부에 있고, 반도체성 층(70)과는 접촉하지 않는다. 선택적 계면층(80)은 유전층(40)과 반도체성 층(70) 사이에 위치한다.
상기 반도체성 폴리머는 식 (Ⅰ) 및 식 (Ⅱ)로 이루어진 군으로부터 선택된다:
Figure 112009049716178-PAT00011
상기 식에서,
R1 및 R2는 독립적으로 수소, 알킬, 치환된 알킬, 아릴, 치환된 아릴 및 헤테로아릴로부터 선택되고;
X 및 Y는 독립적으로 콘쥬게이트된 2가 모이어티이며;
a 및 b는 독립적으로 0 내지 약 10의 정수이고;
n은 2 내지 약 5,000의 정수이다.
일반적으로, 상기 알킬기는 1개 내지 약 20개의 탄소 원자를 함유하고, 상기 아릴기는 약 2개 내지 약 20개의 탄소 원자를 함유한다. 어떤 구현예에 있어서, 식 (Ⅰ)에 대해 a > 0 또는 식 (Ⅱ)에 대해 (a+b) > 0이다. 다른 구현예에 있어서, a는 1 내지 6이다. 식 (Ⅱ)의 특정 구현예에 있어서, a는 0이다. 식 (Ⅱ)의 다른 구현예에 있어서, a는 0 또는 1이고; b는 1 내지 6이다. 어떤 구현예에 있어서, R1 및 R2는 둘다 수소이고, 반면 다른 구현예에서는 R1 및 R2가 독립적으로 C1-C20 알킬이다.
각각의 X 및 Y 모이어티는 다음의 식들 및 이들의 조합으로부터 선택될 수 있다:
Figure 112009049716178-PAT00012
상기 식에서,
R3은 독립적으로 수소, 알킬, 치환된 알킬, 아릴, 치환된 아릴 및 헤테로아릴로부터 선택된다. 특정 구현예에 있어서, R3은 C1-C20 알킬과 같은 알킬이다. X 및 Y는 단순히 모이어티의 존재를 나타내는 것인 반면, a 및 b는 모이어티의 개수를 나타내는 것임을 주목해야 한다. 달리 말하면, 본 명세서에서 추가로 나타내는 바와 같이, X 및 Y 모이어티는 서로 상이할 수 있다. 또한, a가 1보다 크면, 예를 들어 X 모이어티 그 자체는 서로 상이할 수 있다.
다른 구현예에 있어서, X 및 Y는 다음의 것들 중 하나이다:
Figure 112009049716178-PAT00013
구현예에 있어서, 상기 반도체성 폴리머는 식 (Ⅰ-a) 내지 식 (Ⅰ-h)로부터 선택될 수 있다:
Figure 112009049716178-PAT00014
Figure 112009049716178-PAT00015
상기 식에서, R1 및 R3은 독립적으로 알킬, 치환된 알킬, 아릴, 치환된 아릴 및 헤테로아릴로부터 선택된다. R1 및 R3은 독립적으로 C1-C20 알킬로부터 선택될 수 있다.
X 및 Y의 의미에 관하여, 식 (Ⅰ-e)에서 a=2이다. X 모이어티 둘다 동일하지만(하나의 측쇄를 가지는 티오펜), R3 측쇄는 하나의 티오펜 상의 3번 탄소에 있고, 다른 티오펜 상의 4번 탄소에 있다. 식 (Ⅰ-f)에서 a=4이다. 2개의 X 모이어티는 비치환된 티오펜이고, 다른 2개의 X 모이어티는 하나의 측쇄를 가지는 티오펜이다. 다시, R3 측쇄는 하나의 티오펜 상의 3번 탄소에 있고, 다른 티오펜 상의 4번 탄소에 있다.
다른 구현예에 있어서, 상기 반도체성 재료는 식 (Ⅱ-a) 내지 식 (Ⅱ-v) 중 하나로부터 선택된다:
Figure 112009049716178-PAT00016
Figure 112009049716178-PAT00017
Figure 112009049716178-PAT00018
상기 식에서, R1, R2 및 R3은 독립적으로 알킬, 치환된 알킬, 아릴, 치환된 아릴 및 헤테로아릴로부터 선택된다. 특정 구현예에 있어서, R1, R2 및 R3은 독립적으로 C1-C20 알킬로부터 선택될 수 있다. 바람직하게는, 상기 반도체성 폴리머는 식 (Ⅱ-j)이다.
식 (Ⅰ) 및 식 (Ⅱ)의 R1, R2 또는 R3이 헤테로아릴인 경우, 상기 헤테로아릴은 티에닐, 푸라닐, 피리디닐, 옥사조일, 피로일, 트라아지닐, 이미다조일, 피리미 디닐, 피라지닐, 옥사디아조일, 피라조일, 트리아조일, 티아조일, 티아디아조일, 퀴놀리닐, 퀴나졸리닐, 나프티리디닐 및 카르바조일부터 선택될 수 있다. 상기 헤테로아릴기는 알킬, 아릴, 0 내지 약 36개의 탄소 원자를 가지는 헤테로 원자 함유기 또는 할로겐으로 치환될 수 있다.
식 (Ⅰ) 또는 식 (Ⅱ)의 어떤 구현예에 있어서, 각각의 X 및 Y 모이어티는 독립적으로 다음의 식으로부터 선택된다:
Figure 112009049716178-PAT00019
상기 식에서, R3은 독립적으로 수소, 알킬, 치환된 알킬, 아릴, 치환된 아릴 및 헤테로아릴로부터 선택된다. 이들 구현예는 또한 식 (Ⅰ-a) 내지 식 (Ⅰ-h) 및 식 (Ⅱ-a) 내지 식 (Ⅱ-v)를 포함한다.
식 (Ⅰ) 또는 식 (Ⅱ)의 반도체성 폴리머는 임의의 적합한 합성 접근법에 의해 형성될 수 있다. 예를 들어, 도식 1에 설명된 바와 같이, 포르밀 또는 카르보닐기는 아미노기와 반응하여 폴리머 (Ⅰ) 및 (Ⅱ)를 형성할 수 있다.
도식 1. 폴리머 (Ⅰ) 및 (Ⅱ)의 예시적인 합성
Figure 112009049716178-PAT00020
상기 식에서,
R1 및 R2는 독립적으로 수소, 알킬, 치환된 알킬, 아릴, 치환된 아릴 및 헤테로아릴로부터 선택되고;
X 및 Y는 독립적으로 콘쥬게이트된 2가 모이어티이며;
a 및 b는 독립적으로 0 내지 약 10의 정수이고;
n은 2 내지 약 5,000의 정수이다.
원한다면, 상기 반도체성 층은 추가로 다른 유기 반도체 재료를 포함할 수 있다. 다른 유기 반도체 재료의 예는 제한되는 것은 아니지만, 안트라센, 테트라센, 펜타센 및 이들의 치환 유도체와 같은 아센, 페릴렌, 풀러렌, 올리고티오펜, 트리아릴아민 폴리머, 폴리인돌로카르바졸, 폴리카르바졸, 폴리아센, 폴리플루오렌, 폴리티오펜 및 이들의 치환 유도체와 같은 다른 반도체성 폴리머, 구리 프탈로시아닌 또는 아연 프탈로시아닌 및 이들의 치환된 유도체와 같은 프탈로시아닌을 포함한다.
상기 반도체성 층은 약 5㎚ 내지 약 1000㎚ 두께이고, 바람직하게는 약 10㎚ 내지 약 100㎚ 두께이다. 상기 반도체성 층은 임의의 적합한 방법에 의해 형성될 수 있다. 그러나, 상기 반도체성 층은 일반적으로 분산물 또는 용액과 같은 액체 조성물로부터 형성된 후, 트랜지스터의 기판 상에 증착된다. 예시적인 증착 방법은 스핀 코팅, 딥 코팅, 블레이드 코팅, 로드(rod) 코팅, 스크린 프린팅, 스탬핑, 잉크젯 프린팅 등과 같은 액체 증착 및 종래에 알려진 다른 통상적 공정을 포함한다.
상기 기판은 제한되는 것은 아니지만 실리콘, 유리 플레이트, 플라스틱 필름 또는 시트를 포함하는 재료로 이루어질 수 있다. 구조적으로 유연한 장치용으로는, 예를 들어, 폴리에스테르, 폴리카보네이트, 폴리이미드 시트 등과 같은 플라스틱 기판이 사용될 수 있다. 상기 기판의 두께는 약 10㎛ 내지 10㎜ 이상이 될 수 있는데, 특히 유연한 플라스틱 기판의 경우 예시적인 두께는 약 50㎛ 내지 약 5㎜이고, 유리 또는 실리콘과 같은 견고한 기판의 경우 약 0.5㎜ 내지 약 10㎜이다.
상기 게이트 전극은 전기 도전성 재료로 이루어진다. 게이트 전극은 금속 박막, 도전성 폴리머막, 도전성 잉크 또는 페이스트로 만들어진 도전성 막 또는 기판 그 자체, 예를 들어 고농도 도프트 실리콘(heavily doped silicon)이 될 수 있다. 게이트 전극 재료의 예는 한정되는 것은 아니지만, 알루미늄, 금, 은, 크롬, 인듐 주석 옥사이드, 폴리스티렌 술포네이트-도프트 폴리(3,4-에틸렌디옥시티오펜)(PSS-PEDOT)와 같은 도전성 폴리머 및 카본블랙/흑연 또는 은 콜로이드를 포함하는 도전성 잉크/페이스트를 포함한다. 상기 게이트 전극은 진공 증발(vacuum evaporation), 금속 또는 도전성 금속 옥사이드의 스퍼터링, 통상적인 리소그래피 및 에칭, 화학적 증기 증착, 스핀 코팅, 캐스팅 또는 프린팅, 또는 기타 증착 공정 에 의해 제조될 수 있다. 상기 게이트 전극의 두께는 금속막의 경우 약 10㎚ 내지 약 500㎚의 범위이고, 도전성 폴리머의 경우 약 0.5㎛ 내지 약 10㎛의 범위이다.
상기 유전층은 일반적으로 무기 재료막, 유기 폴리머막 또는 유기-무기 복합막이 될 수 있다. 유전층으로서 적합한 무기 재료의 예는 실리콘 옥사이드, 실리콘 나이트라이드, 알루미늄 옥사이드, 바륨 티타네이트, 바륨 지르코늄 티타네이트 등을 포함한다. 적합한 유기 폴리머의 예는 폴리에스테르, 폴리카보네이트, 폴리(비닐 페놀), 폴리이미드, 폴리스티렌, 폴리메타크릴레이트, 폴리아크릴레이트, 에폭시 수지 등을 포함한다. 유전층의 두께는 사용되는 재료의 유전 상수에 따라 달라지는데, 예를 들어 약 10㎚ 내지 약 500㎚일 수 있다. 상기 유전층은 예를 들어 센티미터 당 약 10-12지멘스(S/㎝) 이하의 전도도를 가질 수 있다. 상기 유전층은 게이트 전극을 형성함에 있어 개시된 공정들을 포함하는 종래에 알려진 통상적인 공정들을 이용하여 형성된다.
원한다면, 상기 계면층은 유전층과 반도체성 층 사이에 위치될 수 있다. 유기박막 트랜지스터에서의 전하 수송이 이들 2층의 계면에서 일어나기 때문에, 계면층은 TFT의 특성에 영향을 줄 수 있다. 예시적인 계면층은 2008년 4월 11일자 미국 특허 출원 제12/101,942호에 개시된 것과 같이, 실란으로부터 형성될 수 있다.
소오스 및 드레인 전극으로서 사용하기 적합한 전형적인 재료는 금, 은, 니켈, 알루미늄, 백금, 도전성 폴리머 및 도전성 잉크와 같은 게이트 전극 재료인 것들을 포함한다. 특정 구현예에 있어서, 상기 전극 재료는 반도체에 낮은 콘택 저항 을 제공한다. 전형적인 두께는 대략 예를 들어, 약 40㎚ 내지 약 1㎛이고, 보다 특정한 두께는 약 100㎚ 내지 약 400㎚이다. 본 발명의 OTFT 장치는 반도체 채널을 함유한다. 상기 반도체 채널 너비는 예를 들어 약 5㎛ 내지 약 5㎜이고, 보다 특정한 채널 너비는 약 100㎛ 내지 약 1㎜일 수 있다. 상기 반도체 채널 길이는 예를 들어 약 1㎛ 내지 약 1㎜이고, 보다 특정한 채널 길이는 약 5㎛ 내지 약 100㎛일 수 있다.
예를 들어, 약 +10볼트 내지 약 -80볼트의 전압이 상기 게이트 전극에 적용되었을 때, 상기 소오스 전극은 접지되어 예를 들어, 약 0볼트 내지 약 80볼트의 비아스 전압을 상기 드레인 전극에 적용함으로써 반도체 채널을 가로질러 수송된 전하 운반체(charge carrier)를 모은다. 상기 전극들은 종래에 알려진 통상적인 공정을 이용하여 형성 또는 증착될 수 있다.
원한다면, 배리어층이 TFT 상부에도 증착됨으로써, TFT의 전기적 특성을 열화시킬 수 있는 빛, 산소 및 습기 등과 같은 환경적 조건으로부터 TFT를 보호할 수 있다. 상기 배리어층은 종래에 알려진 것으로, 단순히 폴리머로 구성될 수 있다.
OTFT의 다양한 구성 요소는 도면에 도시된 바와 같이 임의의 순서로 기판 상(upon)에 증착될 수 있다. "기판 상"이란 용어는 각 구성 요소가 직접 기판에 접촉할 것을 요구하는 것으로 파악되어서는 안 된다. 상기 용어는 기판에 관하여 구성 요소의 위치를 설명하는 것으로 파악되어야 한다. 그러나, 일반적으로 게이트 전극 및 반도체성 층은 둘다 유전층과 접촉하여야 한다. 아울러, 소오스 전극 및 드레인 전극은 둘다 반도체성 층과 접촉하여야 한다. 본 발명의 방법에 의해 형성 된 반도체성 폴리머는 유기 박막 트랜지스터의 임의의 적절한 구성 요소 위로 증착되어 상기 트랜지스터의 반도체성 층을 형성할 수 있다.
구현예에 있어서, 결과물인 트랜지스터는 0.001㎠/V·초 이상의 이동도를 가질 수 있다. 어떤 구현예에 있어서, 상기 이동도는 0.01㎠/V·초 이상이다.
다음의 실시예는 본 발명의 방법에 따라 만들어진 OTFT를 설명한다. 본 실시예는 본 명세서에 설명된 재료, 조건 또는 파라미터에 관하여 본 발명을 설명하는 것일 뿐, 본 발명을 제한하고자 하는 것은 아니다. 모든 부(part)는 달리 지적이 없다면 중량%이다.
실시예
폴리(1,2-비스((3-도데실-5-메틸티오펜-2-일)메틸렌)히드라진)
식 (Ⅱ-j)의 폴리(1,2-비스((3-도데실-5-메틸티오펜-2-일)메틸렌)히드라진의 합성은 도식 2에 약술한다.
도식 2.
Figure 112009049716178-PAT00021
5,5'-디포르밀-4,4'-디도데실티오-2,2'-비티오펜 2의 합성
아르곤 분위기 하에서, n-부틸리튬의 헥산 용액(18.65mmol, 7.46mL, 2.5M)을 건조한 헥산(100mL) 내의 N,N,N',N'-테트라메틸에틸렌디아민(TMEDA)(18.65mmol) 및 고체인 3,4'-디도데실티오펜 1(9.33mmol)의 혼합물에 10분 이상 첨가했다. 상기 고체가 용해되어 노란색의 투명 용액으로 된 다음, 옅은 노란색 침전물이 형성되었다. 40mL의 헥산을 추가로 첨가하였다. 상기 혼합물을 환류하에 30분 동안 교반한 다음, -78℃로 냉각했다. 과량의 건조한 N,N-디메틸포름아미드(DMF)(32mmol)를 아르곤 하에서 5분 이상 적하하며 첨가하였다. 상기 혼합물은 즉시 노랗게 되었다. 상기 반응 혼합물이 실온에 도달하도록 두고(밤새도록), 얻어진 용액을 격렬한 교반 하에 3.7% 수성의 HCl 용액(400mL)에 붓고 0℃ 이하에서 유지시켰다. 탄산수소나트륨으로 중화시킨 후, 에테르로 유기층을 여러번 추출하고 황산나트륨으로 건조시켰다. 상기 고체를 먼저 프로판올, 그 후 헵탄을 이용하여 결정화시켰다.
수율: 4.35g (83.5%)
식 (Ⅱ-j)의 합성
히드라진(52.67㎎, 1.052mmol) 및 5,5'-디포르밀-4,4'-디도데실티오-2,2'-비티오펜 2(0.5881g, 1.052mmol)을 에탄올(20mL) 및 클로로포름(10mL) 내에서 혼합했다. 상기 혼합물을 환류하에 24시간 가열한 다음, 실온으로 냉각하고 메탄올(200mL)에 부었다. 여과 후, 상기 고체를 수성의 탄산수소나트륨 용액 내에서 교반한 다음, 여과했다. 상기 고체는 헥산을 이용하여 속실렛 추출에 의해 24시간 동안 정제한 다음, 톨루엔으로 용해했다. 용액을 제거하여 어두운 자주색의 금속성 플레이크인 식 (Ⅱ-j)을 생성했다.
수율: 0.21g(36%)
DSC: 녹는점: 170℃; 211℃
GPC: Mw/Mn = 45066/21349 = 2.11
OTFT 제조 및 특징 부여(characterization)
도 3에 도식적으로 설명된 바와 같이 탑-콘택트 박막 트랜지스터는 시험 장치 구조용으로 사용하였다. 상기 시험 장치는 그 위에 약 200㎚의 두께의 열적으로 성장된 실리콘 옥사이드층을 갖는 n-도프트 실리콘 웨이퍼 위에 만들어지고, 캐패시터 미터로 측정된 바와 같이, 약 15nF/㎠(나노패럿/제곱센티미터)의 전기 용량을 가졌다. 상기 웨이퍼는 게이트 전극으로서 기능한 반면, 상기 실리콘 옥사이드층은 게이트 유전체로서의 역할을 했다. 상기 실리콘 웨이퍼를 먼저 이소프로판올, 아르곤 플라즈마, 이소프로판올 및 건조된 공기로 세정한 다음, 60℃에서 20분 동안 톨루엔 내 0.1M의 옥틸트리클로로실란(OTS-8) 용액 내에 침지하였다. 이어서, 상기 웨이퍼를 톨루엔, 이소프로판올 및 건조된 공기로 세정하였다. 디클로로벤젠 내에 용해된 폴리머 (Ⅱ-j)의 용액(0.5중량%)을 먼저 1.0㎛ 시린지 필터를 통해 여과한 다음, 실온에서 120초 동안 1000rpm으로 OTS-8로 처리된 실리콘 웨이퍼 상에 스핀 코팅했다. 이는 실리콘 웨이퍼 상에 20-50㎚의 두께를 갖는 반도체성 층이 형성되는 결과를 낳았고, 그런 다음 진공 오븐에서 80℃에서 5-10시간 동안 건조시켰다. 이어서, 약 50㎚ 두께의 금 소오스 및 드레인 전극을 다양한 채널 길이 및 너비를 갖는 쉐도우 마스크를 통해 진공 증착에 의해 반도체성 층의 상부에 증착하였고, 그 결과 다양한 치수의 일련의 트랜지스터를 만들었다. 상기 장치를 평가하기 전에 140℃에서 10-15분 동안 어닐(anneal)하였다.
트랜지스터의 성능 평가는 키슬리(Keithley) 4200 SCS 반도체 특징 부여 시 스템을 이용하여 주위 조건 하에서 블랙 박스(즉, 주위 빛을 없앤 닫힌 박스) 내에서 수행했다. 운반체 이동도인 μ는 방정식 (1)에 따라 포화 체제(saturated regime)(게이트 전압, VG < 소오스-드레인 전압, VSD)에서의 데이터로부터 계산했다.
ISD = Ciμ(W/2L)(VG-VT)2 (1)
상기 식에서, ISD는 포화 체제에서 드레인 전류이고, W 및 L은 각각 반도체 채널 너비 및 길이이며, Ci는 게이트 유전층의 단위 면적당 전기 용량이고, VG 및 VT는 각각 게이트 전압 및 문턱 전압이다. 장치의 VT는 측정된 데이터를 ISD = 0으로 외삽함으로써 포화 체제에서 ISD의 제곱근과, 장치의 VG 사이의 관계로부터 결정하였다.
상기 장치의 이동(transfer) 및 출력 특징은 상기 화합물이 p-타입 반도체임을 보여줬다. W = 5,000㎛ 및 L = 90㎛의 치수를 갖는 트랜지스터를 이용하여, 최소 5개의 트랜지스터로부터 다음의 평균 특성을 얻었다.
이동도: 0.03㎠/V·초
온/오프 비율: 106
상기 OTFT 장치를 제조하고, 주위 조건 하에서 전부 측정하였는데, 상기 타입의 폴리머가 뛰어난 공기 안정성이 있음을 나타냈다.
도 1은 본 발명의 TFT의 제 1 예시 구현예이다.
도 2는 본 발명의 TFT의 제 2 예시 구현예이다.
도 3은 본 발명의 TFT의 제 3 예시 구현예이다.
도 4는 본 발명의 TFT의 제 4 예시 구현예이다.

Claims (3)

  1. 식 (Ⅰ) 및 식 (Ⅱ)로 이루어진 군으로부터 선택되는 반도체성 폴리머:
    Figure 112009049716178-PAT00022
    상기 식에서,
    R1 및 R2는 독립적으로 수소, 알킬, 치환된 알킬, 아릴, 치환된 아릴 및 헤테로아릴로부터 선택되고;
    X 및 Y는 독립적으로 콘쥬게이트된 2가 모이어티(moiety)이며;
    a 및 b는 독립적으로 0 내지 약 10의 정수이고;
    n은 2 내지 약 5,000의 정수이다.
  2. 식 (Ⅰ) 및 식 (Ⅱ)로 이루어진 군으로부터 선택되는 반도체성 폴리머:
    Figure 112009049716178-PAT00023
    상기 식에서,
    R1 및 R2는 독립적으로 수소, 알킬, 치환된 알킬, 아릴, 치환된 아릴 및 헤 테로아릴로부터 선택되고;
    각각의 X 및 Y 모이어티는 독립적으로 다음의 식들로부터 선택되며 (이때, R3은 독립적으로 수소, 알킬, 치환된 알킬, 아릴, 치환된 아릴 및 헤테로아릴로부터 선택됨)
    Figure 112009049716178-PAT00024
    ;
    a 및 b는 독립적으로 0 내지 약 10의 정수이고;
    n은 2 내지 약 5,000의 정수이다.
  3. 식 (Ⅱ-j)의 반도체성 폴리머 제조 방법으로서:
    Figure 112009049716178-PAT00025
    상기 식에서,
    R3은 독립적으로 알킬, 치환된 알킬, 아릴, 치환된 아릴 및 헤테로아릴로부터 선택되고;
    상기 방법은
    5,5'-디포르밀-4,4'-디(R3)티오-2,2'-비티오펜을 합성하는 단계; 및
    5,5'-디포르밀-4,4'-디(R3)티오-2,2'-비티오펜과 히드라진을 중합하여 폴리머 Ⅱ-j을 형성하는 단계를 포함하는 반도체성 폴리머 제조 방법.
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