KR101876657B1 - 게이트 사이드 팬아웃 영역 회로구조 - Google Patents

게이트 사이드 팬아웃 영역 회로구조 Download PDF

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Abstract

본 발명의 게이트 사이드 팬아웃 영역 회로구조는, 게이트가 제 1입력단(A)에 연결되고, 드레인과 소스가 각각 제 2입력단(B)과 제Ｎ단계 게이트 스캔라인(N)에 연결되는 제 1트랜지스터(T1); 제 1단자(1)가 제 1입력단(A)에 연결되고, 제 2단자(2)가 제 2입력단(B)에 연결되며, 제 3단자(3)가 제 N+1단계 게이트 스캔라인(N+1)에 연결되는 제 1회로모듈; 제 1단자(1)와 제 2단자(2)가 제 2입력단(B)에 연결되고, 제 3단자(3)가 제 N단계 게이트 스캔라인(N)에 연결되는 제 2회로모듈; 제 1단자(1)와 제 2단자(2)가 상기 제 2입력단(B)에 연결되고, 제 3단자(3)가 상기 제 N+1단계 게이트 스캔라인(N+1)에 연결되는 제 3회로모듈; 을 포함하고; 주기적 사각파는 상기 제 1입력단(A)으로부터 입력되고, 게이트 스캔신호는 상기 제 2입력단(B)으로부터 입력된다. 상기 회로구조는 G-COF칩 원가를 대폭적으로 낮출 수 있다.

Description

게이트 사이드 팬아웃 영역 회로구조{CIRCUIT STRUCTURE IN GATE SIDE FAN-OUT REGION}
본 발명은 액정디스플레이 기술에 관한 것으로서, 특히 게이트 사이드 팬아웃 영역 회로구조에 관한 것이다.
TFT-LCD(Thin Film Transistor Liquid Crystal Display, 박막트랜지스터 액정 디스플레이)는 현재 평판 디스플레이의 주요한 제품중의 하나로서, 현대 IT, 비디오 제품 중에서 중요한 디스플레이 플랫폼으로 작용하고 있다. TFT-LCD는 박막트랜지스터(thin-film transistor, TFT)와 같은 능동소자를 사용하여 각 화소유닛의 온/오프를 제어하고, 영상신호에 의해 액정재질이 광선에 대한 투과율을 제어하여 영상이 디스플레이 되도록 한다. 액정디스플레이에는 화소 어레이를 포함하는 디스플레이 패널 및 액정디스플레이 패널을 구동하기 위한 구동회로가 설치되어 있다. 디스플레이 패널에는 복수의 평행된 데이터라인과 스캔라인이 설치되어 있고, 데이터라인과 스캔라인은 서로 수직되게 교차되며, 교차된 부위에는 화소유닛 및 화소유닛을 제어하는 박막트랜지스터 스위치가 설치되어 있다. 구동회로는 데이터와 관련된 디스플레이 영상의 신호를 제공하는 소스 드라이버와, 스캔라인을 온 또는 오프하는 박막트랜지스터의 신호를 제공하는 게이트 드라이버를 포함한다.
도 1에 도시된 바와 같이, 이는 종래기술에서의 TFT-LCD구동구조의 예시도이고, 종래의 TFT-LCD의 주요 구동원리는 다음과 같다. 시스템 메인보드는 R/G/B압축신호, 제어신호 및 동력을 라인에 의해 PCB판(1)상의 커넥터(connector)와 연결시키고, PCB판은 S-COF 칩(Source-Chip on Film, 소스-칩 온 필름)(2)과 G-COF (Gate-Chip on Film, 게이트-칩 온 필름)칩(3)을 디스플레이 영역(Display Area)(4)에 연결시켜, LCD가 수요되는 전원 및 신호를 얻도록 한다. 내로우 프레임 디자인을 구현하기 위하여, 또한 전자제품이 슬림하고 작으며, 기능이 좋고 속도가 빠른 쪽으로 발전함에 따라, 구동칩 패키지 기술도 나날이 얇고, 작으며, 면적이 작은 추세로 발전하기에, 게이트칩 및 소스칩은 모두 칩 온 필름(Chip on Film, COF)형 패키지 방식을 사용하고 있다. 도 1에 도시된 바와 같이, 팬아웃 영역(Fan Out Area)(5)은 디스플레이 영역(4)신호라인과 구동칩이 연결되는 부분이고, 게이트 신호라인 및 소스 데이터라인은 팬아웃 영역(5)을 통해 S-COF칩(2)과 G-COF 칩(3)에 연결되고, 게이트 구동 칩 G-COF 칩(3) 일측에 위치하는 팬아웃 영역(5)은 게이트 사이드 팬아웃 영역이라 칭할 수 있다.
종래 구조 중에서, 해상도가 mxn인 액정디스플레이장치를 예로 들면, 3m의 소스 데이터라인 및 n개의 게이트 스캔라인을 필요로 한다. 데이터 드라이버와 스캔 드라이버의 채널이 각각 a와 b일 경우, 수요되는 데이터 드라이버와 스캔 드라이버의 개수는 각각 3m/a와 n/b이다. 데이터 드라이버는 스캔 드라이버에 비해 가격대가 높고, 데이터 드라이버의 개수가 많음으로 인해 생산원가가 높아진다. 통상적인 해결방안은, R화소전극, G화소전극 및 B화소전극이 각각 스캔라인 방향에 따라 배열시키는 것이다. 동일한 해상도 mxn인 액정디스플레이장치에 있어서, m개의 데이터라인 및 3n개의 스캔라인을 수요로 하는 바, 이에 대응되게 수요되는 데이터 드라이버와 스캔 드라이버의 개수는 각각 m/a와 3n/b로서, 데이터 드라이버의 개수가 1/3감소되었기에, 어느 정도 원가를 낮출 수는 있으나, 스캔 드라이버의 개수는 원래의 3배로 증가되므로, 이 또한 원가인하에 불리하다.
여하간 액정디스플레이장치 해상도는 게이트 스캔라인 수량과 정비례된다. 액정디스플레이장치 해상도에 대한 시장의 수요가 높아짐에 따라, G-COF 개수를 증가하거나 또는 단일 G-COF의 출력채널(Output Channel) 수량을 증가하여야만 실제적인 응용수요를 만족시킬 수 밖에 없으므로, 제품 원가의 인상과 바인딩(Bonding) 수율의 저하를 초래한다.
본 발명의 목적은 G-COF 칩 원가를 낮출 수 있는 게이트 사이드 팬아웃 영역 회로 디자인 방안을 제공하고자 하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일 측면에 따르면, 본 발명은 게이트 사이드 팬아웃 영역 회로구조를 제공하고, 이는 제 1회로모듈, 제 2회로모듈, 제 3회로모듈 및 제 1트랜지스터를 포함하며;
상기 제 1트랜지스터의 게이트는 제 1입력단에 연결되고, 드레인과 소스는 각각 제 2입력단과 제 N단계 게이트 스캔라인에 연결되며, N은 자연수이고;
상기 제 1회로모듈의 제 1단자는 상기 제 1입력단에 연결되고, 제 2단자는 제 2입력단에 연결되며, 제 3단자는 제 N+1단계 게이트 스캔라인에 연결되며;
상기 제 2회로모듈의 제 1단자와 제 2단자는 상기 제 2입력단에 연결되고, 제 3단자는 상기 제 N단계 게이트 스캔라인에 연결되며;
상기 제 3회로모듈의 제 1단자와 제 2단자는 상기 제 2입력단에 연결되고, 제 3단자는 상기 제 N+1단계 게이트 스캔라인에 연결되며;
주기적 사각파는 상기 제 1입력단으로부터 입력되고, 게이트 스캔신호는 제 2입력단으로부터 입력되며, 상기 주기적 사각파의 주기는 상기 게이트 스캔신호의 프레임 주기의 2배이고;
상기 제 1회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 1진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 차단되고; 상기 제 1회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 2진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 도통되며;
상기 제 2회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 1진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 차단되고; 상기 제 2회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 2진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 도통되며;
상기 제 3회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 1진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 차단되고; 상기 제 3회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 2진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 도통된다.
그중, 상기 제 1트랜지스터(T1)가 NMOS트랜지스터이다.
그중, 상기 제 1회로모듈, 제 2회로모듈 및 제 3회로모듈의 회로구조가 동일하다.
그중, 상기 제 1회로모듈은 제 2 NMOS트랜지스터와 제 3 NMOS트랜지스터를 포함하고; 상기 제 2 NMOS트랜지스터의 게이트는 상기 제 1회로모듈의 제 1단자로 하며, 소스와 드레인은 각각 상기 제 1진폭전압과 제 2진폭전압을 입력하며; 상기 제 3 NMOS트랜지스터의 게이트는 상기 제 1진폭전압을 입력하고, 소스와 드레인은 각각 상기 제 1회로모듈의 제 2단자와 제 3단자로 한다.
그중, 상기 제 2회로모듈은 제 2 NMOS트랜지스터와 제 3 NMOS트랜지스터를 포함하고; 상기 제 2 NMOS트랜지스터의 게이트는 상기 제 2회로모듈의 제 1단자로 하며, 소스와 드레인은 각각 상기 제 1진폭전압과 제 2진폭전압을 입력하며; 상기 제 3 NMOS트랜지스터의 게이트는 상기 제 1진폭전압을 입력하고, 소스와 드레인은 각각 상기 제 2회로모듈의 제 2단자와 제 3단자로 한다.
그중, 상기 제 3회로모듈은 제 2 NMOS트랜지스터와 제 3 NMOS트랜지스터를 포함하고; 상기 제 2 NMOS트랜지스터의 게이트는 상기 제 3회로모듈의 제 1단자로 하고, 소스와 드레인은 각각 상기 제 1진폭전압과 제 2진폭전압을 입력하며; 상기 제 3 NMOS트랜지스터의 게이트는 상기 제 1진폭전압을 입력하고, 소스와 드레인은 각각 상기 제 3회로모듈의 제 2단자와 제 3단자로 한다.
그중, 상기 제 1진폭전압은 바람직하게는 3.3V이다.
그중, 상기 제 2진폭전압은 바람직하게는 -7V이다.
상기 제 1진폭전압 및 제 2진폭전압은 제 1 회로모듈, 제 2 회로모듈 및 제 3 회로모듈의 도통여부를 제어하는 데 사용됨으로써, 그 구체적인 값은 3.3V/-7V에 한정되지 않으며, 기타 적합한 값을 선택할 수 있으며, 종래의 게이트 사이드 회로전압 설계규격에서 선택하는 것이 바람직하다.
그중, 상기 게이트 스캔신호는 G-COF 칩으로부터 온다.
그중, 상기 게이트 스캔신호는 게이트 구동회로로부터 온다.
상기 목적을 달성하기 위하여, 본 발명의 다른 측면에 따르면, 본 발명은 게이트 사이드 팬아웃 영역 회로구조를 제공하고, 이는 제 1회로모듈, 제 2회로모듈, 제 3회로모듈 및 제 1트랜지스터를 포함하며;
상기 제 1트랜지스터의 게이트는 제 1입력단에 연결되고, 드레인과 소스는 각각 제 2입력단과 제 N단계 게이트 스캔라인에 연결되며, N은 자연수이고;
상기 제 1회로모듈의 제 1단자는 상기 제 1입력단에 연결되고, 제 2단자는 상기 제 2입력단에 연결되며, 제 3단자는 제 N+1단계 게이트 스캔라인에 연결되고;
상기 제 2회로모듈의 제 1단자와 제 2단자는 상기 제 2입력단에 연결되고, 제 3단자는 상기 제 N단계 게이트 스캔라인에 연결되며;
상기 제 3회로모듈의 제 1단자와 제 2단자는 상기 제 2입력단에 연결되고, 제 3단자는 상기 제 N+1단계 게이트 스캔라인에 연결되며;
주기적 사각파는 상기 제 1입력단으로부터 입력되고, 게이트 스캔신호는 상기 제 2입력단으로부터 입력되며, 상기 주기적 사각파의 주기는 상기 게이트 스캔신호의 프레임 주기의 2배이고;
상기 제 1회로모듈의 제 1단자의 입력전압은 상기 주기적 사각파의 제 1진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 차단되고; 상기 제 1회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 2진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 도통되며;
상기 제 2회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 1진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 차단되고; 상기 제 2회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 2진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 도통되며;
상기 제 3회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 1진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 차단되고; 상기 제 3회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 2진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 도통되며;
그중, 상기 제 1트랜지스터는 NMOS트랜지스터이고;
그중, 상기 제 1회로모듈, 제 2회로모듈 및 제 3회로모듈의 회로구조는 동일하며;
그중, 상기 제 1회로모듈은 제 2 NMOS트랜지스터와 제 3 NMOS트랜지스터를 포함하고; 상기 제 2 NMOS트랜지스터의 게이트는 상기 제 1회로모듈의 제 1단자로 하고, 소스와 드레인은 각각 상기 제 1진폭전압과 제 2진폭전압을 입력하며; 상기 제 3 NMOS트랜지스터의 게이트는 상기 제 1진폭전압을 입력하고, 소스와 드레인은 각각 상기 제 1회로모듈의 제 2단자와 제 3단자로 하며;
그중, 상기 제 2회로모듈은 제 2 NMOS트랜지스터와 제 3 NMOS트랜지스터를 포함하고; 상기 제 2 NMOS트랜지스터의 게이트는 상기 제 2회로모듈의 제 1단자로 하고, 소스와 드레인은 각각 상기 제 1진폭전압과 제 2진폭전압을 입력하며; 상기 제 3 NMOS트랜지스터의 게이트는 상기 제 1진폭전압을 입력하고, 소스와 드레인은 각각 상기 제 2회로모듈의 제 2단자와 제 3단자로 하며;
그중, 상기 제 3회로모듈은 제 2 NMOS트랜지스터와 제 3 NMOS트랜지스터를 포함하고; 상기 제 2 NMOS트랜지스터의 게이트는 상기 제 3회로모듈의 제 1단자로 하며, 소스와 드레인은 각각 상기 제 1진폭전압과 제 2진폭전압을 입력하고; 상기 제 3 NMOS트랜지스터의 게이트는 상기 제 1진폭전압을 입력하고, 소스와 드레인은 각각 상기 제 3회로모듈의 제 2단자와 제 3단자로 한다.
상기 제 1진폭전압은 3.3V이다.
상기 제 2진폭전압은 -7V이다.
상기 게이트 스캔신호는 G-COF 칩으로부터 온다.
상기 게이트 스캔신호는 게이트 구동회로로부터 온다.
본 발명의 게이트 사이드 팬아웃 영역 회로구조는 G-COF 칩 원가를 대폭적으로 줄일 수 있을 뿐만 아니라, 별도의 설비원가를 증가하지 않아도 되기에, 제품 품질과 제품 경쟁력을 향상시킨다.
이하, 도면과 결합하여, 본 발명의 구체적인 내용에 대해 상세히 설명하여, 본 발명의 기술방안 및 기타 유익한 효과가 자명하도록 한다.
도면 중,
도 1은 종래기술의 TFT-LCD구동구조 예시도이다.
도 2는 본 발명의 바람직한 실시예에 따른 게이트 사이드 팬아웃 영역 회로구조의 회로 원리도이다.
도 3은 상기 바람직한 실시예에서 사용되는 회로모듈의 회로 구조도이다.
도 4는 상기 바람직한 실시예에서 사용되는 주기적 사각파의 파형도이다.
도 2에 도시된 바와 같이, 이는 본 발명의 바람직한 실시예에 따른 게이트 사이드 팬아웃 영역 회로구조의 회로 원리도이다. 상기 바람직한 실시예의 게이트 사이드 팬아웃 영역 회로구조는 주로 제 1회로모듈, 제 2회로모듈, 제 3회로모듈 및 제 1 NMOS트랜지스터(T1)를 포함하고; 상기 바람직한 실시예에서, 제 1트랜지스터(T1)는 NMOS트랜지스터를 사용하는 바, NMOS트랜지스터 기능을 대체할 수 있는 기타 유형의 트랜지스터도 본 발명에서 선택 가능하다는 것을 당업자들은 이해할 것이며;
상기 제 1 NMOS트랜지스터(T1)의 게이트는 제 1입력단(A)에 연결되고, 드레인과 소스는 각각 제 2입력단(B)과 제 N단계 게이트 스캔라인(N)에 연결되며, N은 자연수이고;
상기 제 1회로모듈의 제 1단자(1)는 상기 제 1입력단(A)에 연결되고, 제 2단자(2)는 상기 제 2입력단(B)에 연결되며, 제 3단자(3)는 제 N+1단계 게이트 스캔라인(N+1)에 연결되며;
상기 제 2회로모듈의 제 1단자(1)와 제 2단자(2)는 상기 제 2입력단(B)에 연결되고, 제 3단자(3)는 상기 제 N단계 게이트 스캔라인(N)에 연결되며;
상기 제 3회로모듈의 제 1단자(1)와 제 2단자(2)는 상기 제 2입력단(B)에 연결되고, 제 3단자(3)는 상기 제 N+1단계 게이트 스캔라인(N+1)에 연결되며;
주기적 사각파는 상기 제 1입력단(A)으로부터 입력되고, 게이트 스캔신호는 상기 제 2입력단(B)으로부터 입력되며, 상기 주기적 사각파의 주기는 상기 게이트 스캔신호의 프레임 주기의 2배이며;
상기 제 1회로모듈의 제 1단자(1)의 입력전압은 상기 주기적 사각파의 제 1진폭전압과 같을 경우, 이의 제 2단자(2)와 제 3단자(3) 사이는 차단되고; 상기 제 1회로모듈의 제 1단자(1)의 입력전압이 상기 주기적 사각파의 제 2진폭전압과 같을 경우, 이의 제 2단자(2)와 제 3단자(3) 사이는 도통되며;
상기 제 2회로모듈의 제 1단자(1)의 입력전압이 상기 주기적 사각파의 제 1진폭전압과 같을 경우, 이의 제 2단자(2)와 제 3단자(3) 사이는 차단되고; 상기 제 2회로모듈의 제 1단자(1)의 입력전압이 상기 주기적 사각파의 제 2진폭전압과 같을 경우, 이의 제 2단자(2)와 제 3단자(3) 사이는 도통되며;
상기 제 3회로모듈의 제 1단자(1)의 입력전압이 상기 주기적 사각파의 제 1진폭전압과 같을 경우, 이의 제 2단자(2)와 제 3단자(3) 사이는 차단되고; 상기 제 3회로모듈의 제 1단자(1)의 입력전압이 상기 주기적 사각파의 제 2진폭전압과 같을 경우, 이의 제 2단자(2)와 제 3단자(3) 사이는 도통된다.
이어서, 도 3과 도 4를 결합하여 본 발명을 이해하고자 하면, 도 3은 상기 바람직한 실시예에서 사용되는 회로모듈의 회로 구조도이고, 도 4는 상기 바람직한 실시예에서 사용되는 주기적 사각파의 파형도이다. 여기서, 제 1입력단(A)을 입력한 진폭이 3.3V/-7V인 주기적 사각파인 바, 이의 주기는 게이트 스캔라인 프레임 주기의 2배이다. 제 2입력단(B)을 입력한 것은 실제의G-COF 칩에 의해 출력되는 신호일 수 있고, 게이트 스캔신호를 출력하기 위한 게이트 구동회로에서 오는 유사한 신호일 수도 있다. 본 발명에서 사용되는 제 1회로모듈, 제 2회로모듈 및 제 3회로모듈의 기능은 동일한 바, 모두 제 1단자의 입력전압이 3.3V일 경우, 제 2단자와 제 3단자 사이는 차단되고; 제 1단자의 입력전압이 -7V일 경우, 제 2단자와 제 3단자 사이는 도통된다. 따라서, 회로를 간소화하기 위하여, 상기 실시예 중의 제 1회로모듈, 제 2회로모듈 및 제 3회로모듈은 동일한 회로구조를 사용한다. 각 회로모듈은 제 2 NMOS트랜지스터(T2)와 제 3 NMOS트랜지스터(T3)를 포함하고; 상기 제 2 NMOS트랜지스터(T2)의 게이트는 각 회로모듈의 제 1단자(1)로 하고, 소스와 드레인은 각각 상기 제 1진폭전압과 제 2진폭전압을 입력하며; 상기 제 3 NMOS트랜지스터(T3)의 게이트는 상기 제 1진폭전압을 입력하고, 소스와 드레인은 각 회로모듈의 제 2단자(2)와 제 3단자(3)로 각각 한다. 도 3중의 저항(R)은 NMOS 도통시의 등가저항이다. 이와 유사한 기능을 구현 가능한 기타 회로모듈 역시 본 발명에 적용된다는 것을 당업자들은 이해할 수 있을 것이다.
시스템 작업중에서, 제 2입력단(B)이 고전압으로 출력할 경우, 제 2회로모듈, 제 3회로모듈은 차단되고, 제 1입력단(A)이 3.3V으로 출력할 경우, 제 1회로모듈은 차단되고, 게이트 스캔라인(N)은 고전압으로 출력하며, 게이트 스캔라인(N+1)은 0으로 출력하고; 제 1입력단(A)이 -7V으로 출력할 경우, 제 1회로모듈은 도통되고, 게이트 스캔라인(N)은 0V으로 출력하며, 게이트 스캔라인(N+1)은 고전압으로 출력하고; 제 2입력단(B)이 저전압으로 출력할 경우, 제 2회로모듈, 제 3회로모듈은 도통되고, 게이트 스캔라인(N)과 게이트 스캔라인(N+1)은 모두 저전압으로 출력한다. 즉, 종래의 G-COF 칩의 1 채널을 이용한 출력은 2개의 스캔라인(Scan Line)과 대응될 수 있다.
상술한 바와 같이, 본 발명은 해상도에 대한 시장의 수요가 늘어나는 것과 제품 원가가 지속적으로 인하되어야 하는 모순을 해결하기 위하여, 종래의 G-COF 칩의 디자인을 기반으로, 게이트 사이드 팬아웃 영역에서 복수의 NMOS 사이의 조합회로를 이용하여, 별도의 구조를 증가하여 G-COF 칩의 1 채널을 이용한 출력이 2개의 스캔라인 기능과 대응되도록 구현하였고, G-COF 칩 원가를 대폭적으로 낮추었으며, 별도의 설비 원가를 증가할 필요가 없어 제품 품질과 제품 경쟁력을 향상시킨다.
상술한 바와 같이, 본 발명은 전술한 실시예에 국한하지 않고, 본 발명의 기술 사상이 허용되는 범위 내에서 다양하게 변형하여 실시할 수 있다.

Claims (15)

  1. 제 1회로모듈, 제 2회로모듈, 제 3회로모듈 및 제 1트랜지스터를 포함하되,
    상기 제 1트랜지스터의 게이트는 제 1입력단에 연결되고, 드레인과 소스는 각각 제 2입력단과 제 N단계 게이트 스캔라인에 연결되며, N은 자연수이고;
    상기 제 1회로모듈의 제 1단자는 상기 제 1입력단에 연결되고, 제 2단자는 제 2입력단에 연결되며, 제 3단자는 제 N+1단계 게이트 스캔라인에 연결되며;
    상기 제 2회로모듈의 제 1단자와 제 2단자는 상기 제 2입력단에 연결되고, 제 3단자는 상기 제 N단계 게이트 스캔라인에 연결되며;
    상기 제 3회로모듈의 제 1단자와 제 2단자는 상기 제 2입력단에 연결되고, 제 3단자는 상기 제 N+1단계 게이트 스캔라인에 연결되며;
    주기적 사각파는 상기 제 1입력단으로부터 입력되고, 게이트 스캔신호는 제 2입력단으로부터 입력되며, 상기 주기적 사각파의 주기는 상기 게이트 스캔신호의 프레임 주기의 2배이고;
    상기 제 1회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 1진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 차단되고; 상기 제 1회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 2진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 도통되며;
    상기 제 2회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 1진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 차단되고; 상기 제 2회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 2진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 도통되며;
    상기 제 3회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 1진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 차단되고; 상기 제 3회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 2진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 도통되는 것을 특징으로 하는 게이트 사이드 팬아웃 영역 회로구조.
  2. 제 1 항에 있어서,
    상기 제 1트랜지스터가 NMOS트랜지스터인 것을 특징으로 하는 게이트 사이드 팬아웃 영역 회로구조.
  3. 제 1 항에 있어서,
    상기 제 1회로모듈, 제 2회로모듈 및 제 3회로모듈의 회로구조가 동일한 것을 특징으로 하는 게이트 사이드 팬아웃 영역 회로구조.
  4. 제 1 항에 있어서,
    상기 제 1회로모듈은 제 2 NMOS트랜지스터와 제 3 NMOS트랜지스터를 포함하고; 상기 제 2 NMOS트랜지스터의 게이트는 상기 제 1회로모듈의 제 1단자로 하며, 소스와 드레인은 각각 상기 제 1진폭전압과 제 2진폭전압을 입력하며; 상기 제 3 NMOS트랜지스터의 게이트는 상기 제 1진폭전압을 입력하고, 소스와 드레인은 각각 상기 제 1회로모듈의 제 2단자와 제 3단자로 하는 것을 특징으로 하는 게이트 사이드 팬아웃 영역 회로구조.
  5. 제 1 항에 있어서,
    상기 제 2회로모듈은 제 2 NMOS트랜지스터와 제 3 NMOS트랜지스터를 포함하고; 상기 제 2 NMOS트랜지스터의 게이트는 상기 제 2회로모듈의 제 1단자로 하며, 소스와 드레인은 각각 상기 제 1진폭전압과 제 2진폭전압을 입력하며; 상기 제 3 NMOS트랜지스터의 게이트는 상기 제 1진폭전압을 입력하고, 소스와 드레인은 각각 상기 제 2회로모듈의 제 2단자와 제 3단자로 하는 것을 특징으로 하는 게이트 사이드 팬아웃 영역 회로구조.
  6. 제 1 항에 있어서,
    상기 제 3회로모듈은 제 2 NMOS트랜지스터와 제 3 NMOS트랜지스터를 포함하고; 상기 제 2 NMOS트랜지스터의 게이트는 상기 제 3회로모듈의 제 1단자로 하고, 소스와 드레인은 각각 상기 제 1진폭전압과 제 2진폭전압을 입력하며; 상기 제 3 NMOS트랜지스터의 게이트는 상기 제 1진폭전압을 입력하고, 소스와 드레인은 각각 상기 제 3회로모듈의 제 2단자와 제 3단자로 하는 것을 특징으로 하는 게이트 사이드 팬아웃 영역 회로구조.
  7. 제 1 항에 있어서,
    상기 제 1진폭전압이 3.3V인 것을 특징으로 하는 게이트 사이드 팬아웃 영역 회로구조.
  8. 제 1 항에 있어서,
    상기 제 2진폭전압이 -7V인 것을 특징으로 하는 게이트 사이드 팬아웃 영역 회로구조.
  9. 제 1 항에 있어서,
    상기 게이트 스캔신호가 G-COF 칩으로부터 오는 것을 특징으로 하는 게이트 사이드 팬아웃 영역 회로구조.
  10. 제 1 항에 있어서,
    상기 게이트 스캔신호가 게이트 구동회로로부터 오는 것을 특징으로 하는 게이트 사이드 팬아웃 영역 회로구조.
  11. 제 1회로모듈, 제 2회로모듈, 제 3회로모듈 및 제 1트랜지스터를 포함하되;
    상기 제 1트랜지스터의 게이트는 제 1입력단에 연결되고, 드레인과 소스는 각각 제 2입력단과 제 N단계 게이트 스캔라인에 연결되며, N은 자연수이고;
    상기 제 1회로모듈의 제 1단자는 상기 제 1입력단에 연결되고, 제 2단자는 상기 제 2입력단에 연결되며, 제 3단자는 제 N+1단계 게이트 스캔라인에 연결되고;
    상기 제 2회로모듈의 제 1단자와 제 2단자는 상기 제 2입력단에 연결되고, 제 3단자는 상기 제 N단계 게이트 스캔라인에 연결되며;
    상기 제 3회로모듈의 제 1단자와 제 2단자는 상기 제 2입력단에 연결되고, 제 3단자는 상기 제 N+1단계 게이트 스캔라인에 연결되며;
    주기적 사각파는 상기 제 1입력단으로부터 입력되고, 게이트 스캔신호는 상기 제 2입력단으로부터 입력되며, 상기 주기적 사각파의 주기는 상기 게이트 스캔신호의 프레임 주기의 2배이고;
    상기 제 1회로모듈의 제 1단자의 입력전압은 상기 주기적 사각파의 제 1진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 차단되고; 상기 제 1회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 2진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 도통되며;
    상기 제 2회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 1진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 차단되고; 상기 제 2회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 2진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 도통되며;
    상기 제 3회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 1진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 차단되고; 상기 제 3회로모듈의 제 1단자의 입력전압이 상기 주기적 사각파의 제 2진폭전압과 같을 경우, 이의 제 2단자와 제 3단자 사이는 도통되며;
    상기 제 1트랜지스터는 NMOS트랜지스터이고;
    상기 제 1회로모듈, 제 2회로모듈 및 제 3회로모듈의 회로구조는 동일하며;
    상기 제 1회로모듈은 제 2 NMOS트랜지스터와 제 3 NMOS트랜지스터를 포함하고; 상기 제 2 NMOS트랜지스터의 게이트는 상기 제 1회로모듈의 제 1단자로 하고, 소스와 드레인은 각각 상기 제 1진폭전압과 제 2진폭전압을 입력하며; 상기 제 3 NMOS트랜지스터의 게이트는 상기 제 1진폭전압을 입력하고, 소스와 드레인은 각각 상기 제 1회로모듈의 제 2단자와 제 3단자로 하며;
    상기 제 2회로모듈은 제 2 NMOS트랜지스터와 제 3 NMOS트랜지스터를 포함하고; 상기 제 2 NMOS트랜지스터의 게이트는 상기 제 2회로모듈의 제 1단자로 하고, 소스와 드레인은 각각 상기 제 1진폭전압과 제 2진폭전압을 입력하며; 상기 제 3 NMOS트랜지스터의 게이트는 상기 제 1진폭전압을 입력하고, 소스와 드레인은 각각 상기 제 2회로모듈의 제 2단자와 제 3단자로 하며;
    상기 제 3회로모듈은 제 2 NMOS트랜지스터와 제 3 NMOS트랜지스터를 포함하고; 상기 제 2 NMOS트랜지스터의 게이트는 상기 제 3회로모듈의 제 1단자로 하며, 소스와 드레인은 각각 상기 제 1진폭전압과 제 2진폭전압을 입력하고; 상기 제 3 NMOS트랜지스터의 게이트는 상기 제 1진폭전압을 입력하고, 소스와 드레인은 각각 상기 제 3회로모듈의 제 2단자와 제 3단자로 하는 것을 특징으로 하는 게이트 사이드 팬아웃 영역 회로구조.
  12. 제 11 항에 있어서,
    상기 제 1진폭전압이 3.3V인 것을 특징으로 하는 게이트 사이드 팬아웃 영역 회로구조.
  13. 제 11 항에 있어서,
    상기 제 2진폭전압이 -7V인 것을 특징으로 하는 게이트 사이드 팬아웃 영역 회로구조.
  14. 제 11 항에 있어서,
    상기 게이트 스캔신호가 G-COF 칩으로부터 오는 것을 특징으로 하는 게이트 사이드 팬아웃 영역 회로구조.
  15. 제 11 항에 있어서,
    상기 게이트 스캔신호가 게이트 구동회로로부터 오는 것을 특징으로 하는 게이트 사이드 팬아웃 영역 회로구조.
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