JP6452710B2

JP6452710B2 - ゲート側ファンアウト区域の回路構造

Info

Publication number: JP6452710B2
Application number: JP2016552587A
Authority: JP
Inventors: 笑宇黄
Original assignee: Shenzhen China Star Optoelectronics Technology Co Ltd
Current assignee: TCL China Star Optoelectronics Technology Co Ltd
Priority date: 2014-05-12
Filing date: 2014-05-28
Publication date: 2019-01-16
Anticipated expiration: 2034-05-28
Also published as: KR20160090896A; KR101876657B1; GB201610211D0; GB2535675A; JP2017513039A; GB2535675B; CN103956147B; WO2015172406A1; CN103956147A

Description

本発明は、液晶表示技術に関し、特にゲート側ファンアウト区域の回路構造に関するものである。

ＴＦＴ−ＬＣＤ（Thin Film Transistor Liquid Crystal Display、薄膜トランジスタ液晶表示装置）は、現在の色々な液晶表示装置のうちの一種であり、現在のＩＴ装置、表示装置の重要の表示手段になっている。ＴＦＴ−ＬＣＤは、薄膜トランジスタ（Thin−Film Transistor、ＴＦＴ）などの主動式モジュールを採用することにより各画素ユニットの開閉を制御し、かつ映像信号で液晶材料の光線透過率を制御することにより画像を表示する。液晶表示装置には、画素陳列が含まれる表示パネルと、液晶表示パネルを駆動する駆動回路とが設けられている。表示パネル上には複数本の平行のデータラインと走査ラインが設けられており、データラインと走査ラインは垂直に交差し、２つの交差の箇所には画素ユニットと画素ユニットを制御する薄膜トランジスタスイッチとが設けられている。駆動回路はソース駆動装置とゲート駆動装置を含み、ソース駆動装置は表示画像に関する信号をデータラインに提供し、ゲート駆動装置は薄膜トランジスタをオンするか或いはオフする信号を走査ラインに提供する。

図１は従来の技術のＴＦＴ−ＬＣＤ駆動構造を示す図であり、従来のＴＦＴ−ＬＣＤの駆動原理は次のとおりである。システムのマザーボードは、ラインによりＲ／Ｇ／Ｂ圧縮信号、制御信号及び動力をＰＣＢ基板１のコネクタ（connector）に接続させる。ＰＣＢ基板１がＳ−ＣＯＦチップ（Source−Chip on Film、薄膜上ソースチップ）２とＧ−ＣＯＦチップ（Gate−Chip on Film、薄膜上ゲートチップ）３によって表示区域（Display Area）４に接続されることにより、ＬＣＤは需要する電源及び信号を獲得することができる。狭額縁化を実現し、かつ電子装置の軽薄短小、高機能化、高い反応速度を実現するため、駆動チップの実装技術は厚さが薄く、面積が小さい方向へ発展しており、ゲートチップ及びソースチップはいずれも薄膜チップ（Chip on Film、ＣＯＦ）型実装方法を採用している。図１に示すとおり、ファンアウト区域（Fan Out Area）５は表示区域４の信号ラインと駆動チップが接続される部分である。ゲート信号ラインとソース信号ラインはファンアウト区域５によってＳ−ＣＯＦチップ２とＧ−ＣＯＦチップ３に接続され、ゲート駆動チップのＧ−ＣＯＦチップ３の一側に位置するファンアウト区域５をゲート側ファンアウト区域と呼ぶことができる。

従来の構造において、解像度がｍ＊ｎである液晶表示装置を構成するとき、３ｍ本のソースデータラインとｎ本のゲート走査ラインが要る。データ駆動装置と走査駆動装置のチャンネルがそれぞれａとｂであるとき、需要するデータ駆動装置と走査駆動装置の数量はそれぞれ３ｍ／ａとｎ／ｂである。データ駆動装置の価格が走査駆動装置より高いので、データ駆動装置の数量が多い場合、製造コストが高くなる。この問題を解決する方法として、Ｒ画素電極、Ｇ画素電極及びＢ画素電極を走査ラインの方向に沿って排列することができる。解像度がｍ＊ｎである液晶表示装置を構成するとき、ｍ本のデータラインと３ｎ本の走査ラインが要り、需要するデータ駆動装置と走査駆動装置の数量はそれぞれｍ／ａと３ｎ／ｂである。この場合、データ駆動装置の数量が１／３減少することにより、コストをある程度低減することができるが、走査駆動装置の数量が３倍に増加するため、コストを有効に低減することができない。

いずれの場合も、液晶表示装置の解像度とゲート走査ラインの数量は正比例する。現在、液晶表示装置の需要が増えている。実際の応用の需要を満たすため、Ｇ−ＣＯＦの数量を増加させるか或いは各Ｇ−ＣＯＦの出力チャンネル（Output Channel）の数量を増加させると、製品のコストが増加し、ボンディング（bonding）の良品率が低下するおそれがある。

本発明の目的は、Ｇ−ＣＯＦチップのコストを低減することができるゲート側ファンアウト区域の回路構造を提供することにある。

上述した目的を実現するため、本発明はゲート側ファンアウト区域の回路構造を提供する。この構造は、第一回路モジュール、第二回路モジュール、第三回路モジュール及び第一トランジスタを含み；
前記第一トランジスタのゲートは第一入力端に接続され、ドレインとソースはそれぞれ第二入力端と第Ｎゲート走査ラインに接続され、Ｎは自然数であり；
前記第一回路モジュールの第一端は前記第一入力端に接続され、第二端は前記第二入力端に接続され、第三端は第Ｎ＋１ゲート走査ラインに接続され；
前記第二回路モジュールの第一端と第二端は前記第二入力端に接続され、第三端は前記第Ｎゲート走査ラインに接続され；
前記第三回路モジュールの第一端と第二端は前記第二入力端に接続され、第三端は前記第Ｎ＋１ゲート走査ラインに接続され；
周期的方形波は前記第一入力端から入力され、ゲート走査信号は前記第二入力端から入力され、前記周期的方形波の周期は前記ゲート走査信号の走査周期の２倍であり；
前記第一回路モジュールの第一端の入力電圧と前記周期的方形波の第一幅の電圧が等しいとき、第二端と第三端との間はオフ状態になり、前記第一回路モジュールの第一端の入力電圧と前記周期的方形波の第二幅の電圧が等しいとき、第二端と第三端との間はオン状態になり；
前記第二回路モジュールの第一端の入力電圧と前記周期的方形波の第一幅の電圧が等しいとき、第二端と第三端との間はオフ状態になり、前記第二回路モジュールの第一端の入力電圧と前記周期的方形波の第二幅の電圧が等しいとき、第二端と第三端との間はオン状態になり；
前記第三回路モジュールの第一端の入力電圧と前記周期的方形波の第一幅の電圧が等しいとき、第二端と第三端との間はオフ状態になり、前記第三回路モジュールの第一端の入力電圧と前記周期的方形波の第二幅の電圧が等しいとき、第二端と第三端との間はオン状態になる。

前記トランジスタ（Ｔ１）はＮＭＯＳトランジスタである。

前記第一回路モジュール、第二回路モジュール及び第三回路モジュールの回路構造は同様である。

前記第一回路モジュールは第二ＮＭＯＳトランジスタと第三ＮＭＯＳトランジスタを含み、該第二ＮＭＯＳトランジスタのゲートを前記第一回路モジュールの第一端にし、ソースとドレインには前記第一幅の電圧と第二幅の電圧がそれぞれ入力され、前記第三ＮＭＯＳトランジスタのゲートには前記第一幅の電圧が入力され、ソースとドレインをそれぞれ前記第一回路モジュールの第二端と第三端にする。

前記第二回路モジュールは第二ＮＭＯＳトランジスタと第三ＮＭＯＳトランジスタを含み、該第二ＮＭＯＳトランジスタのゲートを前記第二回路モジュールの第一端にし、ソースとドレインには前記第一幅の電圧と第二幅の電圧がそれぞれ入力され、前記第三ＮＭＯＳトランジスタのゲートには前記第一幅の電圧が入力され、ソースとドレインをそれぞれ前記第二回路モジュールの第二端と第三端にする。

前記第三回路モジュールは第二ＮＭＯＳトランジスタと第三ＮＭＯＳトランジスタを含み、該第二ＮＭＯＳトランジスタのゲートを前記第三回路モジュールの第一端にし、ソースとドレインには前記第一幅の電圧と第二幅の電圧がそれぞれ入力され、前記第三ＮＭＯＳトランジスタのゲートには前記第一幅の電圧が入力され、ソースとドレインをそれぞれ前記第三回路モジュールの第二端と第三端にする。

前記第一幅の電圧は３．３Ｖであることが好ましい。

前記第二幅の電圧は−７Ｖであることが好ましい。

前記第一幅の電圧と第二幅の電圧は、第一回路モジュール、第二回路モジュール及び第三回路モジュールの開閉を制御することに用いられるので、具体的な電圧は３．３Ｖ／−７Ｖに限定されず、他の適当な電圧を採用することができる。好ましくは、従来のゲート側回路の電圧回路から選択する。

前記ゲート走査信号はＧ−ＣＯＦチップからくる。

前記ゲート走査信号はゲート駆動回路からくる。

本発明はゲート側ファンアウト区域の回路構造を更に提供する。該構造は、第一回路モジュール、第二回路モジュール、第三回路モジュール及び第一トランジスタを含み；
前記第一トランジスタのゲートは第一入力端に接続され、ドレインとソースはそれぞれ第二入力端と第Ｎゲート走査ラインに接続され、Ｎは自然数であり；
前記第一回路モジュールの第一端は前記第一入力端に接続され、第二端は前記第二入力端に接続され、第三端は第Ｎ＋１ゲート走査ラインに接続され；
前記第二回路モジュールの第一端と第二端は前記第二入力端に接続され、第三端は前記第Ｎゲート走査ラインに接続され；
前記第三回路モジュールの第一端と第二端は前記第二入力端に接続され、第三端は前記第Ｎ＋１ゲート走査ラインに接続され；
周期的方形波は前記第一入力端から入力され、ゲート走査信号は前記第二入力端から入力され、前記周期的方形波の周期は前記ゲート走査信号の走査周期の２倍であり；
前記第一回路モジュールの第一端の入力電圧と前記周期的方形波の第一幅の電圧が等しいとき、第二端と第三端との間はオフ状態になり、前記第一回路モジュールの第一端の入力電圧と前記周期的方形波の第二幅の電圧が等しいとき、第二端と第三端との間はオン状態になり；
前記第二回路モジュールの第一端の入力電圧と前記周期的方形波の第一幅の電圧が等しいとき、第二端と第三端との間はオフ状態になり、前記第二回路モジュールの第一端の入力電圧と前記周期的方形波の第二幅の電圧が等しいとき、第二端と第三端との間はオン状態になり；
前記第三回路モジュールの第一端の入力電圧と前記周期的方形波の第一幅の電圧が等しいとき、第二端と第三端との間はオフ状態になり、前記第三回路モジュールの第一端の入力電圧と前記周期的方形波の第二幅の電圧が等しいとき、第二端と第三端との間はオン状態になり；
前記トランジスタはＮＭＯＳトランジスタであり；
前記第一回路モジュール、第二回路モジュール及び第三回路モジュールの回路構造は同様であり；
前記第一回路モジュールは第二ＮＭＯＳトランジスタと第三ＮＭＯＳトランジスタを含み、該第二ＮＭＯＳトランジスタのゲートを前記第一回路モジュールの第一端にし、ソースとドレインには前記第一幅の電圧と第二幅の電圧がそれぞれ入力され、前記第三ＮＭＯＳトランジスタのゲートには前記第一幅の電圧が入力され、ソースとドレインをそれぞれ前記第一回路モジュールの第二端と第三端にし；
前記第二回路モジュールは第二ＮＭＯＳトランジスタと第三ＮＭＯＳトランジスタを含み、該第二ＮＭＯＳトランジスタのゲートを前記第二回路モジュールの第一端にし、ソースとドレインには前記第一幅の電圧と第二幅の電圧がそれぞれ入力され、前記第三ＮＭＯＳトランジスタのゲートには前記第一幅の電圧が入力され、ソースとドレインをそれぞれ前記第二回路モジュールの第二端と第三端にし；
前記第三回路モジュールは第二ＮＭＯＳトランジスタと第三ＮＭＯＳトランジスタを含み、該第二ＮＭＯＳトランジスタのゲートを前記第三回路モジュールの第一端にし、ソースとドレインには前記第一幅の電圧と第二幅の電圧がそれぞれ入力され、前記第三ＮＭＯＳトランジスタのゲートには前記第一幅の電圧が入力され、ソースとドレインをそれぞれ前記第三回路モジュールの第二端と第三端にする。

前記第一幅の電圧は３．３Ｖである。

前記第二幅の電圧は−７Ｖである。

前記ゲート走査信号はＧ−ＣＯＦチップからくる。

前記ゲート走査信号はゲート駆動回路からくる。

上述したとおり、本発明のゲート側ファンアウト区域の回路構造により、Ｇ−ＣＯＦチップのコストを大幅に低減することができ、他の装置のコストを増加させず、製品の品質を向上させ、製品の競争力を向上させることができる。

以下、図面により本発明の具体的な実施形態を詳細に説明すると、本発明の技術的事項及び発明の効果を容易に理解することができる。
従来の技術のＴＦＴ−ＬＣＤ駆動構造を示す図である。本発明の好適な実施例に係るゲート側ファンアウト区域の回路構造を示す回路原理図である。前記好適な実施例に採用される回路モジュールを示す回路構造図である。前記好適な実施例に採用される周期的方形波を示す波形図である。

図２は、本発明の好適な実施例に係るゲート側ファンアウト区域の回路構造を示す回路原理図である。好適な実施例に係るゲート側ファンアウト区域の回路構造は、主として、第一回路モジュール、第二回路モジュール、第三回路モジュール及び第一ＮＭＯＳトランジスタＴ１を含む。この好適な実施例において、第一トランジスタＴ１としてＮＭＯＳトランジスタを採用する。注意されたいことは、本技術分野の技術者は、ＮＭＯＳトランジスタの代わりに他のトランジスタを本発明の選択として採用することができる。
前記第一ＮＭＯＳトランジスタＴ１のゲートは第一入力端Ａに接続され、ドレインとソースはそれぞれ第二入力端Ｂと第Ｎゲート走査ラインＮに接続される。前記Ｎは自然数である。
前記第一回路モジュールの第一端１は前記第一入力端Ａに接続され、第二端２は前記第二入力端Ｂに接続され、第三端３は第Ｎ＋１ゲート走査ラインＮ＋１に接続される。
前記第二回路モジュールの第一端１と第二端２は前記第二入力端Ｂに接続され、第三端３は前記第Ｎゲート走査ラインＮに接続される。
前記第三回路モジュールの第一端１と第二端２は前記第二入力端Ｂに接続され、第三端３は前記第Ｎ＋１ゲート走査ラインＮ＋１に接続される。
周期的方形波は前記第一入力端Ａから入力され、ゲート走査信号は前記第二入力端Ｂから入力される。前記周期的方形波の周期は前記ゲート走査信号の走査周期の２倍である。
前記第一回路モジュールの第一端１の入力電圧と前記周期的方形波の第一幅の電圧が等しいとき、第二端２と第三端３との間はオフ状態になり、前記第一回路モジュールの第一端１の入力電圧と前記周期的方形波の第二幅の電圧が等しいとき、第二端２と第三端３との間はオン状態になる。
前記第二回路モジュールの第一端１の入力電圧と前記周期的方形波の第一幅の電圧が等しいとき、第二端２と第三端３との間はオフ状態になり、前記第二回路モジュールの第一端１の入力電圧と前記周期的方形波の第二幅の電圧が等しいとき、第二端２と第三端３との間はオン状態になる。
前記第三回路モジュールの第一端１の入力電圧と前記周期的方形波の第一幅の電圧が等しいとき、第二端２と第三端３との間はオフ状態になり、前記第三回路モジュールの第一端１の入力電圧と前記周期的方形波の第二幅の電圧が等しいとき、第二端２と第三端３との間はオン状態になる。

以下、図３と図４により本発明を更に説明する。図３は前記好適な実施例に採用される回路モジュールを示す回路構造図であり、図４は前記好適な実施例に採用される周期的方形波を示す波形図である。第一入力端Ａに入力される信号は幅が３．３Ｖ／−７Ｖである周期的方形波であり、その周期は前記ゲート走査ラインの走査周期の２倍である。第二入力端Ｂに入力される信号は、実際のＧ−ＣＯＦチップが出力した信号であるか或いはゲート走査信号を出力するゲート駆動回路の信号であることができる。本発明が採用する第一回路モジュール、第二回路モジュール及び第三回路モジュールの機能は一致し、いずれも第一端の入力電圧が３．３Ｖであるとき、２と３との間はオフ状態になり、第一端の入力電圧が−７Ｖであるとき、２と３との間はオン状態になる。回路を簡素化するため、本実施例において、第一回路モジュール、第二回路モジュール及び第三回路モジュールとして同一の回路構造を採用する。各回路モジュールは第二ＮＭＯＳトランジスタＴ２と第三ＮＭＯＳトランジスタＴ３を含む。前記第二ＮＭＯＳトランジスタＴ２のゲートを各回路モジュールの第一端１にし、ソースとドレインには前記第一幅の電圧と第二幅の電圧がそれぞれ入力される。前記第三ＮＭＯＳトランジスタＴ３のゲートには前記第一幅の電圧が入力され、ソースとドレインをそれぞれ各回路モジュールの第二端２と第三端３にする。図３の抵抗ＲはＮＭＯＳがオン状態になるときの等価抵抗である。注意されたいことは、本技術分野の技術者は、類似の機能を有している回路モジュールを本発明の選択として採用することができる。

システムが作動する場合、第二入力端Ｂの出力が高電圧であるとき、第二回路モジュールと第三回路モジュールはオフ状態になり、第一入力端Ａの出力が３．３Ｖであるとき、第一回路モジュールはオフ状態になり、ゲート走査ラインＮが高電圧を出力するとき、ゲート走査ラインＮ＋１の出力は０になる。第一入力端Ａの出力が−７Ｖであるとき、第一回路モジュールはオン状態になり、ゲート走査ラインＮの出力は０Ｖになり、ゲート走査ラインＮ＋１の出力は高電圧になる。第二入力端Ｂの出力が低電圧であるとき、第二回路モジュールと第三回路モジュールはオン状態になり、ゲート走査ラインＮとゲート走査ラインＮ＋１はいずれも低電圧を出力する。すなわち、従来のＧ−ＣＯＦチップの１つのチャンネルの出力は２本の走査ライン（Scan Line）と対応することができる。

上述したとおり、本発明は、市販されている表示装置の解像度が続々増加しているが、かかるコストを低減しようとする問題を解決することができる。すなわち、従来のＧ−ＣＯＦチップを設けるとき、ゲート側ファンアウト区域上で複数のＮＭＯＳの間の組合せ回路を利用し、他の構造を増加することにより、Ｇ−ＣＯＦチップの１つのチャンネルの出力が２本の走査ライン（Scan Line）に対応するようにし、Ｇ−ＣＯＦチップのコストを大幅に低減し、かつ他の装置のコストを増加させず、製品の品質を向上させ、製品の競争力を向上させることができる。

以上、本発明の好適な実施例を詳述してきたが、本発明の構成は上記の実施例に限定されるものではない。本技術分野の技術者は本発明の要旨を逸脱しない範囲内で設計の変換等を行うことができる。本発明の要旨を逸脱しない範囲の設計の変更等があっても本発明に含まれることは勿論である。

Claims

ゲート側ファンアウト区域の回路構造であって、第一回路モジュール、第二回路モジュール、第三回路モジュール及び第一トランジスタを含み；
前記第一トランジスタのゲートは第一入力端に接続され、ドレインとソースはそれぞれ第二入力端と第Ｎゲート走査ラインに接続され、Ｎは２以上の自然数であり；
前記第一回路モジュールの第一端は前記第一入力端に接続され、第二端は前記第二入力端に接続され、第三端は第Ｎ＋１ゲート走査ラインに接続され；
前記第二回路モジュールの第一端と第二端は前記第二入力端に接続され、第三端は前記第Ｎゲート走査ラインに接続され；
前記第三回路モジュールの第一端と第二端は前記第二入力端に接続され、第三端は前記第Ｎ＋１ゲート走査ラインに接続され；
周期的方形波は前記第一入力端から入力され、ゲート走査信号は前記第二入力端から入力され、前記周期的方形波の周波数は前記ゲート走査信号の周波数の２倍であり；
前記第一回路モジュールの第一端の入力電圧と前記周期的方形波の第一幅の電圧が等しいとき、第二端と第三端との間はオフ状態になり、前記第一回路モジュールの第一端の入力電圧と前記周期的方形波の第二幅の電圧が等しいとき、第二端と第三端との間はオン状態になり；
前記第二回路モジュールの第一端の入力電圧と前記周期的方形波の第一幅の電圧が等しいとき、第二端と第三端との間はオフ状態になり、前記第二回路モジュールの第一端の入力電圧と前記周期的方形波の第二幅の電圧が等しいとき、第二端と第三端との間はオン状態になり；
前記第三回路モジュールの第一端の入力電圧と前記周期的方形波の第一幅の電圧が等しいとき、第二端と第三端との間はオフ状態になり、前記第三回路モジュールの第一端の入力電圧と前記周期的方形波の第二幅の電圧が等しいとき、第二端と第三端との間はオン状態になり；
前記第一入力端に入力される信号は幅が３．３Ｖ／−７Ｖである周期的方形波であり、その周波数は前記ゲート走査ラインの周波数の２倍であり、前記第二入力端に入力される信号は実際のＧ−ＣＯＦチップが出力した信号であるか或いはゲート走査信号を出力するゲート駆動回路の信号であり、前記第一回路モジュール、前記第二回路モジュールおよび前記第三回路モジュールの機能は一致し、第一端の入力電圧が３．３Ｖであるとき、各回路モジュールの第二端と第三端との間はオフ状態になり、第一端の入力電圧が−７Ｖであるとき、第二端と第三端との間はオン状態になり；
前記第一回路モジュール、前記第二回路モジュールおよび前記第三回路モジュール回路構造は同一であり、各回路モジュールは第二ＮＭＯＳトランジスタと第三ＮＭＯＳトランジスタを含み、前記第二ＮＭＯＳトランジスタのゲートを各回路モジュールの第一端とし、ソースとトレインには前記第一幅の電圧と第二幅の電圧がそれぞれ入力され、前記第三ＮＭＯＳトランジスタのゲートには抵抗を介して前記第一幅の電圧が入力され、ソースとトレインをそれぞれ各回路モジュールの第二端および第三端になるゲート側ファンアウト区域の回路構造。