KR102459705B1 - 액정표시장치 - Google Patents

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Abstract

본 발명의 액정표시장치는 픽셀들에 게이트 펄스를 공급하는 게이트 라인들, 및 픽셀들에 공통전압을 공급하는 공통전압 라인들이 구비된 표시패널을 포함하다. 게이트 구동회로는 게이트 라인들에 연결되는 게이트 출력 채널들과, 공통전압 라인들에 연결되는 적어도 하나 이상의 공통전압 피드백 채널, 및 공통전압 라인들과 공통전압 피드백 채널을 전기적으로 연결하거나 차단하는 스위칭 트랜지스터를 구비한다. 공통전압 보상회로는 스위칭 트랜지스터의 동작에 따라 공통전압 피드백 채널에 전기적으로 연결되어 피드백 공통전압을 인가받고, 피드백 공통전압의 리플에 대하여 역위상 전압으로 공통전압의 보상신호를 발생한다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 액정표시장치에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치(10)는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor: 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 액정표시장치(10)는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 음극선관을 빠르게 대체하고 있다.
도 1은 종래의 액정표시장치와 공통전압 보상회로를 간략하게 보여주는 도면이고, 도 2는 공통전압 보상회로의 경로와 RC 딜레이(Delay)에 의한 보상신호의 왜곡을 보여주는 도면이다.
도 1을 살펴보면, 액정표시장치(10)는 액정표시패널(11), 액정표시패널(11)에 빛을 조사하는 백라이트 유닛(미도시), 액정표시패널(11)의 데이터 라인들에 데이터 전압을 공급하기 위한 소스 드라이브 집적회로(Integrated Circuit, 이하 'IC'라 칭함, 12), 액정표시패널(11)의 게이트 라인들(또는 스캔 라인들)에 게이트 펄스(또는 스캔 펄스)를 공급하기 위한 게이트 드라이브 IC(13), 게이트 드라이브 IC(13)와 소스 드라이브 IC(12)를 제어하는 제어회로(미도시), 및 백라이트 유닛(미도시)의 광원을 구동하기 위한 광원 구동회로 등을 구비한다.
소스 드라이브 IC(12)는 디지털 영상 데이터를 데이터 전압으로 변환한 후, 데이터 전압을 데이터 라인들에 공급한다.
액정표시장치(10)의 서브 픽셀들 각각은 데이터 전압이 충전되는 화소 전극과 공통전압이 인가되는 공통전극 간의 전압 차에 의해 액정층의 액정을 구동시켜 빛의 투과량을 조정함으로써 화상을 표시한다.
공통전압(Vcom)은 공통전압 라인의 구조에 따른 라인저항 또는 면내 편차로 인하여 왜곡될 수 있다. 예컨대, 공통전압 라인이 수평라인 수(수직 해상도)만큼 형성되고 그 공통전압 라인이 게이트 라인과 나란한 방향으로 형성되는 액정표시장치(10)는 스캔 펄스에 의해 1 수평라인의 화소들에 동시에 데이터전압이 인가되므로 그 화소들에 대향하는 공통전압 라인(111)의 로드(Load)가 커질 수 밖에 없다. 공통전압 라인의 로드는 공통전압 라인의 라인저항과 기생용량의 곱으로 정의되는 RC 딜레이(Delay) 량에 의존하므로, RC 딜레이(Delay) 량을 줄이기 위해서는 공통전압 라인의 라인저항을 줄일 필요가 있다. 그러나, 종래 액정표시장치는 단지 두 군데의 입력 소스를 통해 공통전압(Vcom)을 공급받는 공통전압 라인의 구조를 취하므로 라인저항을 줄이는데 한계가 있다. 그 결과 종래 액정표시장치에서 공통전압(Vcom)은 일정한 값으로 유지되지 못하고, 도 2와 같이 스캔펄스(SP) 또는 데이터전압(Vdat)에 영향받아 출렁이게 된다. 이러한 공통전압(Vcom)의 리플(Ripple) 현상은 특정 데이터패턴이 표시될 때 수평 크로스토크(Crosstalk)를 유발하는 주 요인이 된다. 이러한 공통전압(Vcom)의 리플(Ripple) 현상을 보상하기 위해 종래의 액정표시장치는 제어 PCB(printed circuit board) 상에 공통전압 보상회로(14)를 포함할 수 있다.
종래의 공통전압 보상회로(14)는 단일 보상 구조로써, 하나의 공통전압 라인(Vcom Line)를 이용하여 공급경로를 형성하고, 하나의 피드백 공통전압 라인(Vcom FB)을 이용하여 입력경로를 가진다.
액정표시패널(11)은 대형화가 될수록 액정표시패널(11)의 로드(Load)가 증가된다. 공통전압 보상회로(14)과 연결되는 피드백 공통전압 라인의 입력경로 및 공통전압 라인의 공급경로도 길어진다. 이와 같이, 공통전압 보상회로(14)과 연결되는 피드백 공통전압 라인의 입력경로 및 공통전압 라인의 공급경로도 길어지면 공통전압의 보상신호의 RC 딜레이 영향을 크게 받아 보상효과가 왜곡될 수 있다.
도 2를 살펴보면, 액정표시패널 중 ①의 위치에서 측정된 리플을 보여준다.
액정표시패널 중 ②의 위치에서 측정된 리플은 액정표시패널(10)의 공통전압 피드백 라인(Vcom FB)를 경유하는 동안 RC 딜레이(Delay)된다.
공통전압 보상회로(14)는 액정표시패널(10)의 피드백 공통전압 라인 (Vcom FB)을 통해 피드백 공통전압을 받아, 공통전압의 보상신호를 출력한다. 액정표시패널 중 ③의 위치에서 측정된 공통전압의 보상신호는 공통전압 라인을 통해 출력한다. 공통전압의 보상신호는 리플과 반대 위상을 가지는 파형이다.
공통전압 보상회로(14)를 통해 출력되는 공통전압의 보상신호는 액정표시패널(10)의 공통전압 라인(Vcom Line)를 경유하는 동안 T2만큼 RC 딜레이된다.
이에 따라, 종래의 공통전압 보상회로(14)는 공통전압의 보상신호를 출력하더라도 T1+T2만큼 RC 딜레이(Delay)가 발생됨으로써, 리플을 제거할 수 없다. 그 결과 라인 수평 크로스 토크(Cross talk)등의 불량이 발생되는 문제점이 있다.
본 발명은 피드백 공통전압의 입력경로 및 공통전압의 보상신호의 공급경로를 줄여 RC 딜레이(Delay)를 최소화할 수 있는 액정표시장치를 제공한다.
본 발명의 액정표시장치는 픽셀들에 게이트 펄스를 공급하는 게이트 라인들, 및 픽셀들에 공통전압을 공급하는 공통전압 라인들이 구비된 표시패널을 포함하다. 게이트 구동회로는 게이트 라인들에 연결되는 게이트 출력 채널들과, 공통전압 라인들에 연결되는 적어도 하나 이상의 공통전압 피드백 채널, 및 공통전압 라인들과 공통전압 피드백 채널을 전기적으로 연결하거나 차단하는 스위칭 트랜지스터를 구비한다. 공통전압 보상회로는 스위칭 트랜지스터의 동작에 따라 공통전압 피드백 채널에 전기적으로 연결되어 피드백 공통전압을 인가받고, 피드백 공통전압의 리플에 대하여 역위상 전압으로 공통전압의 보상신호를 발생한다.
스위칭 트랜지스터는 게이트 출력 채널들 중 어느 하나에 연결된 게이트전극, 공통전압 피드백 채널에 연결된 소스전극, 및 공통전압 보상회로에 연결된 드레인전극을 포함한다.
공통전압 보상회로는 기준 공통전압이 인가되는 비 반전 단자와 제1 저항을 통해 공통전압 피드백 채널로부터 피드백 공통전압이 인가되는 반전 단자와, 제2 저항을 통해 반전 단자에 연결되며, 공통전압의 보상신호를 공통전압 라인에 출력하는 출력 단자를 구비한다.
공통전압 피드백 채널은 N(N은 양의 정수)개의 게이트 출력 채널들당 1개씩 구비된다.
스위칭 트랜지스터는 제1 스위칭 트랜지스터와 제2 스위칭 트랜지스터를 포함한다. 제1 스위칭 트랜지터는 게이트 출력 채널들 중 어느 하나에 연결된 제1 게이트전극, 공통전압 피드백 채널에 연결된 제1 소스전극, 및 공통전압 보상회로에 연결된 제1 드레인전극을 포함한다. 제2 스위칭 트랜지스터와 게이트 출력 채널들 중 어느 하나에 연결된 인버터, 인버터에 연결된 제2 게이트전극, 공통전압 피드백 채널에 연결된 제2 소스전극, 공통전압 보상회로에 연결된 제2 드레인전극을 포함한다.
제1 스위칭 트랜지스터 및 제2 스위칭 트랜지스터는 게이트 펄스가 인가되는 동안에는 공통전압 라인을 상기 공통전압 피드백 채널과 연결시켜 피드백 공통전압이 공급되도록 스위칭한다. 제1 스위칭 트랜지스터 및 제2 스위칭 트랜지스터는 게이트 펄스가 인가되지 않는 동안에는 공통전압 라인을 공통전압 피드백 채널과 차단시켜 공통전압 라인에 공통 전압이 공급되도록 스위칭한다.
본 발명은 게이트 구동회로에 공통전압 보상회로를 내장하여 피드백 공통전압의 입력경로 및 공통전압의 보상신호의 공급경로를 줄일 수 있다. 그 결과 RC 딜레이(Delay)를 최소화할 수 있다.
또한, 본 발명은 리플(Ripple)이 발생하는 수평라인(Line)의 피드백 공통전압(Vcom FB)을 순차적으로 공통전압 보상회로에 연결해 줌으로써, 액정표시패널의 로드(Panel Load)에 의한 시간 지연(Timing Delay)를 최소화할 수 있다.
본 발명은 RC 딜레이(Delay)와 액정표시패널의 로드(Panel Load)에 의한 시간 지연(Timing Delay)를 최소화하여 공통전압의 보상신호를 통해 리플을 제거할 수 있다. 그 결과, 본 발명은 공통전압의 리플로 인한 수평 라인 크로스토크를 줄일 수 있다.
본 발명은 종래보다 공통전압 라인(111)이 늘어나는 만큼 액정표시패널에 인가되는 공통전압의 입력 저항이 줄어든다. 그 결과 액정표시패널에 발생하는 리플을 전체적으로 감소할 수 있다.
도 1은 종래의 액정표시장치와 공통전압 보상회로를 간략하게 보여주는 도면이다.
도 2는 공통전압 보상회로의 경로와 RC 딜레이(Delay)에 의한 보상신호의 왜곡을 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 액정표시장치를 개략적으로 나타내는 블록도이다.
도 4는 도 3에 도시된 공통전압 보상회로가 포함되는 게이트 구동회로를 상세히 보여주는 회로도이다.
도 5는 도 4에 도시된 피드백 공통전압 라인이 그룹으로 배치되어 공통전압 보상회로에 연결되는 것을 보여주는 회로도이다.
도 6은 게이트 구동회로의 입출력 신호를 보여주는 파형도이다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 스위칭 트랜지스터의 동작을 보여주기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 피드백 공통전압의 입력경로 및 공통전압의 보상신호의 공급경로를 보여주기 위한 도면이다.
도 9는 도 3에 도시된 공통전압 보상회로가 포함되는 게이트 구동회로를 상세히 보여주는 회로도이다.
도 10a 및 도 10b는 본 발명의 실시 예에 따른 스위칭 트랜지스터의 동작을 보여주기 위한 도면이다.
도 11은 본 발명의 다른 실시 예에 따른 피드백 공통전압의 입력경로 및 공통전압의 보상신호의 공급경로를 보여주기 위한 도면이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 3은 본 발명의 실시 예에 따른 액정표시장치를 개략적으로 나타내는 블록도이다. 도 3을 참조하면, 본 발명의 실시 예에 따른 액정표시장치(100)는 액정표시패널(110), 백라이트 유닛(120), 게이트 구동회로(130), 데이터 구동회로(140), 타이밍 콘트롤러(150), 호스트 시스템(160) 및 공통전압 보상회로(170)를 포함한다.
액정표시패널(100)은 액정층을 사이에 두고 대향하는 상부기판과 하부기판을 포함한다. 액정표시패널(100)에는 데이터 라인(D)들과 게이트 라인(G)들(또는 스캔 라인들)의 교차 구조에 의해 매트릭스 형태로 배열되는 액정셀들을 포함하는 화소 어레이가 형성된다. 화소 어레이의 액정셀들 각각은 TFT(Thin Film Transistor)를 통해 데이터 전압이 충전되는 화소 전극과 공통전압이 인가되는 공통전극의 전압 차에 의해 액정층의 액정을 구동시켜 빛의 투과량을 조정함으로써 화상을 표시한다. 액정표시패널(100)에는 화소 어레이들의 공통전극에 공통전압을 공급하는 공통전압 라인(111)이 구비된다.
액정표시패널(100)의 상부기판상에는 블랙매트릭스와 컬러필터가 형성된다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식의 경우에 상부기판상에 형성되며, IPS(In-Plane Switching)모드와 FFS(Fringe Field Switching)모드와 같은 수평전계 구동방식의 경우에 화소전극과 함께 하부기판상에 형성된다. 액정표시패널(100)의 액정모드는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 액정표시패널(100)의 상부기판과 하부기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정표시패널(100)의 상부기판과 하부기판 사이에는 액정층의 셀갭(cell gap)을 유지하기 위한 스페이서(spacer)가 형성된다.
액정표시패널(100)은 투과형 액정표시패널, 반투과형 액정표시패널, 반사형 액정표시패널 등과 같이, 어떠한 형태로도 구현될 수 있다. 투과형 액정표시패널과 반투과형 액정표시패널에서는 백라이트 유닛(120)이 필요하다. 백라이트 유닛(120)은 직하형(direct type) 백라이트 유닛 또는 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
데이터 구동회로(130)는 다수의 소스 드라이브 집적회로(Integrated Circuit, 이하 'IC'라 칭함)들을 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(150)의 제어 하에 디지털 영상 데이터(RGB)를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압들을 발생한다. 소스 드라이브 IC들로부터 출력되는 정극성/부극성 아날로그 데이터 전압들은 액정표시패널(110)의 데이터 라인(D)들에 공급된다.
게이트 구동회로(140)는 타이밍 콘트롤러(150)의 제어 하에 액정표시패널(110)의 게이트 라인(G)들에 게이트 펄스들(또는 스캔 펄스들)을 순차적으로 공급한다. 게이트 구동회로(140)는 시프트 레지스터, 시프트 레지스터의 출력신호를 액정셀의 TFT 구동에 적합한 스윙폭으로 변환하기 위한 레벨 시프터, 및 출력 버퍼 등을 각각 포함하는 다수의 게이트 드라이브 집적회로들로 구성될 수 있다. 게이트 구동회로(140)는 액정표시패널(110)에 배치되는 게이트 라인들에 연결되는 게이트 출력 채널들과, 액정표시패널(110)에 배치되는 공통전압 라인(111)에 연결되는 적어도 하나 이상의 공통전압 피드백 채널을 갖는다. 게이트 구동회로(140)에는 공통전압 보상회로(170)와 스위칭 트랜지스터(Q1)가 내장될 수 있다.
여기서 게이트 출력 채널은 게이트 구동회로(140)내에 배치되어 액정표시패널(110)내에 배치되는 공통전압 라인(111)과 전기적으로 연결되어 공통전압 보상회로(170)의 반전 단자에 피드백 공통전압을 공급한다.
공통전압 보상회로(170)와 스위칭 트랜지스터(Q1)는 게이트 구동회로(140) 중 다수의 게이트 드라이브 집적회로들 각각에 내장될 수 있다. 스위칭 트랜지스터(Q1)는 공통전압 라인(111)과 전기적으로 연결되는 공통전압 피드백 채널(Vcom FB1)을 공통전압 보상회로(170)에 연결되거나 차단시킬 수 있다. 공통전압 보상회로(170)는 게이트 드라이브 집적회로(IC)에 내장되면, 피드백 공통전압의 입력경로가 줄어드는 잇점이 있다. 공통전압 보상회로(170)는 공통전압 피드백 채널(Vcom FB1)로부터 피드백 공통전압을 피드백받고, 공통전압의 보상신호를 공통전압 라인(111)에 출력할 수 있다. 이에 대한 자세한 설명은 도 4 와 도 5를 결부하여 후술한다.
게이트 구동회로(140)는 도시되지 않았지만 픽셀 어레이와 함께 액정표시패널(110)에 내장될 수 있다. 액정표시패널(110)에 내장된 게이트 구동회로(140)는 “GIP(Gate In Panel) 회로”로 알려져 있다. 게이트 인 패널(GIP, Gate In Panel) 회로는 시프트 레지스터(Shift Register)를 포함한다. 시프트 레지스터에는 스타트 신호, 시프트 클럭, 구동 전압 등이 공급된다.
타이밍 콘트롤러(150)는 호스트 시스템(150)으로부터 디지털 영상 데이터(RGB)와 타이밍 신호들(Time signals) 등을 입력받는다. 타이밍 신호들(Time signals)은 수직동기신호(vertical synchronization signal), 수평동기신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable signal), 및 클럭 신호(clock signal) 등을 포함한다. 또한, 타이밍 콘트롤러(150)는 디지털 영상 데이터(RGB)와 타이밍 신호들(Time signals)에 기초하여 게이트 구동회로(140)를 제어하기 위한 게이트 제어신호(GCS)를 생성하고, 데이터 구동회로(130)를 제어하기 위한 데이터 제어신호(DCS)를 생성한다. 타이밍 콘트롤러(150)는 게이트 제어신호(GCS)를 게이트 구동회로(140)에 공급한다. 타이밍 콘트롤러(150)는 디지털 영상 데이터(RGB)와 데이터 제어신호(DCS)를 데이터 구동회로(130)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(gate start pulse), 게이트 쉬프트 클럭(gate shift clock), 및 게이트 출력 인에이블 신호(gate output enable signal) 등을 포함한다. 이를 도 6과 결부하여 설명하면 다음과 같다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트 펄스의 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭 신호이다. 게이트 출력 인에이블 신호(GOE)는 게이트 구동회로(140)의 출력 타이밍을 제어한다.
데이터 제어신호(DCS)는 소스 스타트 펄스(source start pulse), 소스 샘플링 클럭(source sampling clock), 소스 출력 인에이블 신호(source output enable signal), 극성제어신호(polarity control signal) 등을 포함한다. 소스 스타트 펄스는 데이터 구동회로(130)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터 구동회로(130)의 샘플링 동작을 제어하는 클럭 신호이다. 데이터 구동회로(130)에 입력될 디지털 비디오 데이터가 mini LVDS(Low Voltage Differential Signaling) 인터페이스 규격으로 전송된다면, 소스 스타트 펄스와 소스 샘플링 클럭은 생략될 수 있다. 극성제어신호는 데이터 구동회로(130)로부터 출력되는 데이터 전압의 극성을 L(L은 자연수) 수평기간 주기로 반전시킨다. 소스 출력 인에이블 신호는 데이터 구동회로(130)의 출력 타이밍을 제어한다.
호스트 시스템(150)은 외부 비디오 소스 기기로부터 입력되는 디지털 영상 데이터(RGB)를 액정표시패널(110)에 표시하기에 적합한 해상도의 데이터 포맷으로 변환하기 위해 스케일러(scaler)가 내장된 시스템 온 칩(System on Chip)을 포함할 수 있다. 호스트 시스템(150)은 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 입력 디지털 영상 데이터(RGB)와 타이밍 신호들(Time signals)을 타이밍 콘트롤러(150)에 공급한다.
도 4는 도 3에 도시된 공통전압 보상회로가 포함되는 게이트 구동회로를 상세히 보여주는 회로도이고, 도 5는 도 4에 도시된 피드백 공통전압 라인이 그룹으로 배치되어 공통전압 보상회로에 연결되는 것을 보여주는 회로도이다.
도 4 및 도 5를 참조하면, 본 발명의 실시 예에 따른 게이트 구동회로(140)는 다수의 게이트 드라이브 집적회로(IC)를 포함하고, 공통전압 보상회로(170)를 내장할 수 있다. 게이트 드라이브 집적회로(IC) 각각은 쉬프트 레지스터(141), 레벨 쉬프터(144), 쉬프트 레지스터(141)와 레벨 쉬프터(144) 사이에 접속된 다수의 논리곱 게이트(이하, "AND 게이트"라 함, 142) 및 게이트 출력 인에이블신호(GOE)를 반전시키기 위한 인버터(143)를 포함한다.
쉬프트 레지스터(141)는 종속적으로 접속된 다수의 D-플립플롭을 이용하여 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭(GSC)에 따라 순차적으로 쉬프트시킨다. AND 게이트들(142) 각각은 쉬프트 레지스터(141)의 출력신호와 게이트 출력 인에이블신호(GOE)의 반전신호를 논리곱하여 출력을 발생한다. 인버터(143)는 게이트 출력 인에이블신호(GOE)를 반전시켜 AND 게이트들(142)에 공급한다. 따라서, 게이트 드라이브 IC들 각각은 게이트 출력 인에블신호(GOE)가 로우 논리 레벨일 때에만 출력을 발생한다.
레벨 쉬프터(144)는 AND 게이트(142)의 출력전압 스윙폭을 액정표시패널(110)에 형성된 박막 트랜지스터의 동작이 가능한 스윙 폭으로 쉬프트시킨다. 레벨 쉬프터(144)는 제1 내지 제n 게이트 펄스들(GP1~GPn)을 제1 내지 제m 게이트 라인들에 순차적으로 공급한다.
공통전압 보상회로(170)는 비반전 단자, 반전 단자 및 출력 단자를 포함한다. 비반전 단자는 기준 공통전압(Vcom)이 공급된다. 반전 단자는 제1 저항이 접속되며, 공통전압 피드백 채널로부터 피드백 공통전압이 인가된다. 출력 단자(Vcom out)는 제2 저항을 통해 반전 단자에 연결되며, 공통전압의 보상신호를 공통전압 라인(111)에 출력한다. 여기서 기준 공통전압(Vcom)은 리플이 포함되지 않는 공통전압이다. 공통전압의 보상신호는 비반전 단자와 반전 단자에 입력된 기준 공통전압과 피드백 공통전압 간의 차를 소정의 보상비로 반전 증폭한 신호이다.
스위칭 트랜지스터(Q1, 171)는 게이트 출력 채널들(Gate Out1 내지 Gate Out5) 중 어느 하나에 연결된 게이트전극, 공통전압 피드백 채널(Vcom FB1 내지 Vcom FB5)에 연결된 소스전극, 및 공통전압 보상회로(170)에 연결된 드레인전극을 포함한다. 스위칭 트랜지스터 어레이(Q1, 171)는 다수의 스위칭 트랜지스터(Q11 내지 Q1n)을 포함한다. 스위칭 트랜지스터 어레이(Q11, 171)의 게이트전극들은 게이트 출력 채널들(Gate Out1 내지 Gate Out5) 각각에 일대일로 연결된다. 또는 스위칭 트랜지스터 어레이(Q11, 171)의 게이트전극들은 N(자연수)게이트 출력 채널들이 그룹으로 나누어진 M(자연수)개의 게이트 출력 채널 그룹 각각에 연결될 수 있다. 스위칭 트랜지스터 어레이(Q1, 171)는 공통전압 피드백 채널(Vcom FB1 내지 Vcom FB5)과 반전단자에 접속된다. 예를 들어, 제11 스위칭 트랜지스터(Q11)의 게이트전극은 제1 게이트 출력 채널(Gate Out1)에 일대일로 연결된다. 제11 스위칭 트랜지스터(Q11)는 제1 공통전압 피드백 채널(Vcom FB1)과 반전단자에 접속된다. 제12 스위칭 트랜지스터(Q12)의 게이트전극은 제2 게이트 출력 채널(Gate Out2)에 일대일로 연결된다. 제12 스위칭 트랜지스터(Q12)는 제2 공통전압 피드백 채널(Vcom FB2)과 반전단자에 접속된다. 스위칭 트랜지스터 어레이(Q1, 171)의 자세한 동작은 도 6 내지 도 7b를 결부하여 설명하기로 한다.
도 4에서는 공통전압 피드백 채널들(Vcom FB1 내지 Vcom FB5)과 게이트 출력 채널들(Gate Out1 내지 Gate Out5)이 실질적으로 동일한 채널의 개수로 도시하였으나 이에 한정되는 것은 아니다.
도 5에 도시된 바와 같이, 하나의 공통전압 피드백 채널(Vcom FB1)은 2개의 게이트 출력 채널들(Gate Out1 내지 Gate Out2)당 1개씩 구비될 수 있다. 2개의 게이트 출력 채널들(Gate Out1 내지 Gate Out2)이 적어도 하나 이상의 그룹으로 구분되면, 공통전압 피드백 채널(Vcom FB1 내지 Vcom FB5)은 게이트 출력 채널(Gate Out1 내지 Gate Out2)의 그룹마다 하나씩 구비될 수 있다. 이와 같이, 공통전압 피드백 채널(Vcom FB1)이 게이트 출력 채널(Gate Out1 내지 Gate Out2)의 그룹마다 하나씩 구비되면 스위칭 트랜지스터(Q1, 171)도 이에 대응하여 게이트 출력 채널(Gate Out1 내지 Gate Out5)의 그룹마다 하나씩 구비될 수 있다.
도 5에서는 하나의 공통전압 피드백 채널(Vcom FB1)은 2개의 게이트 출력 채널들(Gate Out1 내지 Gate Out2)당 1개씩 구비되는 것을 도시하였으나 이에 한정되는 것은 아니며, 공통전압 피드백 채널(Vcom FB1 내지 Vcom FB N)은 N(N은 양의 정수)개의 게이트 출력 채널들(Gate Out1 내지 Gate Out N)당 1개씩 구비될 수 있다.
본 발명의 공통전압 보상회로(170)는 게이트 구동회로(140) 내에 내장됨으로써, 액정표시패널(110), 게이트 구동회로(140) 및 액정표시패널(110)로 이어지는 짧은 공통전압의 입력경로를 형성한다. 이와 같이, 공통전압 보상회로(170)는 다수의 게이트 드라이브 IC에 내장되어 공통전압의 입력경로가 짧아짐으로써, RC 딜레이를 최소화할 수 있다.
본 발명은 공통전압 보상회로(170)를 이용해 액정표시패널(110)의 피드백 공통전압 라인들로부터 피드백 공통전압을 피드백(feedback)받고 공통전압(Vcom)의 보상신호를 공통전압 라인(111)에 순차적으로 출력하여 보상한다. 그 결과, 본 발명은 화이트 계조에서 그레이 계조로 급변하는 경우 발생하는 공통전압의 리플을 보상할 수 있는 효과가 있다.
본 발명은 공통전압 피드백 채널 별로 피드백 공통전압을 공통전압 보상회로(170)에 순차적으로 연결해 줌으로써, 패널 로드에 의한 시간지연도 최소화할 수 있다.
도 6은 게이트 구동회로의 입출력 신호를 보여주는 파형도이고, 도 7a 및 도 7b는 본 발명의 실시 예에 따른 스위칭 트랜지스터 어레이(Q1, 171)의 동작을 보여주기 위한 도면이다.
도 6을 참조하면, 게이트 구동회로(140)에 입력되는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 및 게이트 출력 인에이블 신호(GOE)가 나타나 있다. 또한, 게이트 구동회로(140)로부터 출력되는 게이트 펄스(GP)가 나타나 있다.
게이트 스타트 펄스(GSP)는 1 프레임 기간(1 frame)의 초기에 첫 번째 게이트 펄스의 타이밍을 제어하기 위해 발생된다. 타이밍 콘트롤러(150)는 게이트 구동회로(140)를 제어하여 게이트 라인에 게이트 펄스를 출력하도록 게이트 쉬프트 클럭(GSC)과 게이트 출력 인에이블 신호(GOE)를 출력한다.
제11 스위칭 트랜지스터(Q11)는 제1 레벨 쉬프터(144)를 통해 출력되는 게이트 펄스의 게이트 하이 전압(VGH)이 공급되면 턴 온된다. 제11 스위칭 트랜지스터(Q11)가 턴 온되면, 제1 공통전압 피드백 채널(Vcom FB1)과 반전 단자가 연결된다. 이에 따라, 리플이 포함된 피드백 공통전압은 제1 공통전압 피드백 채널(Vcom FB1) 및 반전 단자로 연결되는 ⓐ경로를 통해 공통전압 보상회로(170)에 공급된다.
도 6 및 도 7b를 살펴보면, 제11 스위칭 트랜지스터(Q11)는 제1 레벨 쉬프터(144)를 통해 출력되는 게이트 펄스의 게이트 로우 전압(VGL)이 공급되면 턴 오프된다. 제11 스위칭 트랜지스터(Q11)가 턴 오프되면, 제1 공통전압 피드백 채널(Vcom FB1)과 반전 단자가 차단된다.
여기서는 제11 스위칭 트랜지스터(Q11)를 중심으로 설명하였으나, 제12 스위칭 트랜지스터(Q12) 내지 제1n 스위칭 트랜지스터(Q1n)도 제11 스위칭 트랜지스터(Q11)와 실질적으로 동일하게 동작될 수 있다.
본 발명의 공통전압 보상회로(170)는 게이트 구동회로(140)에 내장되어 피드백 공통전압의 입력경로가 줄어든다. 그 결과 RC 딜레이를 최소화할 수 있다. 또한, 본 발명의 공통전압 보상회로(170)는 액정표시패널에 배치되는 공통전압 라인(111)과 연결되는 적어도 하나 이상의 공통전압 피드백 채널들로부터 피드백 공통전압(Vcom)을 피드백(feedback)받아 공통전압의 보상신호를 공통전압 라인(111)에 출력할 수 있다. 그 결과 적어도 하나의 공통전압 라인(111)에 순차적으로 보상할 수 있을 뿐만 아니라 패널 로드에 의한 시간지연도 최소화할 수 있다.
도 8은 본 발명의 실시 예에 따른 피드백 공통전압의 입력경로 및 공통전압의 보상신호의 공급경로를 보여주기 위한 도면이다.
도 8을 살펴보면, 액정표시패널(110)의 ①의 위치에서 측정하면, 도 8의 (b)의 ①과 같은 리플이 측정될 수 있다.
도 8의 (b)의 ①과 같은 리플이 발생되면, 게이트 펄스에 따라 스위칭 트랜지스터(Q1)가 턴 온되어 공통전압 피드백 채널(Vcom FB)이 공통전압 보상회로(170)의 반전 단자와 연결된다. 이에 따라, 리플이 포함되는 피드백 공통전압은 공통전압 라인(111), 공통전압 피드백 채널(Vcom FB) 및 반전 단자로 연결되는 경로를 통해 공통전압 보상회로(170)에 공급된다. 도 8의 (b)의 ②는 공통전압 라인(111), 공통전압 피드백 채널(Vcom FB) 및 반전 단자로 연결되는 경로(②)에서 측정한 리플이 포함되는 피드백 공통전압이다. 이와 같이, 게이트 구동회로(140)에 내장된 공통전압 보상회로(170)에 공급되는 피드백 공통전압의 입력경로가 현저하게 줄어든다. 그 결과 RC 딜레이가 최소화할 수 있다.
공통전압 보상회로(170)는 리플이 포함되는 피드백 공통전압이 입력되면, 공통전압의 보상신호를 공통전압 라인(111)에 출력한다. 도 8의 (b)의 ③는 공통전압 라인(111)에서 측정한 공통전압의 보상신호이다. 공통전압의 보상신호는 리플과 반대 위상을 가지는 파형이다. 공통전압 보상회로(170)를 통해 공통전압 라인(111)에 출력되는 공통전압의 보상신호는 공통전압의 보상신호의 공급경로를 경유하는 동안 T2'만큼 RC 딜레이된다. 이와 같이, 본 발명의 공통전압 보상회로(170)는 게이트 구동회로(140)에 내장됨으로써, 피드백 공통전압의 입력경로가 줄어들어 RC 딜레이를 최소할 수 있고, 공통전압 피드백 채널에 따라 피드백 공통전압을 공통전압 보상회로(170)에 공급함으로써, 패널 로드에 의한 시간 지연을 최소화할 수 있다.
지금까지 설명한 본 발명의 실시 예에 따른 공통전압 보상회로(170)는 피드백 공통전압의 입력경로를 줄임으로써, RC 딜레이를 최소할 수 있으나, 공통전압의 보상신호의 공급경로에 의한 RC 딜레이 양을 줄일 수 없었다. 이를 해결하기 위해 본 발명의 다른 실시 예에 따른 공통전압 보상회로(170)는 다음과 같다.
도 9는 도 3에 도시된 공통전압 보상회로가 포함되는 게이트 구동회로를 상세히 보여주는 회로도이다.
도 9를 참조하면, 게이트 구동회로(240)는 다수의 게이트 드라이브 집적회로(IC)를 포함하고, 공통전압 보상회로(270)를 내장한다. 게이트 드라이브 집적회로(IC) 각각은 쉬프트 레지스터(241), 레벨 쉬프터(244), 쉬프트 레지스터(241)와 레벨 쉬프터(244) 사이에 접속된 다수의 논리곱 게이트(이하, "AND 게이트"라 함, 242) 및 게이트 출력 인에이블신호(GOE)를 반전시키기 위한 인버터(243)를 포함한다. 게이트 드라이브 직접회로에 대한 자세한 설명은 도 4 및 도 5를 통해 충분히 알 수 있으므로 생략하기로 한다.
공통전압 보상회로(270)는 비반전 단자, 반전 단자 및 출력 단자를 포함한다. 비반전 단자는 기준 공통전압(Vcom)이 공급된다. 반전 단자는 제1 저항이 접속되며, 공통전압 피드백 채널로부터 피드백 공통전압이 인가된다. 출력 단자(Vcom out)는 제2 저항을 통해 반전 단자에 연결되며, 공통전압의 보상신호를 공통전압 라인(111)에 출력한다. 여기서 기준 공통전압(Vcom)은 리플이 포함되지 않는 공통전압이다.
도 9에서는 공통전압 피드백 채널들과 게이트 출력 채널들이 실질적으로 동일한 채널의 개수로 도시하였으나 이에 한정되는 것은 아니다.
공통전압 피드백 채널(Vcom FB1 내지 Vcom FB5)은 N(N은 양의 정수)개의 게이트 출력 채널들(Gate Out1 내지 Gate Out5)당 1개씩 구비될 수 있다. N(N은 양의 정수)개의 게이트 출력 채널들(Gate Out1 내지 Gate Out5)이 적어도 하나 이상의 그룹으로 구분되면, 공통전압 피드백 채널(Vcom FB1 내지 Vcom FB5)은 게이트 출력 채널(Gate Out1 내지 Gate Out5)의 그룹마다 하나씩 구비될 수 있다. 이와 같이, 공통전압 피드백 채널(Vcom FB1 내지 Vcom FB5)이 게이트 출력 채널(Gate Out1 내지 Gate Out5)의 그룹마다 하나씩 구비되면 스위칭 트랜지스터 에레이(271)도 이에 대응하여 게이트 출력 채널(Gate Out1 내지 Gate Out5)의 그룹마다 하나씩 구비될 수 있다.
스위칭 트랜지스터(Q2, 271)는 게이트 출력 채널들 중 어느 하나에 연결된 제1 게이트전극, 공통전압 피드백 채널에 연결된 제1 소스전극, 및 공통전압 보상회로에 연결된 제1 드레인전극을 포함하는 제1 스위칭 트랜지스터와 게이트 출력 채널들 중 어느 하나에 연결된 인버터, 인버터에 연결된 제2 게이트전극, 공통전압 피드백 채널에 연결된 제2 소스전극, 공통전압 보상회로에 연결된 제2 드레인전극을 포함하는 제2 스위칭 트랜지스터를 포함한다. 스위칭 트랜지스터 어레이(271)는 다수의 스위칭 트랜지스터(Q21 내지 Q2n)을 포함한다.
스위칭 트랜지스터 어레이(271)의 제1,2 게이트전극은 게이트 출력 채널들(Gate Out1 내지 Gate Out5) 각각에 일대일로 연결된다. 또는 스위칭 트랜지스터 어레이(271)의 제1,2 게이트전극들은 N(자연수)게이트 출력 채널들이 그룹으로 나누어진 M(자연수)개의 게이트 출력 채널 그룹 각각에 연결될 수 있다. 스위칭 트랜지스터 어레이(271)는 공통전압 피드백 채널(Vcom FB1 내지 Vcom FB5)과 반전단자에 접속된다.
예를 들어, 제21 스위칭 트랜지스터(Q21)의 제1 게이트전극은 제1 게이트 출력 채널(Gate Out1)에 일대일로 연결된다.
제22 스위칭 트랜지스터(Q22)의 제2 게이트전극은 제1 게이트 출력 채널(Gate Out1)에 일대일로 연결된다. 제22 스위칭 트랜지스터(Q22)의 제2 게이트전극와 제1 게이트 출력 채널(Gate Out1) 사이에는 인버터가 연결된다. 제21 스위칭 트랜지스터(Q21) 및 제22 스위칭 트랜지스터는 제1 공통전압 피드백 채널(Vcom FB1)과 반전단자에 접속된다. 제23 스위칭 트랜지스터(Q23)의 제1 게이트전극은 제2 게이트 출력 채널(Gate Out2)에 일대일로 연결된다. 제24 스위칭 트랜지스터(Q24)의 제2 게이트전극와 제2 게이트 출력 채널(Gate Out1) 사이에는 인버터가 연결된다. 제22 스위칭 트랜지스터(Q22) 및 제24 스위칭 트랜지스터(Q24)는 제2 공통전압 피드백 채널(Vcom FB2)과 반전단자에 접속된다. 스위칭 트랜지스터 어레이(271)의 자세한 동작은 도 10a 내지 도 10b를 결부하여 설명하기로 한다.
본 발명의 공통전압 보상회로(270)는 게이트 구동회로(140) 내에 내장됨으로써, 액정표시패널(110), 게이트 구동회로(140) 및 액정표시패널(110)로 이어지는 피드백 공통전압의 입력 경로 및 보상신호의 공급경로가 짧아진다. 그 결과 RC 딜레이를 최소화할 수 있다.
본 발명은 공통전압 보상회로(270)를 이용해 액정표시패널(110)의 공통전압 라인(111)들로부터 피드백 공통전압을 피드백(feedback)받고 공통전압(Vcom) 보상신호를 공통전압 라인(111)에 순차적으로 출력하여 보상한다. 그 결과, 본 발명은 화이트 계조에서 그레이 계조로 급변하는 경우 발생하는 공통전압의 리플을 보상할 수 있는 효과가 있다.
본 발명은 공통전압 피드백 채널 별로 피드백 공통전압을 공통전압 보상회로(270)에 순차적으로 연결해 줌으로써, 패널 로드에 의한 시간지연도 최소화할 수 있다.
도 10a 및 도 10b는 본 발명의 다른 실시 예에 따른 스위칭 트랜지스터(Q2, 271)의 동작을 보여주기 위한 도면이다.
게이트 구동회로(140)에 입력되는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE) 및 게이트 펄스(GP)에 대한 설명은 도 6에서 충분히 설명하였으므로 생략하기로 한다.
제1 게이트 출력 채널(Gate Out1)에 접속되는 제21 스위칭 트랜지스터(Q21)는 제1 레벨 쉬프터(144)를 통해 출력되는 게이트 펄스의 게이트 하이 전압(VGH)이 공급되어 턴 온된다. 제1 게이트 출력 채널에 접속되는 제22 스위칭 트랜지스터(Q22)는 레벨 쉬프터(144)를 통해 출력되는 게이트 펄스의 게이트 하이 전압(VGH)이 공급되면, 인버터에 의해 변환된 게이트 펄스의 게이트 로우 전압(VGL)이 공급되어 턴 오프된다.
제21 스위칭 트랜지스터(Q21)가 턴 온되고, 제22 스위칭 트랜지스터(Q22)가 턴 오프되면, 공통전압 피드백 채널(Vcom FB)과 반전 단자가 연결된다. 이에 따라, 리플이 포함된 피드백 공통전압은 공통전압 피드백 채널(Vcom FB) 및 반전 단자로 연결되는 ⓐ경로를 통해 공통전압 보상회로(270)에 공급된다.
이때, 제2 게이트 출력 채널에 접속되는 제23 스위칭 트랜지스터(Q23)는 레벨 쉬프터(144)를 통해 출력되는 게이트 펄스의 게이트 로우 전압(VGL)이 공급되어 턴 오프된다. 제24 스위칭 트랜지스터(Q24)는 레벨 쉬프터(144)를 통해 출력되는 게이트 펄스의 게이트 로우 전압(VGL)이 공급되면, 인버터에 의해 변환된 게이트 펄스의 게이트 하이 전압(VGH)이 공급되어 턴 온된다.
제23 스위칭 트랜지스터(Q23)가 턴 오프되고, 제24 스위칭 트랜지스터(Q24)가 턴 온되면, 공통전압 피드백 채널(Vcom FB)과 반전 단자가 차단된다. 이에 따라, 기준 공통전압은 ⓑ경로를 통해 공통전압 라인(111)에 공급된다.
제1 게이트 출력 채널에 접속되는 제21 스위칭 트랜지스터(Q21)는 레벨 쉬프터(144)를 통해 출력되는 게이트 펄스의 게이트 로우 전압(VGL)이 공급되어 턴 오프된다. 제1 게이트 출력 채널에 접속되는 제22 스위칭 트랜지스터(Q22)는 레벨 쉬프터(144)를 통해 출력되는 게이트 펄스의 게이트 로우 전압(VGL)이 공급되면, 인버터에 의해 변환된 게이트 펄스의 게이트 하이 전압(VGH)이 공급되어 턴 온된다.
제21 스위칭 트랜지스터(Q21)가 턴 오프되고, 제22 스위칭 트랜지스터(Q22)가 턴 온되면, 공통전압 피드백 채널(Vcom FB)과 반전 단자가 차단된다. 이에 따라, 기준 공통전압은 ⓒ경로를 통해 공통전압 라인(111)에 공급된다.
이때, 제2 게이트 출력 채널에 접속되는 제23 스위칭 트랜지스터(Q23)는 레벨 쉬프터(144)를 통해 출력되는 게이트 펄스의 게이트 하이 전압(VGH)이 공급되어 턴 온된다. 제24 스위칭 트랜지스터(Q24)는 레벨 쉬프터(144)를 통해 출력되는 게이트 펄스의 게이트 하이 전압(VGH)이 공급되면, 인버터에 의해 변환된 게이트 펄스의 게이트 로우전압(VGL)이 공급되어 턴 오프된다.
제23 스위칭 트랜지스터(Q23)가 턴 온되고, 제24 스위칭 트랜지스터(Q24)가 턴 오프되면, 공통전압 피드백 채널(Vcom FB)과 반전 단자가 연결된다. 이에 따라, 리플이 포함된 피드백 공통전압은 공통전압 피드백 채널(Vcom FB) 및 반전 단자로 연결되는 ⓓ경로를 통해 공통전압 보상회로(270)에 공급된다.
이와 같이 구성됨으로써, 본 발명의 다른 실시 예에 따른 제1, 제2 스위칭 트랜지스터(271)는 게이트 펄스가 인가되는 동안에는 공통전압 라인(111)을 공통전압 피드백 채널과 연결시켜 피드백 공통전압이 공급되도록 스위칭하고, 게이트 펄스가 인가되지 않는 동안에는 공통전압 라인(111)을 공통전압 피드백 채널과 차단시켜 공통전압 라인(111)에 공통 전압이 공급되도록 스위칭할 수 있다.
본 발명의 공통전압 보상회로(270)는 게이트 구동회로(240)에 내장되어 피드백 공통전압의 입력경로 및 공통전압의 보상신호의 공급경로가 줄어든다. 그 결과 RC 딜레이를 거의 제거할 수 있다. 또한, 본 발명의 공통전압 보상회로(270)는 공통전압 라인(111)에 연결되는 적어도 하나 이상의 공통전압 피드백 채널들로부터 피드백 공통전압(Vcom)을 피드백(feedback)받아 공통전압의 보상신호를 공통전압 라인(111)에 출력할 수 있다. 그 결과 적어도 하나의 공통전압 라인(111)을 순차적으로 보상할 수 있을 뿐만 아니라 패널 로드에 의한 시간지연도 최소화할 수 있다.
도 12는 본 발명의 다른 실시 예에 따른 피드백 공통전압의 입력경로 및 공통전압의 보상신호의 공급경로를 보여주기 위한 도면이다.
도 10을 살펴보면, 액정표시패널(210)의 ①의 위치에서 측정하면, 도 10의 (b)의 ①과 같은 리플이 측정될 수 있다.
도 10의 (b)의 ①과 같은 리플이 발생되면, 게이트 펄스에 따라 제1 스위칭 트랜지스터(Q21)가 턴 온되어 공통전압 피드백 채널(Vcom FB)이 공통전압 보상회로(270)의 반전 단자와 연결된다. 이에 따라, 리플이 포함되는 피드백 공통전압은 공통전압 라인(111), 공통전압 피드백 채널(Vcom FB) 및 반전 단자로 연결되는 경로를 통해 공통전압 보상회로(270)에 공급된다. 도 10의 (b)의 ②는 공통전압 라인(111), 공통전압 피드백 채널(Vcom FB) 및 반전 단자로 연결되는 경로(②)에서 측정한 리플이 포함되는 피드백 공통전압이다. 이와 같이, 게이트 구동회로(240)에 내장된 공통전압 보상회로(170)에 공급되는 피드백 공통전압의 입력경로가 현저하게 줄어든다. 그 결과 RC 딜레이가 최소화할 수 있다.
공통전압 보상회로(170)는 리플이 포함되는 피드백 공통전압이 입력되면, 공통전압의 보상신호를 공통전압 라인(111)에 출력한다. 도 10의 (b)의 ③는 공통전압 라인(111)에서 측정한 공통전압의 보상신호이다. 공통전압의 보상신호는 리플과 반대 위상을 가지는 파형이다. 공통전압 보상회로(270)는 리플이 포함되는 피드백 공통전압이 입력되면, 공통전압의 보상신호를 공통전압의 보상신호의 공급경로를 경유하여 공통전압 라인(111)에 출력된다. 그 결과 RC 딜레이가 최소화될 수 있다. 이와 같이, 본 발명의 공통전압 보상회로(270)는 게이트 구동회로(240)에 내장됨으로써, 피드백 공통전압의 입력경로와 공통전압의 보상신호의 공급경로를 모두 줄일 수 있어 RC 딜레이를 최소할 수 있다.
또한, 본 발명의 다른 실시 예는 본 발명의 실시 예보다 공통전압 라인(111)이 늘어나는 만큼 액정표시패널에 인가되는 공통전압의 입력 저항이 줄어든다. 그 결과 액정표시패널에 발생하는 리플을 전체적으로 감소할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
110, 210 : 액정표시패널 111 : 공통전압 라인
130, 230 : 게이트 구동회로 140, 240 : 데이터 구동회로
150, 250 :타이밍 콘트롤러 170, 270 : 공통전압 보상회로

Claims (6)

  1. 픽셀들에 게이트 펄스를 공급하는 게이트 라인들, 및 상기 픽셀들에 공통전압을 공급하는 공통전압 라인들이 구비된 표시패널,
    상기 게이트 라인들에 연결되는 게이트 출력 채널들과, 상기 공통전압 라인들에 연결되는 적어도 하나 이상의 공통전압 피드백 채널, 및 상기 게이트 펄스에 응답하여 상기 표시패널에 구비된 상기 공통전압 라인들, 상기 공통전압 피드백 채널 및 공통전압 보상회로를 전기적으로 연결하거나 차단하는 제1 스위칭 트랜지스터;를 구비하는 게이트 구동회로, 및
    상기 제1 스위칭 트랜지스터의 동작에 따라 상기 공통전압 피드백 채널에 전기적으로 연결되어 피드백 공통전압을 인가받고, 상기 피드백 공통전압의 리플에 대하여 역위상 전압으로 공통전압의 보상신호를 발생하는 상기 공통전압 보상회로를 갖는 액정표시장치.
  2. 제1 항에 있어서,
    상기 제1 스위칭 트랜지스터는 상기 게이트 출력 채널들 중 어느 하나에 연결된 제1 게이트전극, 상기 공통전압 피드백 채널에 연결된 제1 소스전극, 및 상기 공통전압 보상회로에 연결된 제1 드레인전극을 포함하는 액정표시장치.
  3. 제1 항에 있어서,
    상기 공통전압 보상회로는,
    기준 공통전압이 인가되는 비 반전 단자와,
    제1 저항을 통해 접속되며, 상기 공통전압 피드백 채널로부터 상기 피드백 공통전압이 인가되는 반전 단자와,
    제2 저항을 통해 상기 반전 단자에 연결되며, 상기 공통전압의 보상신호를 상기 공통전압 라인에 출력하는 출력 단자를 구비하는 액정표시장치.
  4. 제1 항에 있어서,
    상기 공통전압 피드백 채널은 N(N은 양의 정수)개의 게이트 출력 채널들당 1개씩 구비되는 액정표시장치.
  5. 제1 항에 있어서,
    상기 게이트 구동회로는
    제2 스위칭 트랜지스터를 더 포함하고,
    상기 제2 스위칭 트랜지스터는 상기 게이트 출력 채널들 중 어느 하나에 연결된 인버터, 상기 인버터에 연결된 제2 게이트전극, 상기 공통전압 피드백 채널에 연결된 제2 소스전극, 상기 공통전압 보상회로에 연결된 제2 드레인전극을 포함하는 액정표시장치.
  6. 제5 항에 있어서,
    상기 제2 스위칭 트랜지스터는 상기 게이트 펄스가 인가되는 동안에는 상기 공통전압 라인을 상기 공통전압 피드백 채널과 연결시켜 상기 피드백 공통전압이 공급되도록 스위칭하고, 상기 게이트 펄스가 인가되지 않는 동안에는 상기 공통전압 라인을 상기 공통전압 피드백 채널과 차단시켜 상기 공통전압 라인에 상기 공통 전압이 공급되도록 스위칭하는 액정표시장치.
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