KR101817056B1 - 복수의 전극들을 위한 샘플링 회로 및 샘플링 방법 - Google Patents

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Abstract

복수의 전극들을 위한 샘플링 회로로서, 이러한 회로는 복수의 전하 증폭기들 및 복수의 변조기들로서, 복수의 전하 증폭기들 및 복수의 변조기들에 포함된 각 전하 증폭기 및 각 변조기는 각각 복수의 전극들 중 하나의 전극에 대응하고, 각 변조기는 잔여 신호 및 복수의 전극들 중 각 샘플링된 전극에 대응하는 대강의 코드를 생성할 수 있는, 상기 복수의 전하 증폭기들 및 상기 복수의 변조기들, 복수의 변조기들에 의해 생성된 복수의 잔여 신호들을 수신할 수 있는 멀티플렉서, 멀티플렉서로부터 다중화된 잔여 신호를 수신할 수 있고 디지털화되고 다중화된 잔여 신호를 출력할 수 있는 잔여 아날로그 디지털 변환기, 및 디지털화되고 다중화된 잔여 신호, 및 각 샘플 전극에 대응하는 각 대강의 코드를 포함하는 복수의 대강의 코드를 수신할 수 있고 복수의 출력 코드들을 출력할 수 있는 디지털 합산 회로를 포함한다.

Description

복수의 전극들을 위한 샘플링 회로 및 샘플링 방법{SAMPLING CIRCUITRY AND SAMPLING METHOD FOR A PLURALITY OF ELECTRODES}
본 발명은 복수의 전극들을 위한 샘플링 회로, 및 복수의 전극들의 샘플링을 수행하기 위한 대응하는 방법에 관한 것이다. 보다 구체적으로, 본 발명은 전형적으로 근접 검출을 위해 사용되는 접지된 커패시터들의 측정을 위한 기술들에 관한 것이다.
접지된 커패시터들이 근접 검출을 위해 사용되는 동안, 상기 커패시터의 측정을 위해 관련 기술분야에서 다양한 기술들이 사용 가능하다.
하나의 알려진 기술이 도 1과 관련하여 여기에 기술된다. 도 1은 터치 감응 패널들 및 근접 검출기들에서 사용된 접지된 커패시터(Cin)를 측정하기 위한 알려진 기술을 도시한다. 이러한 기술은 용량성 전극의 전압을 변경시키고 Cin 양단의 대응하는 전하 변동을 검출하는 것으로 이루어진다. 이것은 피드백에서 커패시터(Cfb)를 갖는 전하 증폭기의 음의 입력(가상 접지)에 용량성 전극을 접속함으로써 달성된다. 입력 커패시터상의 전압 변동은, 음의 입력이 피드백을 통해 양의 입력을 추적할 것이기 때문에, 증폭기의 양의 입력에 잘-한정된 전압 변동을 인가함으로써 달성된다. 커패시터(Cin)를 가로지르는 전류가 Cfb를 향해 오로지 흐르므로(증폭기가 높은 임피던스 입력들을 갖으므로), Cin을 가로지르는 전하 변동(및 따라서 Cin 자체 값)은 피드백 커패시터(Cfb)의 양단의 전압 변동을 측정함으로써 측정될 수 있다. 이러한 전압 변동은 아날로그 영역에서 직접 측정될 수 있거나, 처리될 수 있거나, 또는 디지털 영역으로 변환될 수 있다. 도 1에 도시된 회로는 이미 언급된 소자들 이외에, 또한 판독 회로(120), 검출될 입력 커패시터(20), 및 가변 전압원(80)을 포함한다. 본 명세서에 있어서, 가변 전압원(80)은 또한 여기 전압원(80) 또는 변하는 전압원(80)으로 식별될 수 있고, 여러 용어들이 동일한 의미를 갖는다.
이러한 기술의 단점은, 전극 입력 노드와 접지 사이에 연결될 수 있는 임의의 기생 커패시터(Cpar), 특히 입력 패드들에 관련된 기생 커패시터들, 입력 증폭기의 보호 및 기생 커패시터들, 또는 공급 전압들에 대한 기생 커패시터들에 대해 극단의 민감성이다. 실제, 이들 기생 커패시터들은 측정될 커패시터와 구별될 수 없을 것이고, 따라서 측정 결과에 영향을 미친다.
프랑스 특허 제FR 2 756 048호는 전형적으로 근접 검출을 위해 사용되는 접지된 커패시터의 측정을 위한 기술들을 설명한다. 이들 기술들의 장점은 이들의 정확성에, 및 이들이 기생 커패시터들에 상당히 민감하지 않다는 점에 있다. 이는 접지에 대해, 용량성 전극의 전압뿐만 아니라 측정 회로의 모든 전압들을 변하게 함으로써 달성된다. 기생 커패시터들 양단의 전압이 변하지 않도록, 모든 전압들은 용량성 전극의 전압과 동일한 방식으로 변한다. 이 때문에, 모든 입력 회로 또는 전하 증폭기는 로컬 기준 전위로 인용되고, 또한 로컬 접지(전형적으로 측정 회로의 기판)로 명명되며, 이는 변하는 전압(Vin)을 생성하는 전압원과 같은 일부 여기 회로에 의해 전역 접지에 대해 변하도록 야기된다. 이 기술은 도 2와 관련하여 도시된다. 도면으로부터 알 수 있는 바와 같이, 로컬 접지(플로팅 전압(VF))는 따라서 전역(외부) 접지에 대해 플로팅된다. 판독 회로는 로컬 접지로 인용되는 플로팅 양 및 음의 공급들을 통해 공급받는다. 측정 회로의 관점으로부터, "오로지" 외부 접지 전압이 변하고, 모든 내부 회로는 플로팅 전압으로 인용된다. 따라서, 측정은 기생 내부 커패시터들에 대해 민감하지 않다. 도 2에 도시된 회로는 도 1과 관련하여 위에서 이미 언급된 소자들에 덧붙여 플로팅 영역(170) 및 플로팅 공급 및 접지(175)를 포함한다.
이미 지적한 바와 같이, 도 1 및 도 2와 관련하여 위에서 설명한 회로들의 목적은, 모든 회로를 내부 접지 또는 플로팅 접지(VF)를 참조케 함으로써 용량성 전극(증폭기 가상 접지에 대응하는 노드)과 외부 접지 사이의 모든 기생 커패시터들에 대한 측정 회로의 민감도를 억제하는 것이다.
측정될 커패시터(Cin)는 측정 회로로부터 멀리 떨어질 수 있어서, 측정 회로에 대한 배선 연결(Cin)과 전역(외부) 접지 사이의 임의의 기생 커패시터가 측정된 커패시터에 더해지게 될 것이다. 이러한 에러를 회피하기 위하여, 측정 회로에 대한 배선 연결(Cin)은 보호 전극을 사용함으로써 외부 접지로부터 분리될 수 있다. 이러한 보호 전극은 이후, 용량성 전극과 보호부 사이의 커패시터가 일정한 전압으로 바이어스된 상태로 유지되어 측정 결과에 영향을 미치지 않도록, 내부 또는 플로팅 접지(VF)에 또는 VF에 대해 일정한 전압으로 바이어스된 노드에 연결되어야 한다. 이러한 이유로, 측정 회로는 내부 접지(VF)에 결합되거나, 내부 접지에 대해 일정한 전압으로 바이어스된 보호 출력을 가질 수 있고, 커패시터와 측정 회로 사이의 배선의 보호부는 도 3에 도시된 바와 같이 측정 회로의 이러한 출력에 결합되어야 한다. 도 3에 도시된 회로는 도 1 및 도 2와 관련하여 위에서 이미 언급된 소자들에 덧붙여 보호부(30)를 포함하고, 플로팅 전압(VF)은 85로 표시된다.
스마트폰들 또는 태블릿들에 전형적인 디스플레이 및 터치 스크린의 애플리케이션들에 있어서, 용량성 전극들은 LCD 디스플레이의 상부에 배치되고, 측정될 커패시턴스들은 스크린에 접근하는 손가락을 통과하여 이들 상부 전극들과 외부 접지 사이에 존재한다.
그러나, 손가락에 대해 상부측 상의 커패시턴스만이 관심 대상이고, 반면에 LCD 및 LCD로부터의 기생 신호들에 대한 커패시턴스는 손가락의 근접을 검출하는데 유용한 것이 아니다. LCD의 동작은 기생 커패시터들을 통해 판독 회로 내에서 원하지 않은 전하들을 방출하기 쉽고, 이는 근접 검출기의 출력을 왜곡할 수 있다. 이러한 이유로, 전도 보호층이 용량성 전극들과 LCD 디스플레이 사이에 삽입된다. 이러한 전도 보호층은 또한 터치 스크린과 측정 회로 사이의 배선의 보호를 위해, 측정 회로의 보호 출력에 결합되어야 한다.
이러한 측정 장치는, LCD 패널(200) 위에 투명 보호 전극(30)이 놓이고, 그 위에 복수의 전도 투명 픽셀들(25)이 배치되고, 이들 픽셀들은 판독 회로(120) 내에 포함된 복수의 용량-디지털 변환기들(CDC; 127)에 연결된 도 4와 관련하여 도시된다. 각 CDC(127)는 전하 증폭기를 포함한다. 보호 전극(30)이 등전위 표면으로 간주될 수 있으므로, 이는 효과적인 정전기 스크린을 제공하고, LCD(200)로부터 나올 수 있는 원하지 않는 간섭들은 보호 전위에 의해 효과적으로 차단되고, CDC 스테이지들(127)에 도달하지 않는다. 복수의 기생 결합 커패시턴스(210)는 디스플레이(200)와 보호부(30) 사이에 제공될 수 있다. 더욱이, 보호 커패시턴스(212)와 용량성 전극들(25)은 또한 보호부(30)와 측정 회로(120) 사이에 제공될 수 있다.
위에서 논의된 바와 같이, 판독 회로는 보호 전위(30)에 및 CDC의 전하 증폭기들의 비반전 입력들에 연결된 기준 전위(85)를 생성하는 가변 전압원(80)을 포함한다. 이러한 구성에 있어서, CDC 스테이지들은 낮은 임피던스의 가상 접지 입력들을 갖고, 픽셀 또는 용량성 전극들(25)은 필수적으로 보호 전극(30)의 전위(85)로 유지된다. 출력들(Vout_1, Vout_2, Vout_N)의 신호의 진폭은 전극들(25)에서 보았을 때 접지(Cin_1, Cin_2,..., Cin_N)를 향한 각 용량들에 비례한다. 중요하게, 보호 전극(30)과 픽셀들(25) 사이에 연결된 기생 커패시터들(212), 보호 커패시턴스들 양단의 전압은 일정하고, 따라서 이들 기생 소자들은 판독에 기여하지 않는다.
외부 접지 커패시터를 측정하기 위한 회로(120)는 따라서 도 5에 표시한 바와 같은 수 개의 빌딩 블록들을 포함한다:
- 전역 또는 외부 접지에 대해 가변적인 플로팅 전압 또는 플로팅 노드(VF), 또는 로컬 접지를 생성하기 위하여 사용된 여기 전압원(80);
- 측정될 커패시터 양단의 전하 변동을 측정하고, 이러한 커패시터를 나타내는 신호, 즉 바람직하게는 디지털 코드를 생성하기 위한 포착 회로. 용량성 입력 픽셀들의 수에 따라, 이러한 회로는 복수의 독립적인 커패시터-디지털 변환기들(130)을 포함할 수 있고, 이들 각각은 플로팅 접지(VF)에 참조된다. 변환기들(130)은 전하 증폭기(126)(출력과 음의 입력 사이에 결합된 피드백 커패시터 및 플로팅 전압(VF)(로컬 접지)에 결합된 양의 입력을 갖는 증폭기) 및 궁극적으로 아날로그-디지털 변환기들(128), 필터들, 증폭기들, 감쇄기들 또는 입력 멀티플렉서들(127)과 같은 후처리를 위한 다른 회로를 포함할 수 있다:
- 공급 전압들(V+, V-)의 생성부: 변환기들(130)이 플로팅 접지를 참조하기 때문에, 이들의 능동 소자들은 바람직하게 외부 접지보다는 플로팅 접지를 참조하는 전압원들을 공급받아야 한다. 플로팅 공급 유닛(175)은 외부 접지로 참조되는 외부 전압 공급(Vdd)으로부터 필요한 공급을 생성한다. 플로팅 공급 유닛(175)은 유도성 트랜스포머들, 부스트 또는 벅 버라이어티(buck variety)의 DC/DC 변환기들, 스위칭된 커패시터 회로, 또는 임의의 다른 전압 변환 방식을 포함할 수 있다.
제어 및 클록 신호들의 생성부(182): 포착 회로들의 많은 기능들은 외부 접지와 내부 또는 플로팅 접지 사이에 인가된 변조 신호와 동기가 맞춰질 필요가 있다. 특히, 전하의 검출은 완벽하게 변조 신호와 동기가 맞춰져야 한다. 더욱이, 포착 유닛들(130)로부터 나오는 데이터는 플로팅 전압 영역 밖으로 전송될 필요가 있다.
많은 애플리케이션, 특히 터치 스크린과 근접 검출기들이 관련된 애플리케이션들에 있어서, 많은 수의 커패시터들이 동시에 또는 연속적으로 측정되어야 한다. 측정 회로는 이후 많은 수의 커패시터들을 측정하기 위한 수 개의 포착 체인들 또는 병렬 포착 회로(130)를 또한 포함할 수 있다. 멀티플렉서(127)는 도 5에서 또한 도시된 바와 같이 상이한 입력 전극들을 하나씩 연속적으로 처리하기 위하여 각 측정 회로 앞에 추가될 수 있다. 포착 체인들 앞의 멀티플렉서들은 각 포착 체인에 의해 수 개의 입력들을 연속적으로 처리하는 것을 허용하고, 이에 의해 하나의 칩 상에서 구현하기 위한 포착 체인들의 수를 감소시킨다. 또한, 많은 수의 전극들이 감시되어야 할 때, 도 5의 측정 회로와 유사한 수 개의 칩들이 병렬로 또는 하나씩 연속하여 동작될 수 있다.
그러나, 단일 칩에 의해 처리될 수 있는 용량성 입력들의 수에 대한 물리적인 한계가 존재한다. 실용적인 이유들로 인해, 두 개의 연속적인 입력 패드들 사이에 최소 피치가 존재하고, 칩의 물리적인 크기는 사용된 공정의 특성, 열팽창, 및 다른 제한들에 의해 결정된 특정 한계들을 초과할 수 없다. 디스플레이 상의 용량성 셀들의 수가 단일 칩에 결합될 수 있는 입력들의 수를 초과할 때, 이들을 전부 처리하기 위하여 수 개의 칩들이 사용되어야 한다.
그러므로, 접지된 커패시터들의 측정을 위한 개선된 방법들 및 대응하는 회로가 요구되고, 특히 전하 증폭, 시그마 델타 변환 및 다중화된 잔여 양자화를 통해 근접 검출을 위한 개선된 용량성 감지 인터페이스들이 요구된다.
본 발명에 따라, 이들 목적들은 첨부된 청구항들의 대상을 이루는 수단들 및 방법들에 의해 달성된다.
본 발명은 예를 통해 주어지고 다음의 도면들에 의해 도시된 실시예들의 설명의 도움으로 더 양호하게 이해될 것이다.
본 발명은 접지된 커패시터들의 측정을 위한 개선된 방법들 및 대응하는 회로를 제공하고, 특히 근접 검출을 위한 개선된 용량성 감지 인터페이스들을 제공한다.
도 1은 터치-감응 패널들 및 근접 검출기들에서 사용되는 접지된 커패시터(Cin)를 측정하기 위한 종래의 기술을 도시하는 도면.
도 2는 기생 커패시터들에 민감하지 않은 접지된 커패시터의 측정을 위한 종래의 기술을 도시하는 도면.
도 3은 접지된 커패시터들의 측정을 위한 기술에 의해 사용되는 다른 종래의 회로로서, 기생 용량성 결합들을 최소화하기 위하여 능동 보호부를 사용하는 다른 종래의 회로를 도시하는 도면.
도 4는 터치 스크린들에서 사용된 것들과 같은 복수의 커패시터들의 측정을 위한 기술에 의해 사용되는 또 다른 종래의 회로를 도시하는 도면.
도 5는 도 4의 회로를 블록 표면으로 도시하는 도면.
도 6 및 도 7은 아날로그 신호들 또는 디지털 신호들의 디지털 평균화의 블록 표현을 각각 도시하는 도면.
도 8은 시그마 델타 변조기를 갖는 포착 체인의 구현을 도시하는 도면.
도 9는 해상도를 확대하기 위하여 변환의 시작 및 종료시 잔여 정량화를 통한 시그마 델타 ADC를 갖는 포착 체인을 나타내는 도면.
도 10은 해상도를 확대하기 위하여 변환의 시작시 적분기 리셋 및 변환의 종료시 잔여 정량화를 통한 증분 ADC를 갖는 포착 체인을 나타내는 도면.
도 11은 입력 멀티플렉서, 전하 증폭기, 시그마 델타 또는 증분 ADC, 잔여 ADC 및 디지털 합산 회로를 갖는 포착 체인을 나타내는 도면.
도 12는 입력 멀티플렉서, 전하 증폭기, 시그마 델타 또는 증분 ADC, 잔여 ADC 및 디지털 합산 회로를 갖는 수 개의 포착 체인을 갖는 측정 회로를 나타내는 도면.
도 13은 전극마다 전하 증폭기 및 증분 또는 시그마 델타 ADC를 갖고, 모든 전극들에 공통으로 다중화된 잔여 ADC를 갖는, 채널 주소지정의 4-입력 전극들을 나타내는 도면.
도 14는 시그마 델타 변환의 경우, 상이한 전극들에 대응하는 프레임들의 이동, 및 상이한 잔여 ADC 변환(4에 의한 다중화의 경우)의 타이밍을 나타내는 도면.
도 15는 증분 변환의 경우, 상이한 전극들에 대응하는 프레임들의 이동, 및 상이한 잔여 ADC 변환 및 리셋 신호(4에 의한 다중화의 경우)의 타이밍을 나타내는 도면.
도 16은 본 발명에 따른 방법의 블록 표현을 도시하는 도면.
대응하는 참조 문자들은 도면들 중 수 개의 도면들을 통해 대응하는 구성요소들을 나타낸다. 당업자들은 도면들 내의 소자들이 단순화와 명확성을 위해 도시되고, 반드시 축척에 맞춰 도시되지는 않음을 인식할 것이다. 예컨대, 도면들 내의 소자들 중 일부의 치수들은 본 발명의 다양한 실시예들의 이해의 개선을 돕기 위해 다른 소자들에 비해 과장될 수 있다. 또한, 공통적이지만 상업적으로 실현 가능한 실시예들 내에서 유용하거나 필요한 잘 이해되는 소자들은 본 발명의 이들 다양한 실시예들을 명료하게 하는 것을 용이하도록 간혹 도시되지 않는다.
다음의 설명은 제한하는 의미로 취해지지 않아야 하고, 다만 단순히 예시적인 실시예들의 일반적인 원리들을 설명하기 위하여 이루어졌다. 본 발명의 범주는 청구항들을 참조하여 결정되어야 한다.
본 명세서의 이하에서 포착 체인들이 기술될 것이다. 포착 체인이 하나의 입력 전극에서 보았을 때 용량을 측정하기 위해 배열된 회로 또는 회로의 일부이고, 이러한 용량을 나타내는 적절한 출력을 제공함을 이해해야 한다. 출력은 측정된 용량의 디지털 표현이 될 수 있고, 이러한 중요한 경우에 있어서 포착 체인은 하나 또는 수 개의 전하-디지털 변환기들(CDC)을 포함할 수 있다. 간혹, 터치-감응 픽셀들의 수는 많고, 개별적인 포착 체인은 수 개의 입력 전극들의 용량을 연속하여 그리고 인터리빙된 방식으로 측정하기 위하여 멀티플렉싱 디바이스를 포함한다. 도 6 내지 도 12의 예시적인 구현을 참조하면, 선택적인 입력 멀티플렉서 이후의 포착 체인의 제 1 블록은 전하 증폭기이다. 이 블록은 블록들(620 및 720)로서 도 6 및 도 7에 예시적으로 도시된다. 예시적으로, 전하 증폭기는 도 6 및 도 7에 도시된 바와 같이, 도 1에 도시된 Cfb 커패시터로서 피드백 커패시터와 증폭기를 포함할 수 있다.
전하 증폭기(예시적으로, 620 및 720)의 출력은 플로팅 접지 노드(플로팅 전압(VF) 또는 보호 전압)에 인가된 전압 변동에 동기가 맞춰지고 이에 비례하는 전압 변동을 겪는다. 전하 증폭기의 출력 전압 변동은 또한 검출될 입력 커패시턴스에 비례하고, 따라서 중요한 신호이다. A/D의 목적은 따라서 전하 증폭기의 출력 전압 변동을 정확하게 측정하는 것이다. 전하 증폭기의 이러한 출력 전압 변동은 플로팅 공급 영역에서, 따라서 플로팅 접지(보호, V+, 또는 V-)에 대해 측정되어야 한다.
예컨대, 사인파 신호가 플로팅 접지에 인가되면, 전하 증폭기의 출력에서 사인파 신호의 피크간 진폭이 측정되어 양자화되어야 한다. 이것은 전통적인 복조 방식, 예컨대 출력 신호를 사인파 입력 신호로 곱하고, 고조파들을 제거하기 위하여 저역 필터링함으로써 이루어질 수 있다.
구형파 신호가 플로팅 접지 상에 인가되면, 전하 증폭기의 구형파 출력 신호의 진폭은 측정 및 정량화되어야 하고, 정량화는 상승 및 하강 에지들의 진폭을 정량화하는 것을 의미한다. 상승 및 하강 에지들은 별도로 정량화될 수 있거나, 아날로그 영역에서 합산되어 정량화될 수 있고, 상이한 선택사항들이 가능하다.
그러나, 입력 커패시터를 전하 증폭기의 출력 전압의 전압 변동으로 변환하는 어떠한 방법이 사용되는지에 관계없이, 이러한 측정은 수 개의 잡음원들, 특히 기본적으로 저항들(4kTR 잡음), 증폭기들의 MOS 트랜지스터들(4kT/gm 잡음), 및 스위치들(kT/C 잡음을 초래)로 인한 회로의 열 잡음에 의해 오염될 것이다. 이것은 대략 평탄한 잡음 스펙트럼 밀도를 갖는 넓은 대역의 잡음(백색잡음)이다. 측정은 또한, 간섭자들, 예컨대 50/60Hz 전력망으로 인해 전극들에 결합되는 기생 신호들, 배터리 충전기들로 인한 기생 신호들, 등과 같은 다른 외부 잡음원들에 의해 오염될 수 있다.
이들 동요들을 감쇄시키는 가장 효과적인 방식은 다수 회 측정을 반복하고, 결과들을 평균하여, 동요하는 신호들을 필터링하는 것이다. 평균화는 직접(비가중된) 평균화(샘플들의 수로 나누어진 샘플들의 합)가 될 수 있거나, 또는 가중된 평균화(상이한 샘플들이 평균화할 때 상이한 가중치들을 갖는)가 될 수 있다. 어떠한 경우든지, 이러한 평균화는 저역 필터링에 대응한다. 필터 대역폭을 줄이기 위하여, 따라서 대부분의 동요들을 제거하기 위하여, 변조 신호(플로팅 접지를 변조하는 신호)의 다수의 사이클들에 걸친 측정을 평균화하는 것이 바람직하다. 따라서 대역폭은 실제로 평균화된 변조 사이클들의 수에 반비례한다. 그러나, 측정의 전체적인 지속기간은 기본적으로 변조 사이클들의 수에 변조 사이클의 기간을 곱한 것이다. 따라서 대역폭은 전체적인 측정 시간에 반비례한다. 따라서 한 측에서 변환 속도 또는 프레임 속도와 다른 측에서 좁은 대역 밖의 외부 동요의 폐기 사이에 명확한 균형이 존재한다.
상이한 변조 사이클들에 걸친 전하 증폭기의 출력 신호의 변동의 평균화는 상이한 방식들로 이루어질 수 있다.
제 1 해결책은 아날로그 영역에서 평균화를 수행하는 것이고, 이는 도 6에 도시된 블록도의 도움을 통해 도시된다. 도 6에 도시된 바와 같이, 전하 증폭기(620)는 블록(640)을 통해 아날로그 평균화를 겪는 신호를 출력하고, 이렇게 얻어진 아날로그 평균은 아날로그 디지털 변환을 수행할 수 있는 블록(660)으로 공급된다. 블록(660)의 출력은 평균 출력 코드이다.
아날로그 저역 필터를 통해 좁은 대역폭에 대한 평균화를 수행하는 것의 단점은 큰 커패시터들과 저항들, 따라서 큰 면적을 필요로 한다는 점이다. 다른 단점은 높은 해상도의 아날로그 디지털 변환기를 필요로 하고, 또한 대면적을 초래한다는 점이다.
대안적으로, 신호의 평균화는 디지털 영역에서 수행될 수 있다. 도 7은 디지털 평균화의 블록 표현을 도시한다.
디지털 평균화/필터링 기술들을 채용하는 한 가지 장점은 이들이 적은 실리콘 면적으로 상당히 효율적으로 구현될 수 있다는 점이다. 그러나, 고해상도 ADC는 여전히 요구된다. 도 7을 참조하면, 디지털 평균화는 블록(740)의 회로를 통해 아날로그 디지털 변환기를 거치는 신호를 출력하는 전하 증폭기(720)를 포함하는 것이 명백하다. 디지털 코드들은 ADC(740)에 의해 출력되고, 블록(760)의 성능들에 따라 디지털 평균화를 거친다. 블록(760)의 출력은 평균 출력 코드이다.
전하 증폭기의 출력 신호의 변동을 평균화하는 제 3의 해결책은 아날로그 디지털 변환을 수행하기 위하여 시그마 델타 또는 증분 ADC 변환기를 사용하는 것이다. 도 8에서, 이러한 변환기의 블록도가 도시된다.
도 8에 구현된 표현에 따라, 시그마 델타 변환기(800)는 전하 증폭기(820), 제 1 차 시그마 델차 변조기가 될 수 있는 시그마 델타 변조기(840), 및 디지털 저역 필터(860)를 포함한다. 시그마 델타 변조기는 전압 변동 검출 블록(842), 적분기(844), 정량자(846) 및 디지털 아날로그 변환기(848)를 포함한다.
시그마 델타 변환기(800)는 상대적으로 작은 실리콘 면적으로 고해상도를 달성할 능력을 갖는다. 이러한 유형의 변환기는 동시에 디지털 필터 내에서 평균화를 수행한다. 도 8에 도시된 해결책은 제 1차 시그마 델타 변조기를 위한 것이지만, 더 높은 차수의 시그마 델타 변조기가 또한 가능하다. 피크간 진폭 또는 전압 에지들과 같은 각 변조 사이클에서 전하 증폭기(820)의 변동은 먼저 842, Δ 또는 전압 변동 검출 블록으로 라벨이 붙은 블록에 의해 추출된다. 블록(842)의 출력은 이후 변조 주파수에서 또한 동작하는 스위치드 커패시터 적분기(844)에 의해 전형적으로 적분되지만, 다른 유형들의 적분기들(844)이 가능하다. 이러한 적분기(844)의 출력은 이후 거친 정량자(846)에 의해 변환되고, 비교기 또는 비교기들의 뱅크로서, 변조 레이트와 동일한 레이트로 생성된 작은 디지털 코드들(1 비트 또는 매우 제한된 수의 비트들)로 구현된다. 이들 코드들은 이후 블록(848)을 통해 아날로그로 다시 변환되고, 전하 증폭기의 출력 전압 변동들에 대응하는 입력 신호(Δ 블록의 출력)로부터 감산된다. 적분기(844)의 입력에 대한 피드백 루프로 인해, 출력 코드는 적어도 저주파수들에 대해 입력 신호와 매칭하도록 강제된다. 이것은 저주파수들에서 시그마 델타 루프의 출력 코드가 전하 증폭기 출력 전압 변동의 양호한 표현임을 의미한다. 따라서 시그마 델타 루프로부터의 출력 코드를 필터링함으로써 또는 평균화함으로써(평균화는 실제 필터링의 특별한 경우이다), 얻어지는 것은 전하 증폭기의 출력 전압 변동의 따라서 입력 커패시터의 평균화된(또는 저역 필터링된) 값을 나타내는 디지털 출력 코드이다. 평균화 및 ADC 변환은 따라서 동시에 수행된다.
이러한 접근법의 장점은 전하 증폭기의 출력 전압 변동에 대응하는 신호를 누적하기 위하여 매우 큰 커패시터들을 필요로 하지 않는다는 점이다. 실제, 누적된 신호가 주어진 레벨을 초과하자마자, 출력 코드에 대응하는 양은 피드백 경로에 의해 감산된다. 이러한 사실에 의해, 피드백 루프가 적분기의 포화를 회피하도록 관리하기 때문에, 많은 수의 샘플들 이후라도 신호의 제한된 양이 누적된다. 따라서, 이러한 누적은 큰 커패시터들 및 실리콘 면적을 필요로 하지 않는다.
다른 장점은 이러한 접근법이 한 번에 1비트를 생성하는 단순한 비교기를 갖는 극단의 경우 매우 거친 정량자를 통해 매우 높은 해상도를 달성할 수 있다는 점이다. 실제, 예컨대 65536 사이클들에 대한 출력 비트를 누적함으로써, 16-비트 해상도의 출력 코드를 얻을 수 있다. 에러들이 피드백 루프에 의해 보상되기 때문에, 정량자를 위해 어떠한 높은 정확도도 요구되지 않는다.
그러나, 실제로, 측정을 위해 평균화되는 변조 사이클들의 수는 제한된다. 실제, 이러한 수는 변조기간에 걸친 측정을 위해 사용 가능한 총 시간의 비율이다. 측정을 위해 사용 가능한 시간은 전극들이 스캔되어야 하는 프레임 레이트에 의해 제한되고, 이러한 시간은 한 프레임 동안 연속적으로 스캔될 전극들의 수에 반비례한다. 다른 한 편으로, 변조 주파수는 회로 또는 디스플레이에 대한 R-C 시상수, 전류 소비, 상이한 회로들이 동작될 수 있는 속도에 관련된 실제적인 이유에 의해 제한된다. 평균화될 수 있는 변조 사이클들의 수의 이러한 제한은 또한 도 8에 주어진 바와 같이 시그마 델타 ADC 변환기로부터 얻어질 수 있는 해상도를 제한할 수 있다. 제한된 수의 변조 사이클들을 통해 해상도를 증가시키기 위하여, 상이한 해결책들이 가능하다.
제 1의 해결책은 시그마 델타 변조기의 차수를 증가시키는 것이다. 그러나, 이는 복잡도를 상당히 증가시킨다. 특히, 더 높은 차수의 디지털 필터가 요구될 수 있록, 더 큰 복잡도 및 더 큰 지연시간을 갖는다.
제 2의 해결책은 거친 정량자, 따라서 피드백 경로 내의 DAC 중 하나의 해상도를 증가시키는 것이다. 그러나, 정량자 및 DAC의 보완적인 각 해상도 비트들은 기본적으로 소자들(비교기들, DAC의 소자들)의 수를 배가시키는 것을 필요로 하여, 복잡도가 지수함수적으로 증가하게 된다.
제 3의 해결책은 ADC에 의해 시그마 델타의 적분기의 출력을 주기적으로 정량화하는 것이다. 실제 이러한 적분기는 입력 신호와 출력 신호 사이의 차이를 누적시킨다. 따라서, 출력 신호가 입력 신호보다 낮으면 적분기 출력은 증가하고, 출력 신호가 입력 신호보다 높으면 적분기 출력은 감소한다. 따라서, 적분기의 변동을 정량화함으로써, 추정치를 정제하는 것이 가능하다. 도 8의 제 1차 시그마 델타 변조기의 특별한 경우, 디지털 필터는 주어진 수(N)의 연속적인 변조 사이클들에 걸쳐 거친 정량자로부터 출력 코드의 합산(또는 비-가중 평균화)을 단순히 계산함으로써 구현될 수 있다. 이러한 경우, 변환의 시작 및 종료 사이의 적분기의 출력 전압의 차이는 출력 코드 상에서 만들어진 에러(적분기의 증가의 경우 과소평가, 적분기의 감소의 경우 과대평가)에 직접 대응한다. 따라서, 변환 이전 및 이후 보조 ADC를 갖는 적분기의 출력 전압을 정량화함으로써, 변환의 결과를 정제하는 것이 가능하다.
최종 결과의 정확도는 충분한 해상도를 갖는 보조 ADC를 선택함으로써 이론적으로는 임의로 증가될 수 있다. 이러한 해결책은 도 9의 블록도와 관련하여 도시된다. 도 9에서, 해상도를 확장하기 위하여 변환의 시작 및 종료시 잔여 정량화 기능을 구비한 시그마 델타 ADC를 갖는 포착 체인(900)이 표시된다. 앞자리가 8로 표시된 소자들은 상술된 도 8과 관련하여 이미 식별되었다. 덧붙여, 도 9의 블록도는 평균화 소자(920), 변환의 시작 및 종료시 샘플링을 허용하는 스위치(940), 보조 아날로그 디지털 변환기(960), 지연부(980) 및 출력 블록(982)을 포함한다.
정량자(846)로부터 출력 코드들은 비-가중 평균화를 수행하는 블록(920)에 의해 평균화되고, 블록(920)은 "합"으로 라벨이 붙여진 신호를 생성한다. 적분기(844)의 출력은 잔여 ADC로도 또한 불리는 보조 ADC(960)에 의한 각 변환 이전 및 이후에 샘플링 및 정량화되어, 변환의 종료시 Q_init(적분기의 초기값에 대응하고 지연 소자 또는 레지스터에 저장되는 코드) 및 Q_end(적분기의 최종값에 대응하는 코드)로 명명된 2개의 출력 코드들을 제공한다. Q_end - Q_init의 차이는 이후 디지털적으로 계산되어, 결과(ΔQ; 변환의 시작 및 종료 사이의 적분기의 변동에 대응하는 코드)를 제공한다. 이 코드는 이후 블록(982) 내에서 적절한 가중을 갖고 신호 합에 더해져, 합 코드의 과소 또는 과대 평가를 정정하고, 고해상도 출력 코드를 제공한다.
다른 해결책은 각 변환의 시작시 적분기를 리셋하는 것이다. 이 경우, 초기 상태가 알려지므로, 리셋 전압이 잘 한정된 코드, 전형적으로 0, 어쨋든 한정된 값에 대응하는 방식으로 선택될 수 있어서, 정량화되는 것이 필요하지 않다. 그러므로, 변환의 종료시 최종 전압이 오로지 정량화될 필요가 있다.
이러한 해결책은 도 10에 도시되고, 도 10은, 해상도를 확장하기 위하여, 변환의 시작시 적분기의 리셋 및 변환의 종료시 잔여 정량화를 갖는 증분 ADC를 갖는 포착 체인의 블록 표현이다. 도 10에서, 표현된 포착 체인(1000)은 상술된 도 8과 관련하여 이미 식별된, 앞자리가 8로 표시된 소자들을 포함한다. 덧붙여, 도 10의 블록도는 평균화 소자(920), 변환의 종료시 샘플링을 허용하는 스위치(940), 보조 아날로그 디지털 변환기(960), 및 출력 블록(982)을 포함한다.
적분기의 리셋을 통해, 시그마 델타 변조기(840)는 증분 ADC가 된다. 시그마 델타 변조기(840)의 적분기(844)는 시그마 델타 루프로부터의 출력 코드가 얼마만큼 과소평가 또는 과대평가되었는지, 따라서 얼마만큼 잔여 변환 에러의 이미지인지를 나타낸다. 이러한 이유로, 이것은 잔여로 참조되고, 이를 샘플링하는 ADC 또는 보조 ADC가 잔여 ADC(960)로 참조된다. 따라서 보조 ADC(960)를 갖는 도 9 또는 도 10을 고려하면, 도 5에 도시된 측정 회로의 각 포착 체인은, 해상도를 확장하기 위하여, 모니터링할 수 개의 전극들 사이를 선택하기 위한 아날로그 입력 멀티플렉서, 전하 증폭기, 시그마 델타 또는 증분 ADC, 시그마 델타 또는 증분의 적분기의 출력을 주기적으로 평가하기 위하여 사용된 잔여 ADC, 잔여 ADC로부터의 결과들을 갖는 시그마 델타 또는 증분 ADC(합 신호)의 결과를 결합하기 위한 디지털 합산 회로를 포함한다. 이러한 조합은 도 11에 도시되고, 도 11은 입력 멀티플렉서, 전하 증폭기, 시그마 델타 또는 증분 ADC, 잔여 ADC 및 디지털 합산 회로를 갖는 포착 체인을 도시한다.
도 12는 입력 멀티플렉서, 전하 증폭기, 시그마 델타 또는 증분 ADC, 잔여 ADC 및 디지털 합산 회로를 갖는 수 개의 포착 체인들을 구비한 측정 회로를 도시한다.
도 11 및 도 12 모두에서, 표시된 모든 소자들은 이전 도면들과 관련하여 상세하게 설명되는 대응하는 참조 번호들에 의해 식별된다.
이론적으로, 각 변환에 대해 평균화될 수 있는 변조 사이클들의 최대 수(N)는 fmod/(frame_rate * N_input_mux)와 같고, 여기에서, fmod는 변조 레이트이고, frame_rate는 모든 전극들이 스캔되어야 하는 프레임 레이트이고, N_input_mux는 입력 멀티플렉서에 의해 스캔될 입력 전극들의 수이다.
그러나, 전형적으로 기생 저항들 및 커패시턴스들 및 속도 제한들로 인해, 실제 성취 가능한 변조 레이트는 제한된다.
예컨대, fmod가 8kHz로 제한되고, 125Hz의 프레임 레이트를 달성하기를 원한다고 가정하자. 이것은 8kHz/125Hz = 프레임 주기당 64개의 변조 사이클들에 해당한다. 각 입력 멀티플렉서들이 연속적으로 N_input_mux = 8개의 입력들을 스캔해야 한다고 가정하면, 이것은 최대 8개의 변조 사이클들이 변환당 평균화될 수 있음을 의미한다.
그러나, 새로운 변환을 위한 A/D를 재초기화하고, 변환의 종료시 잔여를 잔여 ADC로 전송하기 위하여, 멀티플렉서의 스위칭 이후 일부 시간이 또한 손실된다. 예컨대, 이러한 시간 손실이 4개의 변조 사이클들(변환의 시작시 2개 및 종료시 2개)에 대응한다고 간주하면, 이것은 오로지 4개의 변조 사이클들이 변환당 여전히 평균화될 수 있음을 의미하고, 이는 매우 낮은 수이다. 따라서, 오로지 매우 제한 수의 비트들(전형적으로 2 또는 3개의 비트들)이 제 1 ADC(시그마 델타 또는 증분 ADC)로부터 추출될 수 있어서, 모든 잔여 해상도(전형적으로 13 또는 14개 비트들)는 잔여 ADC에 의해 회복되어야 한다. 제한된 수의 평균화된 변조 사이클들은 따라서 잔여 ADC의 해상도에 대한 높은 제한사항들을 설정하여, 잔여 ADC를 위한 큰 실리콘 면적을 초래한다.
이러한 낮은 수의 평균화된 변조 사이클들을 갖는 다른 단점은 잡음이 강하게 감쇄되지 않는다는 점이다. 열 잡음 전력은 평균화된 변조 사이클들의 수로 나누어지고, 따라서 가능한 많은 수의 변조 사이클들에 걸쳐 평균화하는 것이 바람직하다. 열악한 감쇄는 또한 적은 수의 평균화된 변조 사이클들로 인한 외부 동요에 대해 얻어진다. 특히, 예컨대 8에 의해 입력 멀티플렉싱을 가정함으로써, 이것은 각 전극이 프레임 주기의 최대 1/8에 대응하는 시간 동안 측정됨을 의미한다. 따라서, 동요에 대한 필터의 대역폭은 프레임 레이트의 적어도 8배 정도이다. 잡음 및 동요에 대한 대역폭은 따라서 다중화된 입력 전극들의 수(N_input_mux)에 정비례한다. 따라서, 다중화된 입력 전극들의 수가 많을수록, 외부 동요들의 거부는 더 악화될 것이다.
이들 문제점들은 다중화된 입력들의 수(N_input_mux)를 감소시킴으로써, 또는 극단으로 입력 멀티플렉서를 완벽하게 억제(N_input_mux = 1에 대응)함으로써 강하게 경감될 수 있다. 그러나, 이것은 매우 큰 면적을 초래할 것인데, 왜냐하면 훨씬 많은 수의 완전한 ADC들(시그마 델타 또는 증분 ADC + 잔여 ADC)이 필요할 것이고, 극단의 경우 입력 멀티플렉서가 억제될 경우 입력 전극당 하나가 필요할 것이기 때문이다.
면적에 관해 제한된 경비로, 양호한 평균화, 따라서 잡음 및 동요들의 양호한 거부를 결합하기 위하여, 본 발명은 도 13에 도시된 회로를 제안한다.
도 13에 따라, 도면에 도시되지 않은 복수의 전극들이 샘플링되어, 오로지 라벨(inp_0, 1, 2 및 3)을 통해 도면에 도시된다고 간주한다. 도면에서, 오로지 4개의 입력 전극들이 샘플링된다고 간주된다. 샘플링될 수 있는 전극들의 수가 더 크지만, 오로지 도시 목적을 위해 본 명세서에서는 4가 선택되었다. 입력 전극들은 병렬로 샘플링된다. 도면에 도시된 바와 같이, 각 전극에 별도의 전하 증폭기(820.0, 820.1, 820.2 및 820.3) 및 별도의 변조기(840.0, 840.1, 840.2 및 840.3)가 대응한다. 변조기들(840)은 시그마 델타 변조기들 또는 증분 변조기들일 수 있다. 전하 증폭기(820.n) 및 변조기(840.n)는 입력 신호를 수신하고, 잔여 신호 및 잔여 신호에 대응하는 대강의 코드를 출력한다. 각 변조기(840)에 의해 출력된 복수의 잔여 신호들은 모든 수신된 신호들을 다중화하고 다중화된 잔여 신호를 출력하는 멀티플렉서(1302)에 공급된다. 다중화된 잔여 신호는 디지털화된 잔여 신호를 생성하는 잔여 아날로그 디지털 변환기(960)에 공급된다. 디지털화된 잔여 신호는 이후 디지털 합산 회로(920)에 공급된다. 각 변조기(840)에 의해 출력된 잔여 신호에 대응하는 복수의 대강의 코드들은 또한 디지털 합산 회로(920)에 직접 공급된다. 디지털 합산 회로(920)는 수신된 디지털화된 잔여 신호 및 복수의 대강의 코드들에 기초하여, 복수의 평균화된 출력 코드들을 출력한다.
그러므로, 본 발명은 복수의 전극들을 위한 샘플링 회로를 제안하고, 이러한 샘플링 회로는: 복수의 전하 증폭기들 및 복수의 변조기들로서, 상기 복수의 전하 증폭기들 및 상기 복수의 변조기들에 포함된 각 전하 증폭기 및 각 변조기는 각각 상기 복수의 전극들 중 하나의 전극에 대응하고, 각 변조기는 잔여 신호 및 상기 복수의 전극들 중 각 샘플링된 전극에 대응하는 대강의 코드를 생성하는, 상기 상기 복수의 전하 증폭기들 및 상기 복수의 변조기들, 복수의 변조기들에 의해 생성된 복수의 잔여 신호들을 수신할 수 있는 멀티플렉서, 상기 멀티플렉서로부터 다중화된 잔여 신호를 수신할 수 있고 디지털화되고 다중화된 잔여 신호를 출력할 수 있는 잔여 아날로그 디지털 변환기, 및 상기 디지털화되고 다중화된 잔여 신호 및 각 샘플 전극에 대응하는 각 대강의 코드를 포함하는 복수의 대강의 코드들을 수신할 수 있고 복수의 출력 코드들을 출력할 수 있는 디지털 합산 회로를 포함한다.
도 13의 회로는 전극마다 하나의 전하 증폭기 및 시그마 델타 또는 증분 ADC, 및 수 개의 전극들에 공통인 멀티플렉서를 잔여 ADC의 앞으로 이동시키는 것으로 이루어진다. 도 13은 복수(본 예에서는 4개)의 입력 전극들을 샘플링할 수 있는 이러한 하나의 채널을 도시한다. 각 전극은 자신의 전용 전하 증폭기 및 시그마 델타 또는 증분 ADC를 갖는다. 따라서, 모든 입력 전극들은 병렬로 샘플링된다. 이것은 평균화를 증가시킨다.
실제로 예컨대 8kHz의 변조 레이트 및 125Hz의 프레임 레이트를 간주하면, 이것은 이전의 예에서 8 또는 4가 아닌, 각 전극들에 대한 변환당 64개의 변조 사이클들이 평균화될 수 있음을 의미한다. 동요의 양호한 거부는 이와 같이 또한 달성되는데, 왜냐하면 전하 증폭기 및 시그마 델타 ADC의 입력에서 다중화하는 경우에서와 같이 프레임 기간의 오로지 일부에서만 감시되는 대신에, 모든 전극들이 영구적으로 감시되기 때문이다.
전극마다 이제 하나의 전하 증폭기 및 하나의 시그마 델타 또는 증분 ADC가 존재하기 때문에 면적은 극적으로 증가하는 것으로 보일 수 있다. 이러한 면적이 증가하지만, 그렇게 크게 증가하지는 않는다. 실제, 양호한 평균화로 인해, 이들 블록들 상에 대한 잡음 제한사항들은 크게 완화되어, 필터링 커패시터들 및 트랜지스터들의 크기의 감소를 허용한다. 예컨대, 8개의 전하 증폭기들과 8개의 시그마 델타 또는 증분 ADC가 병렬로 존재한다면, 8배의 더 많은 샘플들이 평균화되어, 대부분의 커패시터들(전하 증폭기들의 피드백 커패시터들을 제외)의 크기들은 동일한 열 잡음 레벨을 유지하면서 대략 8배만큼 감소될 수 있다. 그리고, MOS 트랜지스터들의 구동의 크기들은 이에 따라 줄어들 수 있다.
도 13에 제안된 구성은 수 개의 전극들에 공통인 단일의 잔여 ADC를 갖는다. 그러나, 이전의 스테이지(증분 또는 시그마 델타 ADC)에서 예컨대 4 또는 8 대신에 64개의 더 많은 샘플들이 평균화되므로, 훨씬 더 큰 해상도가 제 1 ADC 스테이지에서 이미 추출되어, 잔여 ADC에 대해 요구되는 해상도는 이에 따라 완화됨으로써, 이러한 블록에 대한 면적 감소를 초래한다.
잔여 ADC가 주어진 변조 사이클의 종료시 시그마 델타 또는 증분 ADC의 적분기의 출력을 샘플링해야 함을 주목해야 한다. 잔여 ADC가 값을 샘플링한 후, 적분기로부터 분리되어, 예컨대 연속적인 근사 또는 ADC의 임의의 다른 원리에 의해 ADC 변환을 독립적으로 수행할 수 있다. 잔여의 ADC 변환 도중에, 증분 또는 시그마 델타 ADC는 시간의 손실을 회피하기 위하여 다음 변환을 위한 새로운 샘플들의 획득을 지속할 수 있다. 이러한 원리는 제 1 스테이지가 시그마 델타 또는 증분 ADC이고, 제 2 스테이지가 잔여 ADC인 파이프라인 ADC와 유사하다.
다중화는 잔여 ADC 이전에 발생한다. 실제, 잔여 ADC는 각 변환 전 후에, 따라서 상이한 변환들 사이에서, 따라서 전극당 프레임마다 기본적으로 한 번, 극히 낮은 변환 레이트로 적분기의 출력 전압을 정량화하여야 한다. 만약 입력당 하나의 잔여 ADC가 존재한다면, 그리고 125Hz의 프레임 레이트를 가정하면, 각 ADC는 매 8ms마다 변환을 수행하여야 할 것이다. 변환이 수㎲로 쉽게 수행될 수 있음을 간주하면, 잔여 ADC는 거의 모든 시간에 활성이 될 것이다. 따라서, 다중화를 통해 동일한 잔여 ADC가 다른 전극들을 위한 잔여 정량화들을 수행하기 위해 쉽게 재사용될 수 있으므로, 전극당 하나의 잔여 ADC를 구현하는 것은 실리콘 면적의 상당한 낭비가 될 것이다. 예컨대, 8에 의한 다중화는 잔여 ADC의 변환 시간이 1 ms 미만인 한 쉽게 구현될 수 있고, 또한 매우 편안한 값이 될 수 있다.
잔여가 2개의 시그마 델타 또는 증분 ADC 변환들 사이에 샘플링되어야 하므로, 공통의 잔여 ADC를 공유하는 상이한 전극들에 대한 프레임들의 위상들은, 상이한 전극들에 대한 잔여 변환들이 중첩되지 않도록, 적절하게 이동되어야 한다. 예컨대, 8에 의한 다중화의 경우 이상적으로, 상이한 전극들에 대응하는 프레임들은, 최대 시간이 변환을 위해 사용 가능케 하기 위하여, 프레임 기간의 1/8, 따라서 1ms만큼 이동되어야 한다.
프레임들의 이동 및 변환의 시작의 이동은, 4에 의한 다중화의 경우, 도 14에 도시된다. 도 14는 시그마 델타 변환의 경우, 상이한 전극들에 대응하는 프레임들의 이동 및 상이한 잔여 ADC 변환(4에 의한 다중화의 경우)의 타이밍을 도시한다.
도면에 따라, 첫 번째 4개 라인들은 시그마 델타(또는 증분) ADC 변환들의 한계들을 도시한다. 수직 분리들은 두 개의 연속된 ADC 변환들 사이의 분리를 나타낸다. 이것은 각 ADC 변환이 두 개의 수직 분리들 사이에서 생성된 대강의 출력 코드들을 합산함으로써 구현될 수 있음을 의미한다. 각 전극에 대응하는 잔여는 이후 각 변환의 시작시 및 종료시, 따라서 실제 각 변환 사이에서 샘플링된다. 잔여의 변환은 따라서 이후에 시그마 델타가 다음 변환을 수행하는 동안, 수행될 수 있다.
이미 언급한 바와 같이, 시그마 델타 변조기로부터의 출력 코드들의 합산은 변환 도중에 적분기의 전압 변동들에 대응하는, 따라서 도 9에 도시된 바와 같이 변환 이후 및 변환 이전의 잔여 코드 사이의 차이에 대응하는 코드에 더해진다. 그러나, 만약 적분기가 각 변환 이전에(또는 두 변환 사이에) 체계적으로 리셋된다면, 따라서 증분 ADC의 경우, 초기값이 0 또는 일정한 값으로 간주될 수 있으므로, 변환의 종료시의 오로지 최종 값이 도 10에 도시된 바와 같이 더해져야 한다. 이 경우, 변환의 종료시의 잔여는 변환의 종료시 기억되거나 감산될 필요가 없어서, 설계를 단순화시킨다. 그러나, 상이한 증분 ADC들의 잔여는, 이들이 변환들의 시작시 발생하여야 하기 때문에 위상 이동되어야 하고, 변환들은 위상 이동된다.
이러한 상황은 도 14와 유사하지만 상이한 증분 ADC들이 리셋되는 타이밍을 도시하는 도 15에 도시된다. 리셋들은 다음 변환들을 시작하기 위하여 실제 이전 변환의 잔여의 샘플링 직후에 발생한다.
도 15는 증분 변환의 경우, 상이한 전극들에 대응하는 프레임들의 이동 및 상이한 잔여 ADC 변환들 및 리셋 신호(4에 의한 다중화의 경우)의 타이밍을 도시한다. 잔여를 위한 변환 시간이 프레임 기간에 대해 매우 짧은 경우, 모든 입력들은 동일한 시간에 시작 및 중지하면서 동시에 획득될 수 있다. 이 경우, 모든 적분기들이 변환의 시작시 동시에 리셋되어야 하므로, 증분 ADC들이 사용되어야 한다. 병렬 획득의 종료시, 잔여 ADC는 증분 ADC들의 상이한 적분기들로부터 모든 잔여들을 하나씩 연속적으로 스캔한다.
물론, 측정 회로는, 각 채널 자체가 수 개의 전하 증폭기들 및 시그마 델타 또는 증분 ADC들, 하나의 잔여 증폭기 및 디지털 합산 회로를 포함하는, 도 13에 대응하는 수 개의 채널들의 모음으로 구성될 수 있다.
도 16은 본 발명에 따라 복수의 전극들을 샘플링하는 방법을 참조한다.
도 16에 도시된 바와 같이, 그리고 이전 단락에서 상세하게 설명된 바와 같이, 복수의 전극들을 샘플링하는 방법(1600)은 복수의 변조기들을 통해 적어도 복수의 잔여 신호들 및 복수의 대강의 코드들을 생성하는 단계(1602)를 포함하고, 각 잔여 신호 및 각 대강의 코드는 상기 복수의 전극들의 각 샘플링된 전극에 대응한다. 방법(1600)은 또한 멀티플렉서를 통해 복수의 변조기들을 통해 생성된 복수의 잔여 신호들을 수신하는 단계(1604)를 포함한다. 또한, 방법(1600)은 잔여 아날로그 디지털 변환기를 통해 상기 멀티플렉서로부터 다중화된 잔여 신호를 수신하고 디지털화되고 다중화된 잔여 신호를 출력하는 단계(1606)를 포함한다. 또한, 방법은 디지털 합산 회로를 통해 디지털화되고 다중화된 잔여 신호 및 복수의 대강의 코드들을 수신하고, 복수의 출력 코드들을 출력하는 단계(1608)를 포함한다.
그러므로, 요약하면, 본 발명은 복수의 전극들을 위한 샘플링 회로에 관한 것이고, 이러한 샘플링 회로는, 복수의 전하 증폭기들 및 복수의 변조기들로서, 상기 복수의 전하 증폭기들 및 상기 복수의 변조기들에 포함된 각 전하 증폭기 및 각 변조기는 각각 상기 복수의 전극들 중 하나의 전극에 대응하고, 잔여 신호 및 대강의 코드를 생성할 수 있는 각 변조기는 복수의 전극들 중 각 샘플링된 전극에 대응하는, 상기 복수의 전하 증폭기들 및 상기 복수의 변조기들, 복수의 변조기들에 의해 생성된 복수의 잔여 신호들을 수신할 수 있는 멀티플렉서, 멀티플렉서로부터 다중화된 잔여 신호를 수신할 수 있고 디지털화되고 다중화된 잔여 신호를 출력할 수 있는 잔여 아날로그 디지털 변환기, 및 디지털화되고 다중화된 잔여 신호, 및 각 샘플 전극에 대응하는 각 대강의 코드를 포함하는 복수의 대강의 코드를 수신할 수 있고 복수의 출력 코드들을 출력할 수 있는 디지털 합산 회로를 포함한다.
복수의 전극들 중 각 전극은 각 전하 증폭기 및 각 변조기에 의해 병렬로 별도로 처리된다. 디지털화되고 다중화된 잔여 신호는 복수의 변조기들이 포함하는 복수의 적분기들 사이에서 다중화된다. 선택적으로, 복수의 전극들이 포함한 상이한 전극들에 대응하는 프레임들의 복수의 위상들은 잔여 신호들의 시간 다중화를 허용하도록 위상 이동된다. 잔여 신호는 아날로그 신호들을 포함한다. 복수의 변조기들은 그들의 포함 적분기를 리셋할 때 증분 아날로그 디지털 변환기가 되고, 복수의 증분 아날로그 디지털 변환기들의 리셋시에 위상 이동이 발생한다. 잔여 신호는, 상이한 전극들을 위한 잔여 변환들이 중첩하지 않도록 이동되어야 하는 공통의 잔여 ADC를 공유하는 상이한 전극들을 위한 플레임들의 위상들과, 2개의 변조기들 또는 2개의 증분 ADC 변환기들 사이에서 샘플링된다.
본 발명은 또한 복수의 전극들을 샘플링하는 방법에 관한 것이고, 이러한 방법은, 복수의 변조기들을 통해 복수의 잔여 신호들 및 복수의 대강의 코드들을 생성하는 단계로서, 각 잔여 신호 및 각 대강의 코드는 상기 복수의 전극들 중 각 샘플링된 전극에 대응하는, 상기 생성하는 단계, 멀티플렉서를 통해 복수의 변조기들에 의해 생성된 복수의 잔여 신호들을 수신하는 단계, 잔여 아날로그 디지털 변환기를 통해 멀티플렉서로부터 다중화된 잔여 신호를 수신하고 디지털화되고 다중화된 잔여 신호를 출력하는 단계, 및 디지털 합산 회로를 통해 디지털화되고 다중화된 잔여 신호 및 복수의 대강의 코드들을 수신하고 복수의 출력 코드들을 출력하는 단계를 포함한다.
본 명세서에 개시된 본 발명이 본 발명의 특정 실시예들, 예시들 및 애플리케이션들에 의해 기술되었지만, 다양한 수정들 및 변경들이 청구항들에 설명된 본 발명의 범주를 벗어나지 않고 당업자들에 의해 이루어질 수 있다.
20 : 검출될 입력 커패시터 25 : 용량성 감지 전극들
30 : 보호부 80 : 가변 전압
85 : 플로팅 전위 120 : 측정 회로
126 : 멀티플렉서 127 : 전하 증폭기
128 : ADC 130 : 포착 체인
150 : 칩 170 : 플로팅 영역
175 : 플로팅 전원 및 접지 182 : 제어 및 클록 신호 생성부
200 : LCD, 용량성-터치 감응 어레이 210 : 기생 커패시턴스
212 : 보호 커패시턴스 620 : 전하 증폭기
640 : 아날로그 평균화 수단 660 : 아날로그 디지털 변환 수단
720 : 전하 증폭기 740 : 아날로그 디지털 변환기
760 : 디지털 평균화 수단 820 : 전하 증폭기
840 : 시그마 델타 변조기 842 : 전압 변동 검출 블록
844 : 적분기 846 : 정량자
848 : 디지털 아날로그 변환기 860 : 디지털 저역 필터
900 : 포착 체인 920 : 평균화 소자
940 : 스위치 960 : 보조 아날로그 디지털 변환기
980 : 지연부 982 : 출력 블록
1000 : 포착 체인 1302 : 멀티플렉서
1600 : 복수의 전극들을 샘플링하는 방법
1602 : 복수의 변조기들을 통해 복수의 잔여 신호들 및 복수의 대강의
코드들을 생성하는 단계
1604 : 멀티플렉서를 통해, 복수의 변조기들에 의해 생성된 복수의 잔여
신호들을 수신하는 단계
1606 : 잔여 아날로그 디지털 변환기를 통해 다중화된 잔여 신호를
수신하는 단계
1608 : 디지털화되고 다중화된 잔여 신호 및 복수의 대강의 코드들을
수신하는 단계

Claims (14)

  1. 복수의 전극들을 위한 샘플링 회로에 있어서:
    복수의 전하 증폭기들 및 복수의 시그마 델타 변조기들 또는 증분 변조기들로서, 상기 복수의 전하 증폭기들 및 상기 복수의 시그마 델타 변조기들 또는 증분 변조기들에 포함된 각 전하 증폭기 및 각 변조기는 각각 상기 복수의 전극들 중 하나의 전극에 대응하고, 각 변조기는 상기 복수의 전극들 중 각 샘플링된 전극에 대응하는 잔여 신호 및 대강의 코드(rough code)를 생성할 수 있는, 상기 복수의 전하 증폭기들 및 상기 복수의 시그마 델타 변조기들 또는 증분 변조기들,
    상기 복수의 시그마 델타 변조기들 또는 증분 변조기들에 의해 생성된 복수의 잔여 신호들을 수신할 수 있는 멀티플렉서,
    상기 멀티플렉서로부터 다중화된 잔여 신호를 수신할 수 있고 디지털화되고 다중화된 잔여 신호를 출력할 수 있는 잔여 아날로그 디지털 변환기, 및
    상기 디지털화되고 다중화된 잔여 신호, 및 각 샘플 전극에 대응하는 각 대강의 코드를 포함하는 복수의 대강의 코드를 수신할 수 있고, 복수의 출력 코드들을 출력할 수 있는 디지털 합산 회로를 포함하는, 복수의 전극들을 위한 샘플링 회로.
  2. 제 1 항에 있어서,
    상기 복수의 전극들 중 각 전극은 상기 각 전하 증폭기 및 상기 각 변조기에 의해 별도로 병렬로 처리되는, 복수의 전극들을 위한 샘플링 회로.
  3. 제 1 항에 있어서,
    상기 디지털화되고 다중화된 잔여 신호는 상기 복수의 시그마 델타 변조기들 또는 증분 변조기들이 포함한 복수의 적분기들 사이에서 다중화되는, 복수의 전극들을 위한 샘플링 회로.
  4. 제 1 항에 있어서,
    상기 복수의 전극들이 포함한 상이한 전극들에 대응하는 프레임들의 복수의 위상들은 상기 잔여 신호들의 시간 다중화를 용이하게 하기 위하여 위상 이동되는, 복수의 전극들을 위한 샘플링 회로.
  5. 제 4 항에 있어서,
    상기 잔여 신호는 아날로그 신호들을 포함하는, 복수의 전극들을 위한 샘플링 회로.
  6. 제 4 항에 있어서,
    상기 복수의 시그마 델타 변조기들 또는 증분 변조기들은, 그들이 포함하는 적분기를 리셋할 때, 증분 아날로그 디지털 변환기들이 되고,
    상기 위상 이동은 복수의 증분 아날로그 디지털 변환기들의 리셋시 발생하는, 복수의 전극들을 위한 샘플링 회로.
  7. 제 6 항에 있어서,
    상기 잔여 신호는 2개의 변조기들 또는 2개의 증분 ADC 변환기들 사이에서 샘플링되고,
    공통의 잔여 ADC를 공유하는 상이한 전극들을 위한 프레임들의 위상들은 상기 상이한 전극들에 대한 잔여 변환들이 중첩하지 않도록 이동되어야 하는, 복수의 전극들을 위한 샘플링 회로.
  8. 복수의 전극들을 샘플링하는 방법에 있어서:
    복수의 시그마 델타 변조기들 또는 증분 변조기들에 의해, 복수의 잔여 신호들 및 복수의 대강의 코드들을 생성하는 단계로서, 각 잔여 신호 및 각 대강의 코드는 상기 복수의 전극들 중 각 샘플링된 전극에 대응하는, 상기 생성하는 단계,
    멀티플렉서에 의해, 상기 복수의 시그마 델타 변조기들 또는 증분 변조기들에 의해 생성된 상기 복수의 잔여 신호들을 수신하는 단계,
    잔여 아날로그 디지털 변환기에 의해, 상기 멀티플렉서로부터 다중화된 잔여 신호를 수신하고 디지털화되고 다중화된 잔여 신호를 출력하는 단계, 및
    디지털 합산 회로에 의해, 상기 디지털화되고 다중화된 잔여 신호 및 상기 복수의 대강의 코드들을 수신하고, 복수의 출력 코드들을 출력하는 단계를 포함하는, 복수의 전극들을 샘플링하는 방법.
  9. 제 8 항에 있어서,
    상기 복수의 전극들 중 각 전극은 각 전하 증폭기 및 각 변조기에 의해 병렬로 별도로 처리되는, 복수의 전극들을 샘플링하는 방법.
  10. 제 8 항에 있어서,
    상기 디지털화되고 다중화된 잔여 신호는 상기 복수의 시그마 델타 변조기들 또는 증분 변조기들이 포함한 복수의 적분기들 사이에서 다중화되는, 복수의 전극들을 샘플링하는 방법.
  11. 제 8 항에 있어서,
    상기 복수의 전극들이 포함한 상이한 전극들에 대응하는 프레임들의 복수의 위상들은 상기 잔여 신호들의 시간 다중화를 허용하기 위하여 위상 이동되는, 복수의 전극들을 샘플링하는 방법.
  12. 제 11 항에 있어서,
    상기 잔여 신호는 아날로그 신호들을 포함하는, 복수의 전극들을 샘플링하는 방법.
  13. 제 11 항에 있어서,
    상기 복수의 시그마 델타 변조기들 또는 증분 변조기들은, 그들이 포함하는 적분기를 리셋할 때, 증분 아날로그 디지털 변환기들이 되고,
    상기 위상 이동은 복수의 증분 아날로그 디지털 변환기들의 리셋시 발생하는, 복수의 전극들을 샘플링하는 방법.
  14. 제 8 항에 있어서,
    상기 잔여 신호는 2개의 변조기들 또는 2개의 증분 ADC 변환기들 사이에서 샘플링되고,
    공통의 잔여 ADC를 공유하는 상이한 전극들을 위한 프레임들의 위상들은 상기 상이한 전극들에 대한 잔여 변환들이 중첩하지 않도록 이동되어야 하는, 복수의 전극들을 샘플링하는 방법.
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