KR101812497B1 - 반도체 소자 및 그 형성 - Google Patents

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청 싱 유
치아 웬 리우
예 수
켄 이치 고토
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Abstract

반도체 소자 및 그 형성 방법이 설명된다. 반도체 소자는 반도체 복합물(semiconductor composite)에서 채널에 인접한 활성 영역을 포함한다. 상기 활성 영역은 제 1 도펀트 농도를 갖는 제 1 활성 영역 층, 상기 제 1 활성 영역 층 위에 제 2 도펀트 농도를 갖는 제 2 활성 영역 층, 및 상기 제 2 활성 영역 층 위에 제 3 도펀트 농도를 갖는 제 3 활성 영역 층을 포함한다. 상기 제 3 도펀트 농도는 상기 제 2 도펀트 농도보다 크고, 상기 제 2 도펀트 농도는 상기 제 1 도펀트 농도보다 크다. 상기 채널은 제 1 채널 층 위에 탄소를 포함하는 제 2 채널 층 및 상기 제 2 채널 층 위에 제 3 채널 층을 포함한다. 상기 활성 영역 및 채널 구성이 없는 반도체 소자와 비교하여, 상기 활성 영역 구성은 구동 전류(drive current)를 향상시키고 접촉 저항을 감소시키며, 또한 상기 채널 구성은 단채널 효과(short channel effect)를 증가시킨다.

Description

반도체 소자 및 그 형성{SEMICONDUCTOR DEVICE AND FORMATION THEREOF}
반도체 소자에 있어서, 소자의 게이트에 충분한 전압 또는 바이어스(bias) 인가시 소스 영역 및 드레인 영역 사이의 채널 영역을 통해 전류가 흐른다. 상기 채널 영역을 통해 전류가 흐르는 경우, 상기 소자는 일반적으로 '온(on)' 상태에 있는 것으로 간주되고, 상기 채널 영역을 통해 전류가 흐르고 있지 않은 경우, 상기 소자는 일반적으로 '오프(off)' 상태에 있는 것으로 간주된다.
본 개시의 측면들은 첨부 도면과 함께 읽을 경우 다음의 상세한 설명으로부터 가장 잘 이해된다. 도면의 요소들 및/또는 구조들이 반드시 일정한 축척으로 도시되어 있는 것은 아님을 이해해야 할 것이다. 따라서, 다양한 피쳐들의 치수들은 논의의 명확성을 위해 임의적으로 증가되거나 축소될 수 있다.
도 1은 일부 실시예들에 따른, 반도체 소자를 형성하는 방법을 도시한 흐름도이다.
도 2는 일부 실시예들에 따른, 반도체 소자의 예시이다.
도 3은 일부 실시예들에 따른, 반도체 소자의 예시이다.
도 4는 일부 실시예들에 따른, 반도체 소자의 예시이다.
도 5는 일부 실시예들에 따른, 반도체 소자의 예시이다.
도 6은 일부 실시예들에 따른, 반도체 소자의 예시이다.
도 7은 일부 실시예들에 따른, 반도체 소자의 예시이다.
도 8은 일부 실시예들에 따른, 반도체 소자의 예시이다.
도 9는 일부 실시예들에 따른, 반도체 소자의 예시이다.
도 10은 일부 실시예들에 따른, 반도체 소자의 예시이다.
도 11은 일부 실시예들에 따른, 반도체 소자의 예시이다.
도 12는 일부 실시예들에 따른, 반도체 소자의 예시이다.
도 13은 일부 실시예들에 따른, 반도체 소자의 예시이다.
도 14는 일부 실시예들에 따른, 반도체 소자의 예시이다.
도 15는 일부 실시예들에 따른, 반도체 소자의 예시이다.
다음의 개시는 제공되는 주제의 상이한 피쳐들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 구성요소들 및 배치들의 구체적인 예들은 하기에서 본 개시를 단순화하기 위해 설명된다. 이들은, 물론, 단지 예들일 뿐이며 제한하고자 한 것이 아니다. 예를 들면, 하기의 설명에서 제 2 피쳐 위쪽에 또는 위에(over or on) 제 1 피쳐의 형성은 상기 제 1 및 제 2 피쳐들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 상기 제 1 및 제 2 피쳐들 사이에 추가적인 피쳐들이 형성되어 상기 제 1 및 제 2 피쳐들이 직접 접촉하지 않을 수 있는 실시예들도 포함할 수 있다. 또한, 본 개시는 상기 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순성 및 명확성을 위한 것이며 그 자체로 논의되는 상기 다양한 실시예들 및/또는 구성들 간의 관계를 말하는 것은 아니다.
또한, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", 및 "상부(upper)" 등과 같은, 공간 관련 용어들은 본 명세서에서, 도면들에 도시된 바와 같은, 다른 요소(들) 또는 피쳐(들)에 대한 하나의 요소 또는 피쳐의 관계를 설명함에 있어 설명의 용이성을 위해 사용될 수 있다. 상기 공간 관련 용어들은, 상기 도면들에 묘사된 방향에 부가하여, 사용 또는 작동 중인 장치(device)의 상이한 방향들을 포괄하고자 한 것이다. 상기 장치(apparatus)는 다른 방향을 향할 수 있으며(90도 회전되거나 또는 다른 방향들을 향할 수 있음), 본 명세서에서 사용되는 상기 공간 관련 서술어들은 이에 따라 마찬가지로 해석될 수 있다.
본 명세서에서 반도체 소자를 형성하는 하나 이상의 기법들 및 이에 의해 형성되는 결과적인 구조들이 제공된다.
일부 실시예들에 따른 반도체 소자(200) 및 반도체 소자(300)를 형성하는 방법(100)이 도 1에 도시되어 있으며, 제조의 다양한 단계들에서 이에 의해 형성되는 하나 이상의 구조들이 도 2 내지 도 15에 도시되어 있다. 일부 실시예들에 따르면, 반도체 소자(200)는 도 11에 도시된 바와 같은 반도체 복합물(semiconductor composite, 205)를 포함한다. 일부 실시예들에서, 반도체 복합물(205)는 제 1 채널 층(202), 제 2 채널 층(206), 및 제 3 채널 층(208)을 포함한다. 일부 실시예들에서, 상기 반도체 소자(200)는 상기 반도체 복합물(205) 내에 있으며 게이트(210)에 인접한 활성 영역(207)을 포함한다. 일부 실시예들에서, 상기 활성 영역(207)은 제 1 도펀트 농도를 갖는 제 1 활성 영역 층(220), 상기 제 1 활성 영역 층(220) 위에 제 2 도펀트 농도를 가지는 제 2 활성 영역 층(222), 및 상기 제 2 활성 영역 층(222) 위에 및 상기 반도체 복합물(205)의 상부면(top surface, 205a) 위에 제 3 도펀트 농도를 가지는 제 3 활성 영역 층(224)을 포함한다. 일부 실시예에서, 상기 반도체 소자(200)의 제 1 도펀트 농도, 상기 제 2 도펀트 농도 및 상기 제 3 도펀트 농도는 p-형 도펀트를 포함한다. 일부 실시예들에서, 상기 반도체 소자(300)는, 도 15에 도시한 바와 같이, 상기 반도체 복합물(205)를 포함한다. 일부 실시예들에서, 상기 반도체 소자(300)는 상기 반도체 복합물(205) 내에 있으며 및 게이트(210)에 인접한 활성 영역(307)을 포함한다. 일부 실시예들에서, 활성 영역(307)은 제 1 도펀트 농도를 갖는 제 1 활성 영역 층(320), 및 상기 제 1 활성 영역 층(320) 위에 제 2 도펀트 농도를 갖는 제 2 활성 영역 층(322)을 포함한다. 일부 실시예들에서, 상기 활성 영역(307)은 상기 제 2 활성 영역 층(322) 위에 및 상기 반도체 복합물(205)의 상기 상부면(205a) 위에 제 3 도펀트 농도를 갖는 제 3 활성 영역 층(324)을 포함한다. 일부 실시예들에서, 상기 반도체 소자(300)의 제 1 도펀트 농도, 상기 제 2 도펀트 농도 및 상기 제 3 도펀트 농도는 n-형 도펀트를 포함한다.
단계(102)에서, 일부 실시예들에 따르면, 도 2 내지 도 3에 도시한 바와 같은 상기 반도체 소자(200), 또는 상기 반도체 소자(300)를 형성하기 위해, 제 1 채널 층(202)이 기판(203)에 형성된다. 도 2로 돌아가서, 기판(203)은 얕은 트렌치 격리(shallow trench isolation, STI) 영역들(204) 사이에 있다. 일부 실시예들에서, 상기 기판(203)은 실리콘(silicon) 또는 게르마늄(germanium) 중 적어도 하나를 포함한다. 일부 실시예들에 따르면, 상기 기판(203)은 에피택셜층, 절연체 상의 반도체(semiconductor-on-insulator, SOI) 구조, 웨이퍼, 또는 웨이퍼로부터 형성된 다이(die) 중 적어도 하나를 포함한다. 일부 실시예들에서, 상기 STI 영역(204)은, 실리콘 산화물(SiO2)과 같은, 유전 물질을 포함한다. 일부 실시예들에서, 제 1 채널 임플란트가 상기 기판(203) 내로 주입된다. 일부 실시예들에서, 상기 제 1 채널 층 임플란트(implant)는 게르마늄(germinium)을 포함한다. 일부 실시예들에서, 상기 기판(203)에 제 1 어닐링(anneal)이 수행된다. 일부 실시예들에서, 상기 제 1 어닐링은 약 400℃ 내지 약 1000℃의 고온을 상기 반도체 소자에 인가하는 단계를 포함한다. 일부 실시예들에서, 상기 어닐링은, 상기 제 1 채널 층 임플란트에 기인하는, 상기 기판(203)에서의 격자 구조에 대한 손상을 회복시킨다(repair). 일부 실시예들에서, 상기 제 1 채널 층(202)을 형성하기 위해, 상기 기판(203)은, 예를 들면 식각(etching)에 의해, 리세스된다(recessed).
단계(104)에서, 일부 실시예들에 따르면, 도 3에 도시된 바와 같은 상기 반도체 소자(200), 또는 상기 반도체 소자(300)를 형성하기 위해, 상기 제 2 채널 층(206)이 상기 제 1 채널 층(202) 위에 형성된다. 일부 실시예들에서, 상기 제 2 채널 층(206)은, 예를 들면 에피택셜 성장에 의해, 성장된다. 일부 실시예들에서, 상기 제 2 채널 층(206)은 실리콘(silicon) 또는 탄소 중 적어도 하나를 포함한다. 일부 실시예들에서, 상기 제 2 채널 층(206)은 약 1% 미만의 탄소를 포함한다. 일부 실시예들에서, 상기 제 2 채널 층(206)은 약 2 nm 내지 약 15 nm의 제 2 채널 층 높이를 가진다. 일부 실시예들에서, 상기 탄소는 인 시츄 도핑(in situ doping)에 의해 상기 제 2 채널 층(206) 조성(composition)에 첨가된다.
단계(106)에서, 일부 실시예들에 따르면, 도 3에 도시된 바와 같은 상기 반도체 소자(200), 또는 상기 반도체 소자(300)를 형성하기 위해, 상기 제 3 채널 층(208)이 상기 제 2 채널 층(206) 위에 형성된다. 일부 실시예들에서, 상기 제 3 채널 층(208)은, 예를 들면 에피택셜 성장(epitaxial growth)에 의해, 성장된다. 일부 실시예들에서, 상기 제 3 채널 층(208)은 실리콘(silicon)을 포함한다. 일부 실시예들에서, 상기 제 3 채널 층(208)은 약 5 nm 내지 약 30 nm의 제 3 채널 층 높이를 가진다. 일부 실시예들에서, 상기 제 1 채널 층(202), 상기 제 2 채널 층(206), 및 상기 제 3 채널 층(208)은 반도체 복합물(205)를 형성한다. 일부 실시예들에서, 도 3에 도시한 바와 같이, 산화물층(oxide layer, 209)이 상기 제 3 채널 층(208) 및 상기 STI 영역(204) 위에 형성된다. 도 4 내지 도 15로 돌아가면, 도 3에서 라인 4-4 상의 화살표에 의해 표시된 관점에서 본, 상기 반도체 소자의 단면도가 도시되어 있다. 일부 실시예들에서, 도 5에 도시된 바와 같이, 게이트(210)가 상기 산화물층(209) 위에 형성된다. 일부 실시예들에서, 게이트 물질은 상기 산화물층(209) 위에 형성되고, 상기 게이트 물질 및 상기 산화물층(209)은 게이트 구조(213)를 형성하기 위해 패터닝된다. 일부 실시예들에서, 상기 게이트(210)는 금속 또는 폴리실리콘(polysilicon) 중 적어도 하나를 포함한다. 일부 실시예들에서, 상기 게이트 구조(213)는 상기 게이트(210) 위의 하드마스크(미도시)를 포함한다. 일부 실시예들에서, 제 1 측벽 스페이서들(first sidewall spacers, 212)이 상기 게이트(210)의 측벽들 상에 형성된다. 일부 실시예들에서, 상기 제 1 측벽 스페이서들(212)은 산화물(oxide)을 포함한다. 일부 실시예들에서, 도 6에 도시한 바와 같이, 할로 영역(halo region, 211)을 형성하기 위해 상기 반도체 복합물(205)에 할로 임플란트(halo implant, 214)가 실시된다. 일부 실시예들에서, 상기 할로 임플란트(214)는 p-형 도펀트 또는 n-형 도펀트 중 적어도 하나를 주입하는(implanting) 단계를 포함한다. 일부 실시예들에서, 상기 반도체 복합물(205)에 제 2 어닐링이 실시된다. 일부 실시예들에서, 상기 제 2 어닐링은 약 400℃ 내지 약 1000℃의 고온을 상기 반도체 복합물(205)에 인가하는 단계를 포함한다. 일부 실시예들에서, 도 7에 도시한 바와 같이, 상기 할로 영역(211)이 상기 제 2 어닐링 이전의 상기 할로 영역(211)보다 상기 게이트 구조(213) 아래로 더 멀리 미치도록, 상기 제 2 어닐링은 상기 할로 임플란트(214)에 기인하는 상기 반도체 복합물(205)에서의 격자 구조에 대한 손상을 회복시키고 상기 할로 영역(211)을 확장시킨다. 일부 실시예들에서, 도 8에 도시한 바와 같이, 제 2 측벽 스페이서(216)가 상기 제 1 측벽 스페이서(212)에 인접하여 형성된다. 일부 실시예들에서, 상기 제 2 측벽 스페이서는 질화물을 포함한다. 일부 실시예들에서, 상기 할로 임플란트(214)에 이어 LDD 임플란트(미도시)가 실시된다. 일부 실시예들에서, 상기 LDD 임플란트는 상기 제 1 반도체 복합물(205)의 상기 상부면(205a)에 수직한 선을 기준으로 20° 미만의 각도로 실시된다.
단계(108)에서, 도 9에 도시한 바와 같이, 상기 반도체 소자(200)를 형성하기 위해, 제 1 도펀트 농도를 갖는 제 1 활성 영역 층(220)이 상기 반도체 복합물(205)에 형성된다. 도 9에 앞서, 도 8에 도시한 바와 같이, 제 1 개구부(218)가 부분적으로 상기 게이트 구조(213) 아래에 있고 상기 제 1 채널 층(202) 내까지 이르도록, 상기 제 1 개구부(218)가 상기 반도체 복합물(205)에 형성된다. 일부 실시예들에서, 상기 제 1 개구부(218)는 식각에 의해 형성된다. 일부 실시예들에서, 상기 제 1 개구부(218)는 삼각형 또는 볼록 사변형(convex quadrilateral) 형태 중 적어도 하나를 포함한다. 일부 실시예들에서, 도 9에 도시한 바와 같이, 상기 제 1 활성 영역 층(220)은 상기 제 1 개구부(218)에 형성된다. 일부 실시예들에서, 상기 제 1 활성 영역 층(220)은 실리콘 또는 게르마늄 중 적어도 하나를 포함한다. 일부 실시예들에서, 게르마늄의 퍼센트가 상기 제 1 활성 영역 층(220)의 하부면(bottom surface, 220b)으로부터 상기 제 1 활성 영역 층(220)의 가장 아래 상부면(bottom most top surface, 220a)까지 증가하도록, 제 1 게르마늄 그래디언트(germanium gradient)가 상기 제 1 활성 영역 층(220) 성장시 생성된다. 일부 실시예들에서, 상기 제 1 활성 영역 층(220)의 상기 하부면(220b)은 약 10% 내지 약 30%의 게르마늄 농도를 가지며, 상기 제 1 활성 영역 층(220)의 상기 가장 아래 상부면(220a)은 약 15% 내지 약 40%의 게르마늄 농도를 가진다. 일부 실시예들에서, 상기 제 1 활성 영역 층(220)은 약 15% 내지 약 40%의 일정한 게르마늄 몰 분율(mole fraction)을 가진다. 일부 실시예들에서, 상기 제 1 도펀트는, 붕소 또는 비도핑 진성(undoped intrinsic) 붕소와 같은, 제 1 p-형 도펀트를 포함한다. 일부 실시예들에서, 상기 제 1 도펀트 농도는 상기 제 1 p-형 도펀트 1e19 ㎝-3 미만이다. 일부 실시예들에서, 상기 제 1 활성 영역 층(220)은 도핑되어 있지 않다. 일부 실시예들에서, 상기 제 1 활성 영역 층(220)은, 상기 제 1 p-형 도펀트의 존재 하에, 예를 들면 에피택셜 성장에 의해, 상기 제 1 개구부(218)에 성장된다. 일부 실시예들에서, 상기 제 1 활성 영역 층(220)이 삼각형 또는 볼록 사변형 형태 중 적어도 하나를 포함하도록, 상기 제 1 활성 영역 층(220)은 상기 제 1 개구부(218)에 등각적으로(conformally) 성장된다. 일부 실시예들에서, 상기 제 1 활성 영역 층(220)은 균일한 두께를 가진다. 일부 실시예들에서, 상기 제 1 활성 영역 층(220)은 균일한 두께를 갖지 않는다. 일부 실시예들에서, 상기 제 1 활성 영역 층(220)은 약 5 ㎚ 내지 약 30 ㎚의 제 1 활성 영역 층 두께(229)를 가지며, 여기서 상기 두께는 상기 제 1 활성 영역 층(220)의 상기 하부면(220b)으로부터 상기 제 1 활성 영역 층(220)의 가장 아래 상부면(220a)까지 측정된다. 일부 실시예들에서, 상기 제 1 활성 영역 층(220)은 상기 게이트 구조(213) 아래로 가장 멀리까지 이르는 첨단부(tip portion, 231)를 포함한다. 일부 실시예들에서, 상기 첨단부(231)는 상기 게이트 구조(213)의 하부면으로부터 약 10 ㎚ 미만의 제 1 거리(230)만큼 분리된다. 일부 실시예들에서, 상기 첨단부(231)는 상기 게이트 구조(213) 아래에서 제 2 거리이며, 여기서 상기 제 2 거리는 약 2 ㎚ 내지 약 10 ㎚이다. 일부 실시예들에서, 도 9에 도시한 바와 같이, 상기 제 1 활성 영역 층(220)은 상기 제 1 활성 영역 층(220)의 상기 하부면(220b)으로부터 상기 반도체 복합물(205)의 상기 상부면(205a)까지 측정되는 제 1 활성 영역 깊이(227)를 가진다. 일부 실시예들에서, 상기 제 1 활성 영역 깊이(227)는 상기 제 2 채널 층 높이 및 상기 제 3 채널 층 높이(228)의 합보다 크다.
단계(110)에서, 일부 실시예들에 따르면, 도 10에 도시한 바와 같이, 상기 반도체 소자(200)를 형성하기 위해, 제 2 도펀트 농도를 갖는 제 2 활성 영역 층(222)이 상기 반도체 복합물(205)에서 상기 제 1 활성 영역 층(220) 위에 형성된다. 일부 실시예들에서, 상기 제 2 활성 영역 층(222)은 실리콘 또는 게르마늄 중 적어도 하나를 포함한다. 일부 실시예들에서, 상기 제 2 도펀트는, 붕소 또는 심한 진성(heavy intrinsic) 붕소와 같은, 제 2 p-형 도펀트를 포함한다. 일부 실시예들에서, 상기 제 2 도펀트 농도는 상기 제 1 도펀트 농도보다 높다. 일부 실시예들에서, 게르마늄의 퍼센트가 상기 제 2 활성 영역 층(222)의 하부면으로부터 상기 제 2 활성 영역 층(222)의 상부면(222a)까지 증가하도록, 제 2 게르마늄 그래디언트가 상기 제 2 활성 영역 층(222) 형성시 생성된다. 일부 실시예들에서, 상기 제 2 활성 영역 층(222)의 상기 하부면은 약 20% 내지 약 50%의 게르마늄 농도를 가지며, 상기 제 2 활성 영역 층(222)의 상기 상부면(222a)은 약 30% 내지 약 60%의 게르마늄 농도를 가진다. 일부 실시예들에서, 상기 제 2 활성 영역 층(222)은 약 30% 내지 약 60%의 일정한 게르마늄 몰 분율을 가진다. 일부 실시예들에서, 상기 제 2 도펀트 농도는 상기 제 2 p-형 도펀트 약 5e19 ㎝-3 내지 약 5e20 ㎝-3이다. 일부 실시예들에서, 상기 제 2 활성 영역 층(222)은, 상기 제 2 p-형 도펀트 존재하에, 예를 들면 에피택셜 성장에 의해, 상기 제 1 개구부(218)에서 상기 제 1 활성 영역 층(220) 위에 성장된다. 일부 실시예들에서, 상기 제 2 활성 영역 층(222)이 상기 제 1 개구부(218)를 채우도록, 상기 제 2 활성 영역 층(222)이 성장된다. 일부 실시예들에서, 상기 제 2 활성 영역 층(222)은 약 10 ㎚ 내지 약 40 ㎚의 제 2 활성 영역 층 두께를 가지며, 여기서 상기 제 2 활성 영역 층 두께는 상기 제 1 활성 영역 층(220)의 상기 가장 아래 상부면(220a)으로부터 상기 제 2 활성 영역 층(222)의 상기 상부면(222a)까지 측정된다.
단계(112)에서, 일부 실시예들에 따르면, 도 11에 도시한 바와 같이, 상기 반도체 소자(200)를 형성하기 위해, 제 3 도펀트 농도를 갖는 제 3 활성 영역 층(224)이 상기 제 2 활성 영역 층(222) 위에 및 상기 반도체 복합물(205) 위쪽에 형성된다. 일부 실시예들에서, 상기 제 1 활성 영역 층(220), 상기 제 2 활성 영역 층(222), 및 상기 제 3 활성 영역 층(224)은 활성 영역(207)을 포함한다. 일부 실시예들에서, 상기 제 3 활성 영역 층(224)은 실리콘 또는 게르마늄 중 적어도 하나를 포함한다. 일부 실시예들에서, 상기 제 3 활성 영역 층(224)은 50% 미만의 게르마늄 농도를 가진다. 일부 실시예들에서, 상기 제 3 도펀트는, 붕소 또는 심한 진성(heavy intrinsic) 붕소와 같은, 제 3 p-형 도펀트를 포함한다. 일부 실시예들에서, 상기 제 3 도펀트 농도는 상기 제 2 도펀트 농도보다 높다. 일부 실시예들에서, 상기 제 3 도펀트 농도는 상기 제 3 p-형 도펀트 약 3e20 ㎝-3 내지 약 5e21 ㎝-3 를 포함한다. 일부 실시예들에서, 상기 제 3 활성 영역 층(224)이 상기 게이트 구조(213)에 인접하도록, 상기 제 3 활성 영역 층(224)은, 상기 제 3 p-형 도펀트 존재하에, 예를 들면 에피택셜 성장에 의해, 상기 제 2 활성 영역 층(222) 위에 및 상기 반도체 복합물(205)의 상기 상부면(205a) 위쪽에 성장된다. 일부 실시예들에서, 상기 제 3 활성 영역 층(224)이 상기 제 2 활성 영역 층(222)의 상기 상부면(222a) 및 상기 제 1 활성 영역 층 상에 있도록, 상기 제 3 활성 영역 층(224)이 성장된다. 일부 실시예들에서, 상기 제 3 활성 영역 층(224)이 상기 제 2 활성 영역 층(222)의 상기 상부면(222a) 상에 있지만 상기 제 1 활성 영역 층(220)의 가장 높은 상부면(top most top surface, 220c) 상에 있지 않도록, 상기 제 3 활성 영역 층(224)이 패터닝된다. 일부 실시예들에서, 상기 제 3 활성 영역 층(224)은 약 5 ㎚ 내지 20 ㎚의 제 3 활성 영역 층 두께를 가지며, 여기서 상기 제 3 활성 영역 층 두께는 상기 제 2 활성 영역 층(222)의 상기 상부면(222a)으로부터 상기 제 3 활성 영역 층(224)의 상부면(224a)까지 측정된다. 일부 실시예들에서, 상기 제 2 스페이서(216)는 제거된다. 일부 실시예들에서, 상기 활성 영역(207)은 소스 또는 드레인 중 적어도 하나를 포함한다. 일부 실시예들에서, 채널(219)은 상기 게이트 구조(213) 아래에 및 상기 활성 영역(207)에 인접하여 형성된다. 일부 실시예들에서, 제 1 게르마늄 그래디언트 또는 상기 제 1 도펀트 농도 중 적어도 하나를 갖지 않는 활성 영역과 비교하여, 상기 제 1 활성 영역 층(220)에서의 상기 붕소 및 상기 제 1 게르마늄 그래디언트는 단채널 효과(short channel effect)를 유지한다. 일부 실시예들에서, 상기 제 2 활성 영역 층(222)을 포함하지 않는 활성 영역과 비교하여, 상기 제 2 활성 영역 층(222)에서의 상기 증가된 제 2 도펀트 농도는 소스/드레인 확장 저항(extension resistance) 및 소스/드레인 확산 저항(spreading resistance)을 감소시킨다. 일부 실시예들에서, 제 3 활성 영역 층(224)을 갖지 않는 활성 영역과 비교하여, 상기 제 3 활성 영역 층은 실리콘 접촉 저항(silicon contact resistance)을 감소시킨다. 일부 실시예들에서, 상기 반도체 소자(200)의 상기 구조를 포함하지 않는 소자와 비교하여, 상기 반도체 소자(200)는 더 작은 국소 편차(local variation)를 가진다. 일부 실시예들에서, 국소 편차는, 칩 상의 제 2 반도체 소자에서의 도펀트 포화(saturation) 대비, 상기 칩 상의 제 1 반도체 소자에서의 도펀트 포화의 편차를 포함한다. 일부 실시예들에서, 국소 편차는, 칩 상의 제 2 반도체 소자의 라인 에지 거칠기(line edge roughness, LER) 대비, 상기 칩 상의 제 1 반도체 소자의 LER 편차를 포함한다. 일부 실시예들에서, 상기 반도체 소자(200)의 상기 구조를 포함하지 않는 소자와 비교하여, 상기 반도체 소자(200)는 더 작은 광역 편차(global variation)를 가진다. 일부 실시예들에서, 광역 편차는, 칩 상의 제 2 반도체 소자의 채널 폭(channel width) 대비, 상기 칩 상의 제 1 반도체 소자의 채널 폭의 치수 편차를 포함한다.
단계(108)에서, 도 13에 도시한 바와 같이, 상기 반도체 소자(300)를 형성하기 위해, 제 1 도펀트 농도를 갖는 제 1 활성 영역 층(320)이 상기 반도체 복합물(205)에 형성된다. 도 13에 앞서, 도 12에 도시한 바와 같이, 제 1 개구부(318)가 부분적으로 상기 게이트 구조(213) 아래에 있고 상기 제 1 채널 층(202) 내까지 이르도록, 상기 제 1 개구부(318)가 상기 반도체 복합물(205)에 형성된다. 일부 실시예들에서, 상기 제 1 개구부(318)는 식각에 의해 형성된다. 일부 실시예들에서, 상기 제 1 개구부(318)는 오각형 형태 또는 다각형을 포함하는 다른 형태 중 적어도 하나를 포함한다. 일부 실시예들에서, 도 13에 도시한 바와 같이, 상기 제 1 활성 영역 층(320)은 상기 제 1 개구부에 형성된다. 일부 실시예들에서, 상기 제 1 활성 영역 층(320)은 실리콘을 포함한다. 일부 실시예들에서, 상기 제 1 도펀트는, 인(phosphorus) 또는 진성 도핑(intrinsic doped) 인과 같은, 제 1 n-형 도펀트를 포함한다. 일부 실시예들에서, 상기 제 1 활성 영역 층(320)은 약 5% 미만의 탄소를 포함한다. 일부 실시예들에서, 상기 제 1 도펀트 농도는 상기 제 1 n-형 도펀트 약 1e20 ㎝-3 내지 약 3e20 ㎝-3을 포함한다. 일부 실시예들에서, 상기 제 1 활성 영역 층(320)은, 상기 제 1 n-형 도펀트 존재 하에, 예를 들면, 에피택셜 성장에 의해, 상기 제 1 개구부(318)에 성장된다. 일부 실시예들에서, 상기 제 1 활성 영역 층(320)이 오각형 형태 또는 다각형을 포함하는 다른 형태 중 적어도 하나를 포함하도록, 상기 제 1 활성 영역 층(320)이 상기 제 1 개구부(318)에 등각적으로 성장된다. 일부 실시예들에서, 상기 제 1 활성 영역 층(320)은 균일한 두께를 가진다. 일부 실시예들에서, 상기 제 1 활성 영역 층(320)은 균일한 두께를 갖지 않는다. 일부 실시예들에서, 상기 제 1 활성 영역 층(320)은 약 10 ㎚ 내지 약 25 ㎚의 제 1 활성 영역 층 두께(329)를 가지며, 상기 두께는 상기 제 1 활성 영역 층(320)의 하부면(320b)으로부터 상기 제 1 활성 영역 층(320)의 가장 아래 상부면(320a)까지 측정되도록 한다. 일부 실시예들에서, 상기 제 1 활성 영역 층(320)은 상기 게이트 구조(213) 아래로 가장 멀리까지 이르는 첨단부(331)를 포함한다. 일부 실시예들에서, 상기 첨단부(331)는 상기 게이트 구조(213)의 상기 하부면으로부터 약 10 ㎚ 미만의 제 1 거리(330)만큼 분리된다. 일부 실시예들에서, 상기 첨단부(331)는 상기 게이트 구조(213) 아래에서 제 2 거리이며, 여기서 상기 제 2 거리는 약 2 ㎚ 내지 약 10 ㎚이다. 일부 실시예들에서, 도 13에 도시한 바와 같이, 상기 제 1 활성 영역 층(320)은 상기 제 1 활성 영역 층(320)의 상기 하부면(320b)으로부터 상기 반도체 복합물(205)의 상기 상부면(205a)까지 측정되는 제 1 활성 영역 깊이(327)를 가진다. 일부 실시예들에서, 상기 제 1 활성 영역 깊이(327)는 상기 제 2 채널 층 높이 및 상기 제 3 채널 층 높이(228)의 합보다 크다.
단계(110)에서, 일부 실시예들에 따르면, 도 14에 도시한 바와 같이, 상기 반도체 소자(300)를 형성하기 위해, 제 2 도펀트 농도를 갖는 제 2 활성 영역 층(322)이 상기 반도체 복합물(205)에서 상기 제 1 활성 영역 층(320) 위에 형성된다. 일부 실시예들에서, 상기 제 2 활성 영역 층(322)은 실리콘을 포함한다. 일부 실시예들에서, 상기 제 2 도펀트는, 인 또는 높은 진성 도핑(high intrinsic doped) 인과 같은, 제 2 n-형 도펀트를 포함한다. 일부 실시예들에서, 상기 제 2 도펀트 농도는 상기 제 1 도펀트 농도보다 높다. 일부 실시예들에서, 상기 제 2 도펀트 농도는 상기 제 2 n-형 도펀트의 약 15% 내지 약 35%를 포함한다. 일부 실시예들에서, 상기 제 2 도펀트 농도는 상기 제 2 n-형 도펀트의 약 2e20 ㎝-3 내지 약 7e20 ㎝-3을 포함한다. 일부 실시예들에서, 상기 제 2 활성 영역 층(322)은, 상기 제 2 n-형 도펀트 존재하에, 예를 들면 에피택셜 성장에 의해, 상기 제 1 개구부(318)에서 상기 제 1 활성 영역 층(320) 위에 성장된다. 일부 실시예들에서, 상기 제 2 활성 영역 층(322)이 상기 제 1 개구부(318)를 채우도록, 상기 제 2 활성 영역 층(322)이 성장된다. 일부 실시예들에서, 상기 제 2 활성 영역 층(322)은 약 3 ㎚ 내지 약 15 ㎚의 제 2 활성 영역 층 두께를 가지며, 여기서 상기 제 2 활성 영역 층 두께는 상기 제 1 활성 영역 층(320)의 상기 가장 아래 상부면(320a)으로부터 상기 제 2 활성 영역 층(322)의 상기 상부면(322a)까지 측정된다.
단계(112)에서, 일부 실시예들에 따르면, 도 15에 도시한 바와 같이, 상기 반도체 소자(300)를 형성하기 위해, 제 3 도펀트 농도를 갖는 제 3 활성 영역 층(324)이 상기 제 2 활성 영역 층(322) 위에 및 상기 반도체 복합물(205) 위쪽에 형성된다. 일부 실시예들에서, 상기 제 1 활성 영역 층(320), 상기 제 2 활성 영역 층(322), 및 상기 제 3 활성 영역 층(324)은 활성 영역(307)을 포함한다. 일부 실시예들에서, 상기 제 3 활성 영역 층(324)은 실리콘을 포함한다. 일부 실시예들에서, 상기 제 3 도펀트는, 인 또는 높은 진성 도핑(high intrinsic doped) 인과 같은, 제 3 n-형 도펀트를 포함한다. 일부 실시예들에서, 상기 제 3 도펀트 농도는 상기 제 3 n-형 도펀트 약 3e20 ㎝-3 내지 약 5e21 ㎝-3의 를 포함한다. 일부 실시예들에서, 상기 제 3 도펀트 농도는 상기 제 2 도펀트 농도보다 높다. 일부 실시예들에서, 상기 제 3 활성 영역 층(324)이 상기 게이트 구조(213)에 인접하도록, 상기 제 3 활성 영역 층(324)은, 상기 제 3 n-형 도펀트 존재하에, 예를 들면 에피택셜 성장에 의해, 상기 제 2 활성 영역 층(322) 위에 및 상기 반도체 복합물(205)의 상기 상부면(205a) 위쪽에 성장된다. 일부 실시예들에서, 상기 제 3 활성 영역 층(324)이 상기 제 2 활성 영역 층(322)의 상기 상부면(322a) 및 상기 제 1 활성 영역 층(320)의 가장 높은 상부면(320c) 상에 있도록, 상기 제 3 활성 영역 층(324)이 성장된다. 일부 실시예들에서, 상기 제 3 활성 영역 층(324)이 상기 제 2 활성 영역 층(322)의 상기 상부면(322a) 상에 있지만 상기 제 1 활성 영역 층(320)의 가장 높은 상부면(320c) 상에 있지 않도록, 상기 제 3 활성 영역 층(324)이 패터닝된다. 일부 실시예들에서, 상기 제 3 활성 영역 층(324)은 약 5 ㎚ 내지 25 ㎚의 제 3 활성 영역 층 두께를 가지며, 여기서 상기 제 3 활성 영역 층 두께는 상기 제 2 활성 영역 층(322)의 상기 상부면(322a)으로부터 상기 제 3 활성 영역 층(324)의 상부면(324a)까지 측정된다. 일부 실시예들에서, 상기 제 2 스페이서(216)는 제거된다. 일부 실시예들에서, 상기 활성 영역(307)은 소스 또는 드레인 중 적어도 하나를 포함한다. 일부 실시예들에서, 채널(319)은 상기 게이트 구조(213) 아래에 및 상기 활성 영역(307)에 인접하여 형성된다. 일부 실시예들에서, 상기 제 1 도펀트 농도를 갖지 않는 활성 영역과 비교하여, 상기 제 1 활성 영역 층(320)에 인(phosphorus)을 포함하는 상기 제 1 도펀트 농도는 단채널 효과를 유지한다. 일부 실시예들에서, 상기 제 2 활성 영역 층(322)을 포함하지 않는 활성 영역과 비교하여, 상기 제 2 활성 영역 층(322)에 인을 포함하는 상기 증가된 제 2 도펀트 농도는 소스/드레인 확장 저항 및 소스/드레인 확산 저항을 감소시킨다. 일부 실시예들에서, 제 3 활성 영역 층(324)을 갖지 않는 활성 영역과 비교하여, 상기 제 3 활성 영역 층은 실리콘 접촉 저항을 감소시킨다. 일부 실시예들에서, 상기 반도체 소자(300)의 상기 구조를 포함하지 않는 소자와 비교하여, 상기 반도체 소자(300)는 더 작은 국소 편차를 가진다. 일부 실시예들에서, 상기 반도체 소자(300)의 상기 구조를 포함하지 않는 소자와 비교하여, 상기 반도체 소자(300)는 더 작은 광역 편차를 가진다.
일부 실시예들에 따르면, 반도체 소자는 활성 영역을 포함한다. 일부 실시예들에서, 활성 영역은 제 1 도펀트 농도를 갖는 제 1 활성 영역 층, 상기 제 1 활성 영역 층 위에 제 2 도펀트 농도를 갖는 제 2 활성 영역 층, 및 제 3 도펀트 농도를 갖는 제 3 활성 영역 층을 포함한다. 일부 실시예들에서, 상기 제 3 활성 영역 층은 상기 제 2 활성 영역 층 위에 있고, 상기 제 1 활성 영역 층 및 상기 제 2 활성 영역 층이 형성되는, 반도체 복합물의 상부면 위쪽으로 연장된다. 일부 실시예들에서, 상기 제 1 도펀트 농도는 상기 제 2 도펀트 농도보다 낮고, 상기 제 2 도펀트 농도는 상기 제 3 도펀트 농도보다 낮다.
일부 실시예들에 따르면, 반도체 소자를 형성하는 방법은 채널을 형성하는 단계 및 상기 채널에 인접한 활성 영역을 형성하는 단계를 포함한다. 일부 실시예들에서, 채널을 형성하는 단계는 기판에 제 1 채널 층을 형성하는 단계, 상기 제 1 채널 층 위에 제 2 채널 층을 형성하는 단계, 및 상기 제 2 채널 층 위에 제 3 채널 층을 형성하는 단계를 포함한다. 일부 실시예들에서, 반도체 복합물은 상기 제 1 채널 층, 상기 제 2 채널 층, 및 상기 제 3 채널 층을 포함한다. 일부 실시예들에서, 상기 채널에 인접한 활성 영역을 형성하는 단계는 상기 반도체 복합물에 제 1 도펀트 농도를 갖는 제 1 활성 영역 층을 형성하는 단계, 상기 반도체 복합물에, 제 2 도펀트 농도를 가지며 상기 제 1 활성 영역 층 위에 형성되는, 제 2 활성 영역 층을 형성하는 단계, 및 상기 반도체 복합물의 상부면 위에, 제 3 도펀트 농도를 가지며 상기 제 2 활성 영역 층 위에 형성되는, 제 3 활성 영역 층을 형성하는 단계를 포함한다.
일부 실시예들에 따르면, 반도체 소자는 제 1 채널 층, 상기 제 1 채널 층 위의 제 2 채널 층 및 상기 제 2 채널 층 위의 제 3 채널 층을 포함하는 기판 내에 채널을 포함한다. 일부 실시예들에서, 반도체 복합물은 상기 제 1 채널 층, 상기 제 2 채널 층 및 상기 제 3 채널 층을 포함한다. 일부 실시예들에서, 활성 영역은 상기 채널에 인접한다. 일부 실시예들에서, 활성 영역은 제 1 도펀트 농도를 갖는 제 1 활성 영역 층, 상기 제 1 활성 영역 층 위에 제 2 도펀트 농도를 갖는 제 2 활성 영역 층, 및 제 3 도펀트 농도를 갖는 제 3 활성 영역 층을 포함한다. 일부 실시예들에서, 상기 제 3 활성 영역 층은 상기 제 2 활성 영역 층 위에 있고, 상기 제 1 활성 영역 층 및 상기 제 2 활성 영역 층이 형성되는, 반도체 복합물의 상부면 위쪽으로 연장된다. 일부 실시예들에서, 상기 제 1 도펀트 농도는 상기 제 2 도펀트 농도보다 낮고, 상기 제 2 도펀트 농도는 상기 제 3 도펀트 농도보다 낮다.
본 명세서에 묘사된 층들, 피쳐들, 요소들 등은, 예를 들면, 단순성 및 이해의 용이성을 목적으로, 구조적 치수들 또는 방향들과 같은, 서로 서로에 대해 상대적으로 특정한 치수들로 도시되어 있으며, 일부 실시예들에서, 이들의 실제 치수들은 실질적으로 본 명세서에 도시된 것과 다르다는 것을 이해해야 할 것이다. 또한, 예를 들면, 식각 기법들, 임플랜팅 기법들, 도핑 기법들, 스핀 온(spin-on) 기법들, 마그네트론(magnetron) 또는 이온 빔 스퍼터링과 같은 스퍼터링 기법들, 열 성장(thermal growth)과 같은 성장 기법들, 또는 화학 기상 증착(chemical vapor deposition, CVD), 물리 기상 증착(physical vapor deposition, PVD), 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD) 또는 원자층 증착(atomic layer deposition, ALD)과 같은 증착 기법들과 같이, 본 명세서에서 언급한 상기 층들, 피쳐들, 요소들 등을 형성하는 다양한 기법들이 존재한다.
또한, 본 명세서에서 "모범적인(exemplary)"은, 반드시 유리한 역할을 하는 것을 의미하는 것이 아니라, 예(example), 사례(instance), 예시(illustration) 등으로서의 역할을 하는 것을 의미하는 것이다. 본 출원에서, "또는(or)"은 배타적인(exclusive) "또는(or)"이라기 보다 포괄적인(inclusive) "또는(or)"을 의미하고자 한 것이다. 또한, 본 출원 및 첨부된 청구항에서 사용되는 "a" 및 "an"은, 단수 형태를 지칭하는 것으로 달리 특정되거나 또는 문맥상 명확한 경우가 아니라면, 일반적으로 "하나 이상(one or more)"을 의미하는 것으로 해석되어야 한다. 또한, A 및 B 및/또는 등(the like) 중 적어도 하나는 일반적으로 A 또는 B 또는 A 및 B 모두를 의미한다. 나아가, "includes", "having", "has", "with", 또는 이들의 변형들이 사용되는 경우에, 그러한 용어들은 "comprising"이라는 용어와 유사한 방식으로 포괄적이고자(inclusive) 한 것이다. 또한, 달리 특정되지 않는 경우, "제 1(first)" 또는 "제 2(second)" 등은 시간적 측면, 공간적 측면, 순서 등을 암시하고자 한 것이 아니다. 오히려, 그러한 용어들은 단지 피쳐들, 요소들, 항목들 등에 대한 식별자들(identifiers), 명칭들(names) 등으로서 사용된다. 예를 들면, 제 1 요소 및 제 2 요소는 일반적으로 요소 A 및 요소 B 또는 두 개의 상이한 또는 두 개의 동일한 요소들(identical elements) 또는 동일한 요소(the same element)에 대응한다.
또한, 하나 이상의 구현예들에 대해 개시 및 설명이 이루어졌지만, 본 개시가 속하는 기술분야의 숙련된 자들이라면 본 명세서 및 첨부 도면들을 읽고 이해한 것에 기반하여 동등한 변경들(alterations) 및 수정들(modifications)을 생각할 수 있을 것이다. 본 개시는 그러한 모든 수정들 및 변경들을 포함하며 오직 하기 청구항의 범위에 의해서만 제한된다. 특히, 상기 설명되는 구성요소들(예를 들면, 요소들, 자원들(resources) 등)에 의해 수행되는 다양한 기능들에 관련하여, 그러한 구성요소들을 설명하는데 이용되는 용어들은, 달리 표시하지 않는 한, 개시된 구조와 구조적으로 동등하지 않다 하더라도, 설명되는 구성요소의 특정 기능을 수행하는(예를 들면, 기능적으로 동등한) 임의의 구성요소에 대응하고자 한 것이다. 또한, 본 개시의 특정 피쳐가 여러 구현예들 중 오직 하나에 있어서만 개시되었을 수 있지만, 그러한 피쳐는, 어떠한 주어진 또는 특정 응용에 대해 원하고 유리할 수 있는 바와 같은, 나머지 구현예들의 하나 이상의 다른 피쳐들과 결합할 수 있다.

Claims (8)

  1. 반도체 소자에 있어서,
    활성 영역으로서,
    제 1 도펀트 농도를 갖는 제 1 활성 영역 층;
    상기 제 1 활성 영역 층 위에 있고 제 2 도펀트 농도를 갖는 제 2 활성 영역 층으로서, 상기 제 1 활성 영역 층의 상부면은 상기 제 2 활성 영역 층의 상부면과 공면(co-planar)인 것인, 상기 제 2 활성 영역 층; 및
    상기 제 2 활성 영역 층 위에 있고 제 3 도펀트 농도를 갖는 제 3 활성 영역 층
    을 포함하고, 상기 제 3 활성 영역 층은 상기 제 1 활성 영역 층 및 상기 제 2 활성 영역 층이 내부에 형성된 반도체 복합물(semiconductor composite)의 상부면 위에서 연장되고, 상기 제 1 도펀트 농도는 상기 제 2 도펀트 농도보다 낮고, 상기 제 2 도펀트 농도는 상기 제 3 도펀트 농도보다 낮으며,
    상기 제 2 활성 영역 층의 상부면과 상기 반도체 복합물의 상부면은 공면인 것인, 상기 활성 영역;
    상기 반도체 복합물의 상부면 아래에 형성된 할로 영역; 및
    상기 반도체 복합물 상의 게이트 구조물
    을 포함하고, 상기 제 1 활성 영역 층은 상기 게이트 구조물을 향해 돌출된 첨단부(tip portion)를 포함하고,
    상기 할로 영역은 제1 주입 깊이를 가지고, 상기 반도체 복합물의 상부면으로부터 상기 첨단부까지의 제1 거리는 상기 제1 주입 깊이 보다 큰 것인, 반도체 소자.
  2. 제 1 항에 있어서,
    상기 반도체 복합물 내에 있으며 상기 활성 영역에 인접한 채널을 포함하며, 상기 채널은,
    제 1 채널 층;
    상기 제 1 채널 층 위의 제 2 채널 층; 및
    상기 제 2 채널 층 위의 제 3 채널 층
    을 포함하는 것인, 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제 1 활성 영역 층은 제 1 활성 영역 층 깊이를 가지고, 상기 제 2 채널 층은 제 2 채널 층 높이를 가지고, 상기 제 3 채널 층은 제 3 채널 층 높이를 가지며, 상기 제 1 활성 영역 층 깊이는 상기 제 2 채널 층 높이 및 상기 제 3 채널 층 높이의 합보다 큰 것인, 반도체 소자.
  4. 제 2 항에 있어서,
    상기 제 2 채널 층은 실리콘 또는 탄소 중 적어도 하나를 포함하는 것인, 반도체 소자.
  5. 제 1 항에 있어서,
    게르마늄의 퍼센트가 상기 제 1 활성 영역 층으로부터 상기 제 2 활성 영역 층까지 증가하도록, 상기 제 1 활성 영역 층은 제 1 게르마늄 그래디언트(germanium gradient)를 포함하고 상기 제 2 활성 영역 층은 제 2 게르마늄 그래디언트를 포함하는 것인, 반도체 소자.
  6. 제 2 항에 있어서,
    상기 게이트 구조물은 상기 채널 위에 있고 상기 제 3 활성 영역 층에 인접한 것인, 반도체 소자.
  7. 반도체 소자에 있어서,
    기판 내의 채널로서, 상기 채널은,
    제 1 채널 층;
    상기 제 1 채널 층 위의 제 2 채널 층; 및
    상기 제 2 채널 층 위의 제 3 채널 층
    을 포함하고, 반도체 복합물은 상기 제 1 채널 층, 상기 제 2 채널 층, 상기 제 3 채널 층 및 상기 제 3 채널 층 위의 할로 영역을 포함하는 것인, 상기 채널;
    상기 채널에 인접한 활성 영역으로서, 상기 활성 영역은,
    상기 반도체 복합물 내의, 제 1 도펀트 농도를 갖는 제 1 활성 영역 층으로서, 상기 제 1 활성 영역 층의 상부면은 상기 반도체 복합물의 상부면과 공면(co-planar)인 것인, 상기 제 1 활성 영역 층;
    상기 반도체 복합물 내의, 제 2 도펀트 농도를 갖고 상기 제 1 활성 영역 층 위에 형성되는 제 2 활성 영역 층으로서, 상기 제 2 활성 영역 층의 상부면은 상기 반도체 복합물의 상부면과 공면인 것인, 상기 제 2 활성 영역 층; 및
    상기 반도체 복합물의 상부면 위의, 제 3 도펀트 농도를 갖고 상기 제 2 활성 영역 층 위에 형성되는 제 3 활성 영역 층;
    을 포함하고, 상기 제 1 도펀트 농도는 상기 제 2 도펀트 농도보다 낮고, 상기 제 2 도펀트 농도는 상기 제 3 도펀트 농도보다 낮은 것인, 상기 활성 영역; 및
    상기 반도체 복합물 상의 게이트 구조물
    을 포함하고, 상기 제 1 활성 영역 층은 상기 게이트 구조물을 향해 돌출된 첨단부(tip portion)를 포함하고,
    상기 할로 영역은 제1 주입 깊이를 가지고, 상기 반도체 복합물의 상부면으로부터 상기 첨단부까지의 제1 거리는 상기 제1 주입 깊이 보다 큰 것인, 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제 1 활성 영역 층의 상부면은 상기 제 2 활성 영역 층의 상부면과 공면인 것인, 반도체 소자.
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