KR101710764B1 - 이미지 센서 및 이를 형성하기 위한 방법 - Google Patents

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Abstract

이미지 센서 및 이미지 센서를 형성하기 위한 방법이 제공된다. 이미지 센서는 기판을 포함하고, 상기 기판은 픽셀 영역, 주변 영역 및 경계 영역을 포함하고, 상기 경계 영역은 상기 픽셀 영역과 상기 주변 영역 간에 형성된다. 이미지 센서는 또한 상기 픽셀 영역에 형성되는 제 1 게이트 스택 구조물; 및 상기 주변 영역에 형성되는 제 2 게이트 스택 구조물을 포함한다. 제 2 게이트 스택 구조물은 고-k 유전체 층 및 제 1 금속 층을 포함한다.

Description

이미지 센서 및 이를 형성하기 위한 방법{IMAGE SENSOR AND METHOD FOR FORMING THE SAME}
본 발명은 이미지 센서 및 이를 형성하기 위한 방법에 관한 것이다.
반도체 디바이스들은 개인용 컴퓨터들, 셀 전화들, 디지털 카메라들 및 다른 전자 장비와 같은 다양한 전자 애플리케이션에서 이용된다. 반도체 디바이스들은 통상적으로, 반도체 기판 위에 물질의 절연 또는 유전체 층들, 전도성 층들 및 반도체 층들을 순차적으로 증착하고 리소그래피를 이용하여 다양한 물질층들을 패터닝하여 기판 위에 회로 컴포넌트 및 엘리먼트들을 형성함으로써 제조된다.
이미지 센서는 광학 이미지를 전기 신호로 변환하기 위한 반도체 디바이스이다. 이미지 센서는 크게 전하 커플링 디바이스(charge coupled device; CCD) 또는 CMOS 이미지 센서(CMOS image sensor; CIS)로서 분류된다. 하나의 타입의 CIS는 전방 층 조명(Front Side Illumination; FSI) 이미지 센서이다. FSI 이미지 센서들에서, 광은 픽셀의 전방측을 통해 포토-감지 영역(photo-sensing area)으로 이동한다. 이는 입사 광이 포토-감지 영역에 부딪히기 이전에 입사 광이 유전체 층들 및 금속 층들을 먼저 관통해야 한다는 것을 의미하며, 이는 낮은 양자 효율(low quantum efficiency; QE), 픽셀들 간의 심각한 크로스토크 및 암전류를 야기한다. 다른 타입의 CIS는 후방측 조명(Back Side illumination; BSI) 이미지 센서들이다. 실리콘 다이의 상부(전방)측으로부터 CMOS 이미지 센서를 조명하는 대신, BIS 이미지 센서들은, 입사 광이 이미지 센서의 후방측으로부터 수집되도록 픽셀들의 후방측에 컬러 필터들 및 마이크로렌즈들을 적용한다. FSI 이미지 센서들에 비해, BSI 이미지 센서들은 낮은 광 손실, 감소된 크로스토크 및 더 나은 양자 효율을 갖는다.
기존의 이미지 센서들이 일반적으로 그의 의도된 목적을 위해 충분하지만, 이들은 모든 양태들에서 완전히 만족스러운 것은 아니다.
몇몇 실시예들에서, 이미지 센서가 제공된다. 이미지 센서는 기판을 포함하고, 기판은 픽셀 영역, 주변 영역 및 경계 영역을 포함하고, 경계 영역은 픽셀 영역과 주변 영역 간에 형성된다. 이미지 센서는 또한 픽셀 영역에 형성되는 제 1 게이트 스택 구조물; 및 주변 영역에 형성되는 제 2 게이트 스택 구조물을 포함한다. 제 2 게이트 스택 구조물은 고-k 유전체 층 및 제 1 금속 층을 포함한다.
몇몇 실시예들에서, 이미지 센서가 제공된다. 이미지 센서는 기판을 포함하고, 기판은 픽셀 영역, 주변 영역 및 경계 영역을 포함하고, 경계 영역은 픽셀 영역과 주변 영역 간에 형성된다. 이미지 센서는 또한 기판에 그리고 기판 상에서 경계 영역에 형성되는 유전체 층을 포함한다. 이미지 센서는 또한 경계 영역에 형성되는 금속 층을 포함하고, 금속 층은 유전체 층에 임베딩된다.
몇몇 실시예들에서, 이미지 센서를 형성하기 위한 방법이 제공된다. 이 방법은 기판을 제공하는 단계를 포함하고, 기판은 픽셀 영역, 주변 영역 및 경계 영역을 포함하고, 경계 영역은 픽셀 영역과 주변 영역 간에 형성된다. 이 방법은 또한 픽셀 영역에 제 1 금속 게이트 스택 구조물을 형성하는 단계 및 제 1 금속 게이트 스택 구조물 상에 보호 층을 형성하는 단계를 포함한다. 이 방법은 또한 기판에 격리 구조물을 형성하는 단계를 포함하고 격리 구조물은 경계 영역에 형성된다. 이 방법은 기판 상에 고-k 유전체 층, 제 1 금속 층 및 폴리실리콘 층을 형성하는 단계를 포함한다. 이 방법은 또한 패터닝된 하드 마스크 층을 형성하기 위해 폴리실리콘 층 상에 하드 마스크 층을 형성하고 패터닝하는 단계를 포함한다. 이 방법은 마스크로서 패터닝된 하드 마스크 층을 이용함으로써 고-k 유전체 층, 제 1 금속 층 및 폴리실리콘 층의 일부분을 제거하는 단계를 포함하고, 고-k 유전체 층 및 제 1 금속 층은 경계 영역에 남아있게 된다. 이 방법은 또한 경계 영역에서 고-k 유전체 층 및 제 1 금속 층을 제거하는 단계를 포함한다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 제 축적대로 그려지진 않는다는 것이 주의되어야 한다. 사실상, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1a 내지 도 1m은 본 개시의 몇몇 실시예들에 따라 이미지 센서를 형성하는 다양한 스테이지들의 단면도 표현들을 도시한다.
다음의 개시는 제공된 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다는 것이 이해될 것이다. 컴포넌트들 및 배열들의 특정한 예들이 본 개시를 단순하게 하기 위해 아래에서 설명된다. 이들은 물론 단지 예들이 뿐이며, 제한하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 그 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 피처들이 직접 접촉하지 않을 수 있도록 제 1 및 제 2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 글자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체가 제시하는 것은 아니다.
또한, "아래", "미만", "하위", "위에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위한 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향 외에도, 동작 또는 이용에 있어서 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향(90°회전 또는 다른 배향들)될 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 기술자들은 마찬가지로 상응하게 해석될 수 있다.
실시예들의 몇몇 변동들이 설명된다. 다양한 도면들 및 예시적인 실시예들 전체에 걸쳐서, 유사한 참조 번호들이 유사한 엘리먼트들을 나타내는데 이용된다. 부가적인 동작들이 방법 이전에, 그 중간에 및 그 이후에 제공될 수 있으며, 설명된 동작들 중 일부는 방법의 다른 실시예들에 대해 대체되거나 제거될 수 있다는 것이 이해된다.
이미지 센서 및 이미지 센서를 형성하기 위한 방법의 실시예들이 제공된다. 도 1a 내지 도 1m은 본 개시의 몇몇 실시예들에 따라 이미지 센서를 형성하는 다양한 스테이지들의 단면도 표현들을 도시한다. 이미지 센서는 상보형 금속 산화물 반도체이다. 몇몇 실시예들에서, 이미지 센서는 전방-측 조명(FSI) 이미지 센서 또는 후방-측 조명(BSI) 이미지 센서이다.
도 1a를 참조하면, 기판(102)이 제공된다. 기판(102)은 실리콘 또는 다른 반도체 물질로 이루어질 수 있다. 대안적으로 또는 부가적으로, 기판(102)은 게르마늄과 같은 다른 원소 반도체 물질들을 포함할 수 있다. 몇몇 실시예들에서, 기판(102)은 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 또는 인듐 인화물들과 같은 화합물 반도체로 이루어질 수 있다. 몇몇 실시예들에서, 기판(102)은 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물 또는 갈륨 인듐 인화물과 같은 합금 반도체로 이루어질 수 있다. 몇몇 실시예들에서, 기판(102)은 에피택셜 층을 포함한다. 예를 들어, 기판(102)은 벌크 반도체 위에 놓이는 에피택셜 층을 갖는다.
기판(102)은 픽셀 영역(10), 주변 영역(20), 및 경계 영역(30)을 포함한다. 경계 영역(30)은 픽셀 영역(10)과 주변 영역(20) 사이에 형성된다. 픽셀 영역(10)은 위의 관점에서 볼 때 주변 영역(20)에 의해 둘러싸인다.
픽셀 영역(10)에서, 하나 이상의 게이트 스택 구조물(110)은 픽셀 영역(10)에 형성된다. 게이트 스택 구조물(110)은 게이트 유전체 층(112), 게이트 전극 층(114) 및 하드 마스크 층(116) 및 게이트 스페이서들(118)을 포함한다. 게이트 전극 층(114)은 게이트 유전체 층(112) 상에 형성되고, 하드 마스크 층(116)은 게이트 전극 층(114) 상에 형성된다. 게이트 스페이서들(118)은 게이트 전극 층(114)의 대향하는 측벽들 상에 형성된다. 몇몇 다른 실시예들에서, 게이트 스택 구조물(110)은 계면 층들, 캐핑 층들, 확산/배리어 층들 또는 다른 응용 가능한 층들과 같은 부가적인 층들을 포함한다.
게이트 유전체 층(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합들과 같은 유전체 물질들을 포함할 수 있다. 게이트 전극 층(114)은 폴리실리콘을 포함할 수 있다.
2개의 게이트 스택 구조물(110)이 픽셀 영역(10)에 형성되지만, 게이트 스택 구조물(110)의 수는 2개로 제한되지 않고, 이것은 실제 응용에 따라 조정될 수 있다. 게이트 스택 구조은(110)은 전달 트랜지스터(transfer transistor), 리셋 트랜지스터, 소스-팔로워 트랜지스터 또는 선택 트랜지스터일 수 있다.
적어도 하나의 포토다이오드(PD)(도시되지 않음)가 픽셀 영역(10)에 위치된다. 포토다이오드는 보통 인입하는 광을 수신하고 광을 전류 신호들로 변환한다. 또한, 다양한 도핑된 영역들이 픽셀 영역(10) 내의 기판(102)에 있다. 도핑된 영역들은 소스/드레인 영역들로서 게이트 스택 구조물(110)에 대응한다.
픽셀 영역(10) 내의 디바이스들(이를 테면, 포토다이오드 또는 게이트 스택 구조물(110))이 먼저 형성되고, 주변 영역(20) 내의 디바이스들이 이후에 형성된다는 것이 주의되어야 한다.
보호 층(120)이 게이트 스택 구조물(110)을 커버하도록 게이트 스택 구조물(110) 상에 형성된다. 보호 층(120)은 후속 프로세스들 동안 아래 놓이는 디바이스들이 에칭되는 것을 방지하는데 이용된다. 몇몇 실시예들에서, 보호 층(120)은 비정질 실리콘이다.
주변 영영(20) 및 경계 영역(30)에서, 산화물 층(130)이 기판(102) 상에 형성된다. 몇몇 실시예들에서, 고-전압 디바이스들이 주변 영역(20)에 형성될 때, 두꺼운 게이트 유전체 층이 필요로 된다. 그러므로, 산화물 층(130)은 두꺼운 두께를 제공하기 위한 게이트 유전체 층으로서 이용된다.
도 1b를 참조하면, 얕은 트랜치 격리(shallow trench isolation; STI) 구조물과 같은 격리 구조물(124)이 기판(102)에 형성된다. 격리 구조물(124)은 전기 간섭 또는 크로스토크를 방지한다. 이어서, 고-k 유전체 층(132)이 보호 층(120), 기판(102), 격리 구조물(124) 및 산화물 층(130) 상에 컨포멀하게(conformally) 형성된다. 제 1 금속 층(134)이 고-k 유전체 층(132) 상에 형성된다. 폴리실리콘 층(136)이 제 1 금속 층(134) 상에 형성된다.
고-k 유전체 층(132)은 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나 합금, 하프늄 실리콘 산화물, 하프늄 실리콘 산질화물, 하프늄 탄탈륨 산화물, 하프늄 티타늄 산화물, 하프늄 지르코늄 산화물, 유사한 물질들 또는 이들의 조합들을 포함한다. 제 1 금속 층(134)은 탄탈륨 질화물(TaM), 니켈 실리콘(NiSi), 코발트 실리콘(CoSi), 몰리브덴(Mo), 구리(Cu), 텅스텐(W), 알루미늄(Al), 코발트(Co), 지르코늄(Zr), 백금(Pt), 또는 다른 응용 가능한 물질들을 포함한다. 게이트 스페이서들(118)은 실리콘 질화물 층, 실리콘 산질화물 층 또는 이들의 조합과 같은 유전체 층으로 이루어진다.
몇몇 다른 실시예들에서, 계면 층(IL)이 고-k 유전체 층(132)과 기판(102) 간에 형성되어 이들 간의 접착을 개선한다.
이어서, 하드 마스크 층(138)이 주변 영역(20) 및 경계 영역(30)에서 폴리실리콘 층(136) 상에 형성된다. 하드 마스크 층(138)은 아래 놓이는 층들(이를 테면, 폴리실리콘 층(136), 제 1 금속 층(134) 및 고-k 유전체 층(132))을 패터닝하는데 이용된다. 하드 마스크 층(138)은 테트라에칠 오소실리케이트(TEOS), 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 다른 응용 가능한 물질들로 이루어질 수 있다.
하부 층(140)이 하드 마스크 층(138) 및 폴리실리콘 층(136)상에 형성된다. 중간 층(142)이 하부 층(140) 상에 형성된다. 하부 반사-방지 코팅(bottom anti-reflective coating; BARC)(144)이 중간 층(142)상에 형성된다. 중간 층(142)은 유전체 층으로 이루어진다. 하부 반사-방지 코팅(BARC)(144)은 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산질화물(SiON)로 이루어진다. 몇몇 실시예들에서, 하부 층(140)은 비정질 탄소로 이루어지고, 중간 층(142)은 실리콘 산질화물로 이루어지고, 하부 반사-방지 코팅(BARC)(144)은 실리콘 산질화물(SiON)로 이루어진다.
하부 층(140), 중간 층(142) 또는 BARC(144)는 화학 기상 증착(chemical vapor deposition; CVD) 프로세스, 고밀도 플라즈마 화학 기상 증착(high-density plasma chemical vapor deposition; HDPCVD) 프로세스, 스핀-온 프로세스, 스퍼터링 프로세스 또는 다른 응용 가능한 프로세스들과 같은 증착 프로세스들에 의해 독립적으로 형성된다.
픽셀 영역(10)에서, 고-k 유전체 층(132)은 보호 층(120) 상에 형성되고, 주변 영역(20)에서, 고-k 유전체 층(132)은 기판(102) 및 산화물 층(130) 상에 형성되고, 이에 따라 픽셀 영역(10)에서의 고-k 유전체 층(132)의 상부 표면은 주변 영역(20)에서의 고-k 유전체 층(132)의 상부 표면보다 더 높다는 것이 주의되어야 한다. 또한, 경계 영역(30)에서, 고-k 유전체 층(132)은 보호 층(120)의 경사진 측벽 상에 형성된다.
하부 반사-방지 코팅(BARC)(144)이 형성된 이후, 포토레지스트 층(146)이 본 개시의 몇몇 실시예들에 따라, 도 1c에서 도시된 바와 같이 BARC(144) 상에 형성된다. 이어서, 포토레지스트 층(146)은 패터닝된 포토레지스트 층(146)을 형성하기 위해 패터닝 프로세스에 의해 패터닝된다. 중간 층(142) 및 BARC(144)는 마스크로서 패터닝된 포토레지스트 층(146)을 이용하여 패터닝된다. 이어서 패터닝된 포토레지스트 층(146)이 제거된다.
패터닝 프로세스는 포토리소그래피 프로세스 및 에칭 프로세스를 포함한다. 포토리소그래피 프로세스는 포토레지스트 코팅(예를 들어, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노출, 노출-후 베이킹, 포토레지스트 현상, 세척 및 건조(예를 들어, 하드 베이킹)를 포함한다. 에칭 프로세스는 건식 에칭 프로세스 또는 습식 에칭 프로세스를 포함한다.
중간 층(142) 및 BARC(144)가 패터닝된 이후, 하부 층(140)이 본 개시의 몇몇 실시예들에 따라 도 1d에서 도시된 바와 같이 마스크로서 패터닝된 중간 층(142) 및 패터닝된 BARC(144)를 이용함으로써 패터닝된다.
이어서, 중간 층(142) 및 BARC(144)는 본 개시의 몇몇 실시예들에 따라 도 1e에서 도시된 바와 같이 제거되고 패터닝된 하부 층(140)이 획득된다. 몇몇 실시예들에서, 중간 층(142) 및 BARC(144)는 건식 에칭 프로세스 또는 습식 에칭 프로세스와 같은 에칭 프로세스에 의해 제거된다.
패터닝된 하부 층(140)이 획득된 이후, 하드 마스크 층(138)이, 본 개시의 몇몇 실시예들에 따라 도 1f에서 도시된 바와 같이 패터닝된 하드 마스크 층(138)을 형성하기 위한 마스크로서 패터닝된 하부 층(140)을 이용함으로써 패터닝된다. 이어서, 패터닝된 하부 층(140)은 건식 에칭 프로세스 또는 습식 에칭 프로세스에 의해 제거된다.
패터닝된 하부 층(140)이 제거된 이후, 산화물 층(130), 고-k 유전체 층(132), 제 1 금속 층(134) 및 폴리실리콘 층(136)은 본 개시의 몇몇 실시예들에 따라 도 1g에서 도시된 바와 같이 마스크로서 패터닝된 하드 마스크 층(138)을 이용함으로써 패터닝된다. 주변 영역(20) 내의 패터닝된 고-k 유전체 층(132)은 게이트 유전체 층으로서 이용되고, 패터닝된 제 1 금속 층(134)은 게이트 전극 층의 일부분으로서 이용된다.
도 1g에서 도시된 바와 같이, 고-k 유전체 층(132) 및 제 1 금속 층(134)은 픽셀 영역(10)에서 제거되는 반면에, 고-k 유전체 층(132) 및 제 1 금속 층(134)은 보호 층(120) 상에 남겨진다. 경계 영역(30) 내의 고-k 유전체 층(132) 및 제 1 금속 층(134)이 주변 영역(20) 내의 (패터닝된 폴리실리콘 층(136) 및 패터닝된 하드 마스크 층(138)을 포함하는) 스택 구조물들과 보호 층(120) 간에 형성되고, 이에 따라 고-k 유전체 층(132) 및 제 1 금속 층(134)은 제거되기 어렵다는 것이 주의되어야 한다. 그 결과, 고-k 유전체 층(132) 및 제 1 금속 층(134)은 경계 영역(30) 내에 남겨지게 된다.
그러나 이미지 센서의 성능은 경계 영역(30) 내의 남아있는 고-k 유전체 층(132) 및 제 1 금속 층(134)에 의해 저하될 수 있다. 그러므로, 경계 영역(30) 내의 남아있는 고-k 유전체 층(132) 및 제 1 금속 층(134)이 후속 프로세스에서 제거된다.
이어서, 밀봉 층(150)이 본 개시의 몇몇 실시예들에 따라 도 1h에서 도시된 바와 같이, 주변 영역(20) 내의 하드 마스크 층(138) 상에, 경계 영역(30)내의 폴리실리콘 층(136) 상에, 그리고 픽셀 영역(10) 내의 보호 층(120) 상에 형성된다. 하나 이상의 스택 구조물들의 도 1g에서 주변 영역(20)에 형성되고, 복수의 캐비티들(148)이 2개의 인접한 스택 구조물들 간에 형성된다는 것이 주의되어야 한다. 그러므로, 이어서, 도 1h에서 도시된 바와 같이, 밀봉 층(150)은 스택 구조물의 패턴을 따라 컨포멀하게 형성된다. 밀봉 층(150)은 캐비티(148)의 측벽들 및 하부에 또한 형성된다.
밀봉 층(150)은 유전체 물질로 이루어진다. 유전체 물질은 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 다른 적합한 물질들 및/또는 이들의 조합들을 포함할 수 있다. 밀봉 층(150)은 화학 기상 증착(CVD) 프로세스와 같은 적합한 프로세스를 이용함으로써 주변 영역(20) 내의 게이트 구조물의 표면들 상에 증착된다.
이어서, 포토레지스트 층(152)이 밀봉 층(150) 상에 형성된다. 포토레지스트 층(152)은 픽셀 영역(10) 및 주변 영역(20) 내의 디바이스들을 보호하기 위해 픽셀 영역(10) 및 주변 영역(20)에 형성된다는 것이 주의되어야 한다.
포토레지스트 층(152)이 형성된 이후, 노출된 밀봉 층(150)은 본 개시의 몇몇 실시예들에 따라 도 1i에서 도시된 바와 같이 제거된다. 이어서, 하드 마스크 층(138) 및 폴리실리콘 층(136), 제 1 금속 층(134) 및 고-k 유전체 층(132)이 각각 그리고 순차적으로 제거된다.
하드 마스크 층(138) 및 폴리실리콘 층(136), 제 1 금속 층(134) 및 고-k 유전체 층(132)은 건식 에칭 프로세스 또는 습식 에칭 프로세스에 의해 각각 제거된다. 몇몇 실시예들에서, 건식 에칭 가스는 염소(Cl2), 염화 붕소(BCl3), 또는 불소(F) 기반 가스를 포함한다. 몇몇 실시예들에서, 습식 에칭 용액은 HF-기반 용액, NH4OH 용액, NH4OH/H2O2 용액, HCl/H2O2 용액, H2SO4/H2O2 용액을 포함한다.
제 1 금속 층(134) 및 고-k 유전체 층(132)을 완전히 제거하기 위해, 오버-에칭 프로세스(over-etching process)가 격리 구조물(124)의 일부분 상에서 수행된다. 그러므로 리세스(170)가 격리 구조물(124)의 일부분을 제거함으로써 형성된다.
리세스(170)는 격리 구조물(124)보다 더 깊지 않아야 한다는 것이 주의되어야 한다. 리세스(170)는 기판(102)의 상부 표면으로부터 깊이(D1)까지 연장된다. 몇몇 실시예들에서, 깊이(D1)는 약 10 A 내지 약 5000 A의 범위에 있다. 깊이(D1)가 너무 큰 경우, 너무 많은 격리 구조물(124)이 제거된다. 깊이(D1)가 너무 작은 경우, 제 1 금속 층(134) 및 고-k 유전체 층(132)이 남아있을 수 있다.
오버-에칭 프로세스 이후, 포토레지스트 층(154)이 본 개시의 몇몇 실시예들에 따라 도 1j에서 도시된 바와 같이 주변 영역(20) 및 경계 영역(30)에 형성된다. 이어서, 픽셀 영역(10) 내의 보호 층(120) 및 밀봉 층(150)은 하드 마스크 층(116)을 노출하도록 제거된다. 이어서, 포토레지스트 층(154)이 제거된다.
포토레지스트 층(154)이 제거된 이후, 주변 영역(20) 내의 밀봉 층(150)의 일부분, 픽셀 영역(10) 내의 하드 마스크 층(116) 및 주변 영역(20) 내의 하드 마스크 층(138)이 본 개시의 몇몇 실시예들에 따라 도 1k에서 도시된 바와 같이 제거된다. 그러므로, 픽셀 영역(10)에서, 게이트 전극 층(114)의 상부 표면이 노출된다. 경계 영역(30)에서, 격리 구조물(124)이 노출된다. 주변 영역(20)에서, 폴리실리콘 층(136)의 상부 부분이 노출된다.
이어서, 층간 유전체(interlayer dielectric; ILD) 층(160)이 게이트 전극 층(114)의 노출된 표면, 노출된 격리 구조물(124) 및 폴리실리콘 층(136)의 노출된 표면 상에 형성된다.
ILD 층(160)은 실리콘 산화물, 도핑되거나 도핑되지 않은 실리콘 산화물, 도핑되지 않은 규산염 유리(undoped silicate glass; USG), 인-도핑된 실리콘 유리(phosphorus-doped silicon glass; PSG), 붕소 인 규산염 유리(boron phosphorus silicate glass; BPSG), 페닐 트리에톡시 규산염(phenyl triethoxy silicate; PTEOS) 또는 붕소 인 테트라에틸 규산염(boron phosphorous tetraethyl silicate; BPTEOS)으로 이루어진다. ILD(160)는 화학 기상 증착(CVD) 프로세스, 고-밀도 플라즈마 CVD 프로세스(HDP CVD), 스핀 코팅 또는 증착 노(deposition furnace)에 의해 형성된다.
ILD 층(160)이 증착된 이후, 본 개시의 몇몇 실시예들에 따라 도 1l에서 도시된 바와 같이 ILD 층(160) 상에서 평탄화 프로세스가 수행된다. 몇몇 실시예들에서, 평탄화 프로세스는 화학 기계적 폴리싱(CMP) 프로세스이다. 평탄화 프로세스 이후, 포토레지스트 층(162)이 픽셀 영역(10) 내의 ILD 층(160)의 상부 표면 상에 형성된다.
리세스(170)가 기판(102)에 형성되기 때문에, ILD 층(160)은 경계 영역(30)에서 리세스된 표면을 갖는다는 것이 주의된다. 평탄화 프로세스 이후, 경계 영역(30) 내의 ILD 층(160)의 상부 표면은 픽셀 영역(10) 내의 또는 주변 영역(20) 내의 상부 표면보다 더 낮다. 즉, 경계 영역(30) 내의 ILD 층(160)의 일부분은 약 10 A 내지 약 5000 A 범위의 깊이(D1)로 기판(102)의 상부 표면으로부터 연장된다.
포토레지스트 층(162)이 픽셀 영역(10) 내의 ILD 층(160)의 상부 표면 상에 형성된 이후, 폴리실리콘 층(136)이 본 개시의 몇몇 실시예들에 따라 도 1m에서 도시된 바와 같이 제거된다. 그러므로 복수의 트랜치들(도시되지 않음)이 형성되고, 제 2 금속 층(166)이 트랜치들에 충전된다. 또한, 제 2 금속 층(166)은 또한 경계 영역(30) 내의 ILD 층(160)의 리세스된 표면 상에 형성된다. 경계 영역(30)에서, 제 2 금속 층(166)은 ILD 층(160)에 임베딩된다는 것이 주의되어야 한다.
제 2 금속 층(166)은 전도성 물질로 이루어진다. 전도성 물질은 금속(예를 들어, 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 백금(Pt), 알루미늄(Al), 하프늄(Hf), 루테늄(Ru)), 금속 규화물(예를 들어, 티타늄 규화물, 코발트 규화물, 니켈 규화물, 탄탈륨 규화물) 또는 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물)을 포함할 수 있다. 몇몇 실시예들에서, 제 2 금속 층(166)은 화학 기상 증착(CVD) 프로세스 또는 물리적 기상 증착(PVD) 프로세스에 의해 형성된다.
몇몇 실시예들에서, 제 1 금속 층(134) 및 제 2 금속 층(166)은 동일한 물질로 이루어진다. 몇몇 다른 실시예들에서, 제 1 금속 층(134) 및 제 2 금속 층(166)은 상이한 물질로 이루어진다. 제 1 금속 층(134)의 두께는 제 2 금속 층(166)의 두께보다 얇다.
제 2 금속 층(166)의 증착 이후에, 평탄화 프로세스는 트랜치들 외부의 초과의 제 2 금속 물질을 제거하기 위해 제 2 금속 물질 상에서 수행된다는 것이 주의되어야 한다. 그러므로, 주변 영역(20) 내의 제 2 금속 층(166)의 상부 표면은 경계 영역(30) 내의 제 2 금속 층(166)의 상부 표면과 평평하게 된다. 즉, 경계 영역(30) 내의 제 2 금속 층(166)의 상부 표면은 주변 영역(20) 내의 제 1 금속 층(134)의 상부 표면보다 더 높다.
평탄화 프로세스가 제 2 금속 물질 상에서 수행된 이후, 제 2 ILD 층(168)이 제 2 금속 층(166), 게이트 스택 구조물(110 및 210) 상에서 수행된다. 이어서, 금속화 구조물(도시되지 않음)는 콘택 플러그들 및 전도성 피처들과 같은 상호연결 구조물을 포함한다. 전도성 피처들이 제 2 ILD 층(168)에 임베딩된다.
도 1m에서 도시된 바와 같이, 게이트 스택 구조물(210)은 고-k 유전체 층(132), 제 1 금속 층(134) 및 제 2 금속 층(166)에 의해 구성된다. 고-k 유전체 층(132)은 게이트 유전체 층으로서 이용되고, 제 1 금속 층(134) 및 제 2 금속 층(166)은 게이트 전극 층으로서 이용된다. 또한, 밀봉 층(150)은 게이트 스택 구조물(210)의 대향하는 측벽들 상에 형성된다.
3개의 게이트 스택 구조물들(210)은 주변 영역(20)에 형성되지만 게이트 스택 구조물(210)의 수는 3개로 제한되지 않고, 게이트 스택 구조물(210)의 수는 실제 응용에 따라 조정될 수 있다.
도 1m에서 도시된 바와 같이, 고-k 유전체 층(132), 제 1 금속 층(134) 및 제 2 금속 층(166)이 주변 영역(20)에 형성되지만, 어떠한 남아있는 고-k 유전체 층(132) 및 제 1 금속 층(134)도 경계 영역(30)에 형성되지 않는다. 보다 중요하게는, 어떠한 남아있는 고-k 유전체 층(132) 및 제 1 금속 층(134)도 픽셀 영역(10)에 형성되지 않는다.
주변 영역에 고-k 유전체 층 및 금속 층(또는 HK/MG라 불림)을 갖는 디바이스들이 픽셀 영역 내의 디바이스들(이를 테면, 포토다이오드(PD)) 이전에 형성되는 경우, 포토다이오드는 금속 이온에 민감하고, 포토다이오드의 성능은 금속 이온의 오염으로 인해 저하될 수 있다. 또한, 픽셀 영역 내의 포토다이오드의 형성은 고온에서 동작되고, 이에 따라 주변 영역 내의 금속 층은 고온으로 인해 악화될 수 있다.
금속 층의 오염 및 약화(decline)를 방지하기 위해, 본 개시의 몇몇 실시예들에 따라, 픽셀 영역(10) 내의 디바이스들(이를 테면, 게이트 스택 구조물(110) 및 포토다이오드)이 먼저 형성되고, 주변 영역(20) 내의 디바이스들(이를 테면, 게이트 스택 구조물(210))가 이어서 형성된다는 것이 주의되어야 한다. 그러므로, 주변 영역(20) 내의 금속 층(이를 테면, 제 1 금속 층(134) 및/또는 제 2 금속 층(166))이 고온에 의해 영향을 받지 않는다. 또한, 경계 영역(30) 내의 고-k 유전체 층 및 금속 층(또한 HK/MG라고 불림)은 오버-에칭 프로세스에 의해 완전히 제거되고, 그에 따라 금속 오염이 방지된다. 또한, 픽셀 영역(10) 내의 디바이스들(이를 테면, 포토다이오드)의 성능이 개선된다.
이미지 센서 및 이미지 센서를 형성하기 위한 방법의 실시예들이 제공된다. 이미지 센서는 전방-측 조명(FSI) 이미지 센서 또는 후방-측 조명(BSI) 이미지 센서이다. 이미지 센서는 기판을 포함한다. 기판은 픽셀 영역, 주변 영역 및 경계 영역을 포함하고, 경계 영역은 픽셀 영역과 주변 영역 간에 형성된다. 고-k 유전체 층 및 금속 층(또한 HK/MG라고 불림)이 주변 영역에 형성된다. 그러나 고-k 유전체 층과 금속 층은 픽셀 영역과 경계 영역에 형성되지 않는다. 그러므로 금속 오염 문제가 방지된다. 또한, 픽셀 영역 내의 디바이스들이 주변 영역 내의 디바이스들의 형성 이전에 형성되기 때문에, 고-k 유전체 층 및 금속 층(또한 HK/MG라고 불림)은 픽셀 영역 내의 디바이스들의 형성에 의해 야기되는 고온에 의해 영향을 받지 않는다. 그러므로 이미지 센서의 조명 효율이 개선된다.
위에서는 당업자들이 본 개시의 양태들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 피처들을 약술하였다. 당업자는 이들이 본 명세서에서 도입된 실시예들의 동일한 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 프로세스들 및 구조를 설계 또는 변형하기 위한 토대로서 본 개시를 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구조들이 본 개시의 사상 및 범위로부터 벗어나지 않고, 그리고 이들은 본 개시의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들을 가할 수 있다는 것을 알 수 있다.

Claims (10)

  1. 이미지 센서에 있어서,
    기판으로서, 상기 기판은 픽셀 영역, 주변 영역 및 경계 영역을 포함하고, 상기 경계 영역은 상기 픽셀 영역과 상기 주변 영역 사이에 형성되는 것인, 상기 기판;
    상기 픽셀 영역 내에 형성된 제 1 게이트 스택 구조물;
    상기 주변 영역 내에 형성되고, 고-k(high-k) 유전체 층 및 제 1 금속 층을 포함하는 제 2 게이트 스택 구조물;
    상기 기판 내에 그리고 상기 경계 영역 내에 형성된 유전체 층;
    상기 경계 영역 내의 상기 유전체 층 내에 형성되고, 상기 유전체 층 내에 임베딩되는(embedded) 제 2 금속 층; 및
    상기 경계 영역 내의 상기 기판 내에 형성된 격리 구조물
    을 포함하고,
    상기 유전체 층의 일부분은 상기 격리 구조물 내에 임베딩되는 것인, 이미지 센서.
  2. 제 1 항에 있어서,
    상기 고-k 유전체 층 및 상기 제 1 금속 층은 상기 픽셀 영역 내에 형성되지 않는 것인, 이미지 센서.
  3. 제 1 항에 있어서,
    상기 제 2 금속 층은 상기 주변 영역 내의 상기 제 1 금속 층 상에 형성되는 것인, 이미지 센서.
  4. 제 1 항에 있어서,
    상기 경계 영역 내의 상기 유전체 층은, 상기 기판의 상부 표면으로부터 10 A 내지 5000 A의 범위 내의 깊이까지 연장되는 것인, 이미지 센서.
  5. 삭제
  6. 이미지 센서에 있어서,
    기판으로서, 상기 기판은 픽셀 영역, 주변 영역 및 경계 영역을 포함하고, 상기 경계 영역은 상기 픽셀 영역과 상기 주변 영역 사이에 형성되는 것인, 상기 기판;
    상기 픽셀 영역 내에 형성된 제 1 게이트 스택 구조물;
    상기 주변 영역 내에 형성되고, 고-k(high-k) 유전체 층 및 제 1 금속 층을 포함하는 제 2 게이트 스택 구조물;
    상기 기판 내에 그리고 상기 경계 영역 내에 형성된 유전체 층; 및
    상기 경계 영역 내의 상기 유전체 층 내에 형성되고, 상기 유전체 층 내에 임베딩되는(embedded) 제 2 금속 층
    을 포함하고,
    상기 경계 영역 내의 상기 제 2 금속 층의 상부 표면은, 상기 제 2 게이트 스택 구조물의 상기 제 1 금속 층의 상부 표면보다 더 높은 것인, 이미지 센서.
  7. 제 1 항에 있어서,
    상기 고-k 유전체 층은 상기 경계 영역 내에 형성되지 않는 것인, 이미지 센서.
  8. 제 1 항에 있어서,
    상기 제 2 게이트 스택 구조물의 측벽들 상에 형성된 밀봉(sealing) 층들을 더 포함하는, 이미지 센서.
  9. 이미지 센서에 있어서,
    기판으로서, 상기 기판은 픽셀 영역, 주변 영역 및 경계 영역을 포함하고, 상기 경계 영역은 상기 픽셀 영역과 상기 주변 영역 사이에 형성되는 것인, 상기 기판;
    상기 경계 영역 내에서 상기 기판 상에 그리고 상기 기판 내에 형성된 유전체 층;
    상기 경계 영역 내에 형성되고, 상기 유전체 층 내에 임베딩되는 금속 층; 및
    상기 경계 영역 내의 상기 기판 내에 형성된 격리 구조물
    을 포함하고,
    상기 유전체 층의 일부분은 상기 격리 구조물 내에 임베딩되는 것인, 이미지 센서.
  10. 이미지 센서의 형성 방법에 있어서,
    기판을 제공하는 단계로서, 상기 기판은 픽셀 영역, 주변 영역 및 경계 영역을 포함하고, 상기 경계 영역은 상기 픽셀 영역과 상기 주변 영역 사이에 형성되는 것인, 상기 기판 제공 단계;
    상기 픽셀 영역 내에 제 1 게이트 스택 구조물을 형성하는 단계;
    상기 제 1 게이트 스택 구조물 상에 보호 층을 형성하는 단계;
    상기 기판 내에 격리 구조물을 형성하는 단계로서, 상기 격리 구조물은 상기 경계 영역 내에 형성되는 것인, 상기 격리 구조물 형성 단계;
    상기 기판 상에 고-k 유전체 층, 제 1 금속 층 및 폴리실리콘 층을 형성하는 단계;
    패터닝된 하드 마스크 층을 형성하기 위해 상기 폴리실리콘 층 상에 하드 마스크 층을 형성하고 패터닝하는 단계;
    상기 패터닝된 하드 마스크 층을 마스크로서 이용함으로써 상기 고-k 유전체 층, 상기 제 1 금속 층 및 상기 폴리실리콘 층의 일부분을 제거하는 단계로서, 상기 고-k 유전체 층 및 상기 제 1 금속 층은 상기 경계 영역 내에 남겨지는 것인, 상기 제거 단계; 및
    상기 경계 영역 내에서 상기 고-k 유전체 층 및 상기 제 1 금속 층을 제거하는 단계
    를 포함하는, 이미지 센서의 형성 방법.
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