KR101700489B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 디바이스는, 제1 금속 구조, 상면 및 바닥면을 포함하는 제1 반도체칩; 제2 금속 구조를 포함하고, 상기 제1 반도체칩과 상기 바닥면에서 결합되는 제2 반도체칩; 상기 제1 금속 구조와 상기 제2 금속 구조를 접속하는 전도성 재료로서, 이 전도성 재료의 일부분이 상기 제1 반도체칩과 상기 제2 반도체칩의 내부에 있는 것인 전도성 재료; 및 상기 전도성 재료의 일부분을 둘러싸는 유전체층을 포함한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
반도체 디바이스를 사용하는 전자 장비는 많은 현대의 용례에 있어서 필수적이다. 전자 기술이 발전함에 따라, 전자 장비는 점점 더 소형화되고 있는 반면에, 기능성 및 집적 회로의 양은 커지고 있다. 따라서, 전자 장비 내의 반도체 디바이스도 또한 고밀도화, 소형화 및 컴팩트화되고 있다. 반도체 디바이스의 크기 축소에 대한 지속적인 요구로 인해, 반도체 디바이스 내에 수용될 수 있는 보다 집적화된 회로의 개발이 불가피해졌다.
전자 산업에서의 주요 동향은, 반도체 디바이스를 소형화하고 다기능화하는 것이다. 따라서, 반도체 디바이스는, 반도체 디바이스 뿐만 아니라 전자 장비의 최종 크기를 최소화하기 위해, 반도체 디바이스의 인접 층들 사이에서 다수의 금속 구조를 전기 접속하는 전기 배선 구조를 포함한다. 전기 배선 구조는, 인접 층들 사이에서 회로를 접속하기 위해, 반도체 디바이스의 여러 인접 층들에 천공되어 있고, 구리 또는 알루미늄 등의 전도성 재료로 충전되어 있는, 다수의 트렌치 또는 비아를 포함한다.
그러나, 전기 배선 구조의 제조는, 다수의 제조 작업 단계를 수반하고, 이러한 작업 단계들은 서로 다른 특성을 지닌 서로 다른 종류의 다수의 재료를 포함하는 반도체 디바이스에 실시되기 때문에, 전기 배선 구조의 제조는 복잡해진다. 재료간의 차이는, 반도체 디바이스의 제조의 복잡성을 증대시키고, 결함을 초래할 수 있다. 이러한 결함에는, 층간 결합성의 부족, 트렌치의 신뢰도의 부족, 및 전기 배선 구조의 균열 또는 층분리가 포함될 수 있다. 이에 따라, 상기한 결함을 해결하기 위해, 전기 배선 구조의 제조 방법의 개선이 계속 요구되고 있다.
본원의 양태는 첨부 도면들과 함께 이하의 상세한 설명을 읽음으로써 가장 잘 이해된다. 업계에서의 표준 관행에 따라 여러 피처가 축척에 맞춰 도시되어 있지 않다는 점을 강조한다. 실제로, 여러 피처의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본원의 일부 실시형태에 따라 제1 반도체칩과 제2 반도체칩을 포함하는 반도체 디바이스의 개략도이다.
도 1a는 본원의 일부 실시형태에 따른 제1 반도체칩 내의 제1 절연층의 개략도이다.
도 2는 본원의 일부 실시형태에 따라 제1 리세스형 부분과 제2 리세스형 부분을 단차형 구성으로 포함하는 반도체 디바이스의 개략도이다.
도 2a는 본원의 일부 실시형태에 따라 제1 반도체칩, 제2 반도체칩 및 금속 플러그를 포함하는 반도체 디바이스의 개략도이다.
도 3은 본원의 일부 실시형태에 따라 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 3a는 본원의 일부 실시형태에 따라 제1 반도체칩을 제공하는 것을 보여주는 개략도이다.
도 3b는 본원의 일부 실시형태에 따라 제2 반도체칩을 제공하는 것을 보여주는 개략도이다.
도 3c는 본원의 일부 실시형태에 따라 제1 반도체칩을 제2 반도체칩과 결합하는 것을 보여주는 반도체 디바이스의 개략도이다.
도 3d는 본원의 일부 실시형태에 따라 제1 리세스형 부분을 형성하는 것을 보여주는 개략도이다.
도 3e는 본원의 일부 실시형태에 따라 제2 리세스형 부분을 형성하는 것을 보여주는 개략도이다.
도 3f는 본원의 일부 실시형태에 따라 유전체층을 형성하는 것을 보여주는 개략도이다.
도 3g는 본원의 일부 실시형태에 따라 유전체층의 일부분을 제거하는 것을 보여주는 개략도이다.
도 3h는 본원의 일부 실시형태에 따라 전도성 재료를 형성하는 것을 보여주는 개략도이다.
도 4는 본원의 일부 실시형태에 따라 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 4a는 본원의 일부 실시형태에 따라 제1 반도체칩을 제공하는 것을 보여주는 개략도이다.
도 4b는 본원의 일부 실시형태에 따라 제2 반도체칩을 제공하는 것을 보여주는 개략도이다.
도 4c는 본원의 일부 실시형태에 따라 제1 반도체칩을 제2 반도체칩과 결합하는 것을 보여주는 반도체 디바이스의 개략도이다.
도 4d는 본원의 일부 실시형태에 따라 제1 리세스형 부분을 형성하는 것을 보여주는 개략도이다.
도 4e는 본원의 일부 실시형태에 따라 제2 리세스형 부분을 형성하는 것을 보여주는 개략도이다.
도 4f는 본원의 일부 실시형태에 따라 유전체층을 형성하는 것을 보여주는 개략도이다.
도 4g는 본원의 일부 실시형태에 따라 유전체층의 일부분을 제거하는 것을 보여주는 개략도이다.
도 4h는 본원의 일부 실시형태에 따라 전도성 재료를 형성하는 것을 보여주는 개략도이다.
반도체 디바이스는 다수의 작업 단계에 의해 제조된다. 제조 과정에서, 반도체 디바이스에 있는 적어도 2개의 반도체칩의 다수의 절연층을 가로질러 다수의 전도성 금속 구조들 사이에 전기 배선 구조가 형성된다. 반도체칩에서부터 다른 반도체칩에까지 이르는 다수의 트렌치 또는 비아를 천공함으로써, 전도성 금속 구조들은 서로 접속된다. 반도체칩을 관통하게 에칭함으로써 트렌치가 형성된다. 그 후에, 전도성 재료를 트렌치에 피복 또는 충전함으로써, 전도성 재료가 피복 또는 충전된 트렌치를 통해, 전도성 금속 구조는 반도체칩을 가로질러 전기 접속된다.
그러나, 반도체칩의 절연층은, 여러 종류의 재료, 예컨대 산화규소, 흑색 다이아몬드[Black Diamond® (캘리포니아주 산타 클라라 소재의 Applied Materials)] 및 탄화규소 등을 포함하는데, 이들 재료는 소정의 에칭제에 대해 서로 다른 에칭률을 갖는다. 이에 따라, 트렌치의 측벽에서 횡방향 에칭이 일어나게 된다. 횡방향 에칭으로 인해, 측벽 표면은 울퉁불퉁해지고 거칠어지며, 이에 따라 트렌치의 측벽에 전도성 재료를 증착할 때 신뢰도가 나빠진다.
본원의 실시형태의 제작 및 사용이 이하 상세히 논의된다. 그러나, 이 실시형태들은 폭넓은 다양한 특정 환경에서 구현될 수 있는 수많은 적용가능한 발명 사상을 제공한다는 점을 이해해야 한다. 이하에 개시된 내용은 다양한 실시형태의 서로 다른 피처를 구현하는 다수의 상이한 실시형태 또는 실시예를 제공하는 것으로 이해될 것이다. 본원을 간략히 보여주는 구성요소 및 배치 구성의 특정 실시예가 이하에 설명되어 있다. 물론, 상기한 특정 실시예는 그저 예에 불과하고 제한을 의도로 한 것은 아니다.
도면들에 도시된 실시형태들 또는 실시예들은 특정 표현을 사용하여 이하에 개시된다. 그러나, 실시형태들 또는 실시예들은 한정을 의도로 하고 있지 않다는 것이 이해될 것이다. 개시된 실시형태에서의 모든 변경 및 수정, 그리고 본 명세서에 개시된 원리의 모든 추가적인 적용은 당업자에게 일반적으로 발생하는 것으로 예상된다.
몇몇 처리 단계 및/또는 디바이스의 피처는 간략하게만 기술될 수 있을 것으로 이해된다. 또한, 부가적인 처리 단계 및/또는 피처가 추가될 수 있고, 여전히 청구범위를 구현한다면, 후술하는 처리 단계 및/또는 피처 중 일부는 제거 또는 변경될 수 있다. 따라서, 이하의 설명은, 실시예를 나타내는 것에 불과하고, 하나 이상의 단계 또는 피처가 필수적인 것임을 의미하고 있지 않은 것으로 이해되어야 한다.
게다가, 본원은 여러 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은, 간단명료성을 위한 것으로, 본질적으로 거론되는 여러 실시형태 및/또는 구성 사이의 관계를 지시하고 있지는 않다.
본원에는, 개선된 전기 배선 구조를 갖는 반도체 디바이스가 개시되어 있다. 전기 배선 구조는, 리세스형 부분의 측변 표면의 평활도를 향상시키고 이에 따라 전기 배선 구조의 신뢰도 부족 및 반도체 디바이스의 수율 손실을 방지하기 위해, 산화물층으로 피복된 리세스형 부분을 포함한다.
도 1은 본 발명의 여러 실시형태에 따른 반도체 디바이스(100)의 다이어그램이다. 반도체 디바이스(100)는 제1 반도체칩(101-1)을 포함한다. 제1 반도체칩(101-1)은 제1 기판(101g), 제1 절연층(103-1) 및 제1 절연층(103-1) 내에 배치된 제1 금속 구조(102a-1)를 포함한다.
일부 실시형태에서, 제1 반도체칩(101-1)은 반도체 센서 칩이다. 일부 실시형태에서, 제1 반도체칩(101-1)은, 당업계에 알려진 CMOS(complementary metal-oxide-semiconductor) 프로세스 기술에 의해 제조되어 CMOS 이미지 센서(CIS) 칩이 된다. CIS 칩은 디지털 카메라 용례에서 널리 사용되고 있다. CIS 칩은, 광을 포획하고 이 광을 전기 신호로 변환하도록 구성되어 있다.
일부 실시형태에서, 제1 반도체칩(101-1)은 실리콘 기판 상에 에피택셜(EPI) 층(도시 생략)을 포함하고, 이면측 박화 작업 동안에, 실리콘 기판은 EPI 층이 노출될 때까지 제거된다. 일부 실시형태에서, EPI의 일부분이 잔존한다. 일부 실시형태에서, p-형 광 활성 영역과 n-형 광 활성 영역(각각 도시 생략됨)이 잔존 에피택셜 층에 형성된다.
일부 실시형태에서, 제1 반도체칩(101-1)은, 광 활성 영역에 투사된 광의 강도 또는 휘도에 관한 신호를 발생시키는 트랜지스터(도시 생략)를 포함한다. 일부 실시형태에서, 트랜지스터는 전송 트랜지스터일 수 있다. 그러나, 트랜지스터는, 제1 반도체칩(101-1) 내에서 이용되는 수많은 유형의 기능적 트랜지스터의 일례일 수 있다. 일부 실시형태에서, 트랜지스터는, 리셋 트랜지스터, 소스 팔로워 트랜지스터, 또는 선택 트랜지스터 등과 같은 그 밖의 트랜지스터를 포함할 수 있다. 제1 반도체칩(101-1)에 이용되는 모든 적절한 트랜지스터 및 구성은, 실시형태의 범위 내에 포함되는 것으로 분명히 의도되어 있다.
일부 실시형태에서, 제1 반도체칩(101-1)의 제1 기판(101g)은 실리콘, 게르마늄, 갈륨, 비소 및 이들의 조합을 포함한다. 일부 실시형태에서, 제1 기판(101g)은, 절연체 층(예컨대, 매립 산화물 등) 상에 형성된 반도체 재료(예컨대, 실리콘, 게르마늄 등)의 층을 포함하는 SOI(silicon-on-insulator)의 형태이다. 일부 실시형태에서, 제1 기판(101g)은 다층 기판, 그라디언트 기판, 하이브리드 배향 기판, 이들의 임의의 조합 등을 포함한다.
일부 실시형태에서, 제1 기판(101g)은 제1 기판(102)에 형성된 다양한 전기 회로(도시 생략)를 포함한다. 일부 실시형태에서, 전기 회로는 특정 용례에 적합한 어느 한 타입의 회로이다. 일부 실시형태에서, 전기 회로는, 트랜지스터, 커패시터, 레지스터, 다이오드, 포토-다이오드, 퓨즈 등의 다양한 NMOS(n-type metal-oxide semiconductor) 및/또는 PMOS(p-type metal-oxide semiconductor) 디바이스를 포함한다. 일부 실시형태에서, 전기 회로는, 메모리 구조, 처리 구조, 센서, 증폭기, 전력 분배, 입력/출력 회로 등을 포함하는 하나 이상의 기능을 수행하도록 상호 접속될 수 있다. 상기 예들은 예시적인 목적으로 제공되고, 여러 실시형태를 임의의 특정 용례에 제한하려는 것을 의도하고 있지 않다는 것을 당업자라면 인식할 것이다.
일부 실시형태에서, 제1 절연층(103-1)은, 제1 절연층(103-1) 내에서 다수의 전도성 금속 구조를 서로에 대해 격리시키는 유전체 재료를 포함하는 금속간 유전체(IMD) 층이다. 일부 실시형태에서, 제1 절연층(103-1)은, 소정의 에칭제에 대해 에칭률이 서로 다른 2 이상의 인접 층을 포함한다. 일부 실시형태에서, 상기 2 이상의 인접 층은, 소정의 에칭제 CF4에 대해 700 ㎚/min 부근의 서로 다른 에칭률을 갖도록 재료 면에서 차이가 있다. 이들 층은, 에칭 작업시 소정의 에칭제 하에서 서로 다른 에칭률로 제거된다. 일부 실시형태에서, 상기 2 이상의 인접 층은, 산화규소층, 탄화규소층 및 흑색 다이아몬드[Black Diamond® (캘리포니아주 산타 클라라 소재의 Applied Materials)] 층을 포함하는데, 이들 층은 서로 다른 에칭률을 갖는다.
일부 실시형태에서, 제1 반도체 칩(101-1)의 제1 금속 구조(102a-1)는 제1 절연층(103-1) 내에 배치된다. 제1 절연층(103-1)은 제1 금속 구조(102a-1)를 에워싼다. 일부 실시형태에서, 제1 금속 구조(102a-1)는 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 팔라듐, 및/또는 이들의 합금을 포함한다. 일부 실시형태에서, 제1 금속 구조(102a-1)는 제1 반도체칩(101-1)의 제1 금속 배선의 일부분이다.
일부 실시형태에서, 반도체 디바이스(100)는 제2 반도체칩(101-2)을 포함한다. 일부 실시형태에서, 제1 반도체칩(101-1)은 제2 반도체칩(101-2)과 결합된다. 일부 실시형태에서, 제1 반도체칩(101-1)과 제2 반도체칩(101-2)은, 직접 접합 등과 같은 임의의 적절한 결합 기술을 통해 결합되어 있다. 일부 실시형태에서, 제1 반도체칩(101-1)은 제1 반도체칩(101-1)과 제2 반도체칩(101-2) 사이의 계면(101f)에 의해 결합된다. 일부 실시형태에서, 제1 반도체칩(101-1)과 제2 반도체칩(101-2)은, 금속 대 금속 접합(예컨대, 구리 대 구리 접합), 유전체 대 유전체 접합(예컨대, 산화물 대 산화물 접합), 금속 대 유전체 접합(예컨대, 산화물 대 구리 접합), 이들의 임의의 조합 등에 의해 결합된다.
일부 실시형태에서, 계면(101f)은 제1 반도체칩(101-1)의 패시베이션 층(101d)과 제2 반도체칩(101-2)의 패시베이션 층(101e)의 사이에 있다. 일부 실시형태에서, 패시베이션 층(101d)과 패시베이션 층(101e)은 각각 산화규소를 포함하는 산화물층이다. 일부 실시형태에서, 패시베이션 층(101d)과 패시베이션 층(101e)은 각각 질화규소를 포함한다. 일부 실시형태에서, 패시베이션 층(101d)과 패시베이션 층(101e)은 각각 구리 등과 같은 금속과 산화규소 혹은 질화규소 등과 같은 유전체를 포함하는 결합 계면, 하이브리드 본드, 복합 구조를 포함한다.
일부 실시형태에서, 제2 반도체칩(101-2)은, 특정 용례에 맞춰 구성된 반도체 ASIC(application specific integrated circuit) 칩이다. 일부 실시형태에서, 제2 반도체칩(101-2)은, 아날로그 대 디지털 컨버터, 데이터 처리 회로, 메모리 회로, 바이어스 회로, 레퍼런스 회로, 이들의 임의의 조합 등과 같은 몇몇 논리 회로를 포함한다.
일부 실시형태에서, 제2 반도체칩(101-2)은, 제2 기판(101h), 제2 절연층(103-2) 및 제2 금속 구조(102a-2)를 포함한다. 일부 실시형태에서, 제2 기판(101h)은 실리콘, 게르마늄, 갈륨, 비소 및 이들의 조합을 포함한다. 일부 실시형태에서, 제2 기판(101h)은 SOI(silicon-on-insulator)의 형태이다. 일부 실시형태에서, 제2 기판(101h)은 다층 기판, 그라디언트 기판, 하이브리드 배향 기판, 이들의 임의의 조합 등이다.
일부 실시형태에서, 제2 기판(101h)은 다양한 전기 회로(도시 생략)를 포함한다. 제2 기판(101h)에 형성된 전기 회로는 특정 용례에 맞게 구성되어 있다. 일부 실시형태에서, 전기 회로는, 메모리 구조, 처리 구조, 센서, 증폭기, 전력 분배, 입력/출력 회로 등과 같은 하나 이상의 기능을 수행하도록 상호 접속될 수 있다. 상기 예들은 예시적인 목적으로 제공되고, 여러 실시형태를 임의의 특정 용례에 제한하려는 것을 의도하고 있지 않다는 것을 당업자라면 인식할 것이다.
일부 실시형태에서, 제2 절연층(103-2)은, 제2 절연층(103-2) 내에서 다수의 전도성 금속 구조를 서로에 대해 격리시키는 유전체 재료를 포함하는 금속간 유전체(IMD) 층이다. 일부 실시형태에서, 제2 절연층(103-2)은, 집적 회로 제조에 일반적으로 사용되는 여러 유전체 재료를 포함한다. 일부 실시형태에서, 제2 절연층(103-2)은, 이산화규소, 질화규소, 또는 붕규산염 유리 등과 같은 도핑된 유리층을 포함한다. 일부 실시형태에서, 제2 절연층(103-2)은, 스퍼터링, 산화, CVD 등의 적절한 기술을 이용하여 형성된다.
일부 실시형태에서, 제2 반도체 칩(101-2)의 제2 금속 구조(102a-2)는 제2 절연층(103-2) 내에 배치된다. 제2 절연층(103-2)은 제2 금속 구조(102a-2)를 에워싼다. 일부 실시형태에서, 제2 금속 구조(102a-2)는 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 팔라듐, 및/또는 이들의 합금을 포함한다. 일부 실시형태에서, 제2 금속 구조(102a-2)는 제2 반도체칩(101-2)의 제1 금속 배선의 일부분이다.
일부 실시형태에서, 제1 반도체칩(101-1)은 상면(101a)을 포함한다. 상면(101a)은 제1 리세스형 부분(106-1)과 제2 리세스형 부분(106-2)을 포함한다. 일부 실시형태에서, 제1 리세스형 부분(106-1)은 제1 리세스형 부분(106-1)을 따라 제1 측벽(103d-1)을 포함한다. 일부 실시형태에서, 상면(101a)은, 상면(101a)으로부터 제1 금속 구조(102a-1)에까지 연장되는 제1 리세스형 부분(106-1)을 포함한다. 일부 실시형태에서, 제1 리세스형 부분(106-1)은, 상면(101a)으로부터, 제1 금속 구조(102a-1) 상에 또는 내에 배치된 제1 금속 구조(102a-1)의 일부분(102b-1)에까지 연장된다. 일부 실시형태에서, 제1 금속 구조(102a-1)의 일부분(102b-1)은 제1 리세스형 부분(106-1)의 바닥면과 동일 평면 상에 있다. 일부 실시형태에서, 제1 리세스형 부분(106-1)은 원형 단면을 갖는 원통 형상으로 구성되어 있다.
일부 실시형태에서, 제1 금속 구조(102a-1)는 구리 등의 적절한 금속 재료를 포함하는데, 제1 금속 구조는 그 에칭률(선택도)이 제1 기판(101g) 및 제1 절연층(103-1)과는 다르다. 이에 따라, 제1 금속 구조(102a-1)는, 제1 절연층(103-1)의 에칭 작업용의 하드 마스크층으로 기능하게 된다. 일부 실시형태에서, 제1 금속 구조(102a-1)의 일부분(102b-1)을 부분적으로 에칭 제거하면서, 제1 절연층(103-1)을 신속하게 에칭하기 위해, 선택적인 에칭 작업이 이용되며, 이를 통해 제1 금속 구조(102a-1) 상에 또는 내에 제1 리세스형 부분(106-1)이 형성되고 제1 리세스형 부분(106-1)의 바닥면이 형성된다. 제1 리세스형 부분(106-1)의 깊이는 서로 다른 용례와 설계 요구사항에 따라 달라진다.
일부 실시형태에서, 제1 리세스형 부분(106-1)은, 제1 반도체칩(101)의 상면(101a)에서부터 제1 금속 구조(102a-1)의 바닥면(102b-1)에 이르기까지의 깊이 D 제1 리세스를 갖는다. 일부 실시형태에서, 제1 리세스형 부분(106-1)의 깊이 D 제1 리세스는 약 1 ㎛ 내지 약 5 ㎛이다.
일부 실시형태에서, 제1 리세스형 부분(106-1)은 제1 측벽(103d-1) 사이에 폭 W 제1 리세스를 갖는다. 일부 실시형태에서, 제1 리세스형 부분(106-1)의 폭 W 제1 리세스는 약 5 ㎛ 내지 약 12 ㎛이다.
일부 실시형태에서, 제2 리세스형 부분(106-2)은, 상면(101a)에서부터 제2 금속 구조(102a-2)를 향해 연장된다. 일부 실시형태에서, 제2 리세스형 부분(106-2)은 제1 반도체칩(101-1)과 제2 반도체칩(101-2)을 통과한다. 일부 실시형태에서, 제2 리세스형 부분(106-2)은, 재료가 서로 다른 제1 절연층(103-1)의 상기 2 이상의 인접 층으로 둘러싸인 제2 측벽(103d-2)을 포함한다. 일부 실시형태에서, 제2 금속 구조(102a-2)의 일부분(102b-2)은 제2 리세스형 부분(106-2)의 바닥면과 동일 평면 상에 있다. 일부 실시형태에서, 제2 리세스형 부분(106-2)은 원형 단면을 갖는 원통 형상으로 구성되어 있다.
일부 실시형태에서, 제2 금속 구조(102a-2)는 구리 등의 적절한 금속 재료를 포함하는데, 제2 금속 구조는 그 에칭률(선택도)이 제2 기판(101h) 및 제2 절연층(103-2)과는 다르다. 이에 따라, 제2 금속 구조(102a-2)는, 제2 절연층(103-2)의 에칭 작업용의 하드 마스크층으로 기능하게 된다. 일부 실시형태에서, 제2 금속 구조(102a-2)의 일부분(102b-2)을 부분적으로 에칭 제거하면서, 제2 절연층(103-2)을 신속하게 에칭하기 위해, 선택적인 에칭 작업이 이용되며, 이를 통해 제2 금속 구조(102a-2) 상에 또는 내에 제2 리세스형 부분(106-2)이 형성되고 제2 리세스형 부분(106-2)의 바닥면이 형성된다. 제2 리세스형 부분(106-2)의 깊이는 서로 다른 용례와 설계 요구사항에 따라 달라진다.
일부 실시형태에서, 제2 리세스형 부분(106-2)은, 제1 반도체칩(101)의 상면(101a)에서부터 제2 금속 구조(102a-2)의 바닥면(102b-2)에 이르기까지의 깊이 D 제2 리세스를 갖는다. 일부 실시형태에서, 제2 리세스형 부분(106-2)의 깊이 D 제2 리세스는 약 6 ㎛ 내지 약 12 ㎛이다.
일부 실시형태에서, 제2 리세스형 부분(106-2)은 제2 측벽(103d-2) 사이에 폭 W 제2 리세스를 갖는다. 일부 실시형태에서, 제2 리세스형 부분(106-2)의 폭 W 제2 리세스는 약 5 ㎛ 내지 약 12 ㎛이다.
일부 실시형태에서, 제2 리세스형 부분(106-2)은, 제1 절연층(103-1)으로 둘러싸인 제2 리세스형 부분(106-2)의 제2 측벽(103d-2)에 다수의 스태거드형(staggered) 부분(103e)을 포함한다. 제1 절연층(103-1)은 에칭률이 서로 다른 여러 종류의 재료를 포함하므로, 상기 다수의 스태거드형 부분(103e)은 제2 리세스형 부분(106-2)을 따라 제2 측벽(103d-2)에 배치된다.
도 1a는 본원의 여러 실시형태에 따른 제2 리세스형 부분(106-2)의 스태거드형 부분(103e)의 실시형태의 확대도이다. 일부 실시형태에서, 스태거드형 부분(103e)은 제1 반도체칩(101-1)의 제1 절연층(103-1)에 의해 둘러싸여 있다. 일부 실시형태에서, 제1 절연층(103-1)은, 간격을 두고 있는 탄화규소층(103a)과 흑색 다이아몬드층(103b)을 포함한다. 일부 실시형태에서, 제2 리세스형 부분(106-2)은 탄화규소층(103a)의 일부와 흑색 다이아몬드층(103b)의 일부를 에칭함으로써 형성된다. 소정의 에칭제 CF4에 대한 흑색 다이아몬드층(103b)의 에칭률은 탄화규소층(103a)의 에칭률인 700 ㎚/min 보다 높다.
탄화규소층(103a)과 흑색 다이아몬드층(103b)의 에칭률의 차이로 인해, 제1 절연층(103-1)의 제2 측벽(103d-2)은 제2 리세스형 부분(106-2)의 제2 측벽(103d-2)을 따라 다수의 스태거드형 부분(103e)을 포함한다. 일부 실시형태에서, 흑색 다이아몬드층(103b)은 도 1a에 도시된 바와 같이 탄화규소층(103a)에 대해, 횡방향으로 길이 l 스태거드형의 깊이로 오목하게 들어가 있다. 일부 실시형태에서, 흑색 다이아몬드층(103b)으로 둘러싸인 스태거드형 부분(103e)은, 제1 절연층(103-1)의 외부(103f)를 향해 횡방향으로 움푹 들어가 있다. 탄화규소층(103a)으로 둘러싸인 스태거드형 부분(103e)은, 제2 리세스형 부분(106-2)을 향해 횡방향으로 돌출되어 있다. 일부 실시형태에서, 탄화규소층(103a)이 흑색 다이아몬드층(103b)으로부터 돌출되어 있는 길이 l 스태거드형은 약 46 ㎚ 내지 약 76 ㎚이다. 일부 실시형태에서, 길이 l 스태거드형은 약 40 ㎚ 내지 약 80 ㎚이다.
도 1을 다시 참조해 보면, 일부 실시형태에서, 제1 반도체칩(101-1)의 상면(101a), 제1 리세스형 부분(106-1)의 제1 측벽(103d-1) 및 제2 리세스형 부분(106-2)의 제2 측벽(103d-2)에 유전체층(104)이 배치되어 있다. 일부 실시형태에서는, 유전체층(104)의 일부분이 스태거드형 부분(103e) 내에 배치되어 있다. 일부 실시형태에서, 제1 금속 구조(102a-1)의 일부분(102b-1)과 제2 금속 구조(102a-2)의 일부분(102b-2)은 유전체층(104)에 의해 피복되어 있지 않다. 일부 실시형태에서, 유전체층(104)은 플라즈마 강화 산화물(PEOX)을 포함하는 산화물층이다. 일부 실시형태에서, 유전체층(104)은 이산화규소와 같은 비전도성 재료를 포함한다. 일부 실시형태에서, 유전체층(104)은, 스퍼터링, 산화 등의 적절한 기술을 이용하여 형성된다.
일부 실시형태에서는, 유전체층(104), 제1 반도체칩(101-1)에 있어서의 제1 금속 구조(102a-1)의 일부분(102b-1), 및 제2 반도체칩(101-2)에 있어서의 제2 금속 구조(102a-2)의 일부분(102b-2)이 전도성 재료(105)에 의해 피복되어 있다. 일부 실시형태에서, 제1 반도체칩(101-1)의 제1 금속 구조(102a-1)는, 제2 반도체칩(101-2)에 있어서의 제2 금속 구조(102a-2)와 전기 접속되도록 구성되어 있다. 이에 따라, 제1 금속 구조(102a-1)는, 전도성 재료(105)를 따라 제2 금속 구조(102a-2)와 전기 접속된다. 일부 실시형태에서는, 유전체층(104), 제1 금속 구조(102a-1)의 일부분(102b-1), 및 제2 금속 구조(102a-2)의 일부분(102b-2)에, 전도성 재료(105)가 전기 도금 또는 스퍼터링 등에 의해 피복되어 있다. 전도성 재료(105)는 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 팔라듐, 및/또는 이들의 합금을 포함하는 금속 코팅이다. 일부 실시형태에서, 전도성 재료(105)의 두께 T 전도성은 약 4 kA 내지 12 kA이다.
도 2는 본원의 여러 실시형태에 따른 반도체 디바이스(100)의 다이어그램이다. 일부 실시형태에서, 반도체 디바이스(100)는 제1 반도체칩(101-1)과 제2 반도체칩(101-2)을 포함한다. 제1 반도체칩(101-1)은 상면(101a), 제1 절연층(103-1) 및 제1 금속 구조(102a-1)를 포함한다. 제2 반도체칩(101-2)은 제2 절연층(103-2) 및 제2 금속 구조(102a-2)를 포함한다.
일부 실시형태에서, 제1 반도체칩(101-1)은 CMOS 이미지 센서 칩이고, 제2 반도체칩(101-2)은 ASIC 칩이다. 제1 반도체칩(101-1)은 제1 반도체칩(101-1)과 제2 반도체칩(101-2) 사이의 계면(101f)에 의해 제2 반도체칩(101-2)과 결합된다. 일부 실시형태에서, 제1 반도체칩(101-1)은, 제2 반도체칩(101-2)에 있어서의 제2 금속 구조(102a-2)와 전기 접속하는 제1 금속 구조(102a-1)를 포함한다. 제1 반도체칩(101-1)은, 소정의 에칭제에 대해 에칭률이 서로 다른 2 이상의 인접 층을 포함하는 제1 절연층(103-1)을 포함한다.
일부 실시형태에서, 제1 반도체칩(101-1)은 상면(101a)을 포함한다. 상면(101a)은 제1 리세스형 부분(106-1)을 포함한다. 제1 리세스형 부분(106-1)은, 상면(101a)으로부터 제1 금속 구조(102a-1)의 일부분(102b-1)에까지 연장된다. 일부 실시형태에서, 제1 리세스형 부분(106-1)은, 제1 리세스형 부분(106-1)을 따라 제1 측벽(103d-1)을 포함하고, 제1 금속 구조(102a-1) 상에 또는 내에 배치된 바닥면을 포함한다.
일부 실시형태에서, 제1 금속 구조(102a-1)는 구리 등의 적절한 금속 재료를 포함하는데, 제1 금속 구조는 그 에칭률(선택도)이 제1 기판(101g) 및 제1 절연층(103-1)과는 다르다. 이에 따라, 제1 금속 구조(102a-1)는, 제1 절연층(103-1)의 에칭 작업용의 하드 마스크층으로 기능하게 된다. 일부 실시형태에서, 제1 금속 구조(102a-1)의 일부분(102b-1)을 부분적으로 에칭 제거하면서, 제1 절연층(103-1)을 신속하게 에칭하기 위해, 선택적인 에칭 작업이 이용되며, 이를 통해 제1 리세스형 부분(106-1)에 제1 측벽(103d-1)이 형성된다. 제1 리세스형 부분(106-1)의 깊이는 서로 다른 용례와 설계 요구사항에 따라 달라진다.
일부 실시형태에서, 제2 리세스형 부분(106-2)은, 제1 금속 구조(102a-1)의 일부분(102b-1)에서부터 제2 금속 구조의 일부분(102b-2)에까지 연장된다. 일부 실시형태에서, 제2 리세스형 부분(106-2)은, 제2 리세스형 부분(106-2)을 따라 제2 측벽(103d-2)을 포함하고, 제2 금속 구조(102a-2) 상에 또는 내에 배치된 바닥면을 포함한다. 제2 리세스형 부분(106-2)은 제1 반도체칩(101-1)과 제2 반도체칩(101-2)을 통과한다.
일부 실시형태에서, 제2 금속 구조(102a-2)는 구리 등의 적절한 금속 재료를 포함하는데, 제2 금속 구조는 그 에칭률(선택도)이 제2 기판(101h) 및 제2 절연층(103-2)과는 다르다. 이에 따라, 제2 금속 구조(102a-2)는, 제2 절연층(103-2)의 에칭 작업용의 하드 마스크층으로 기능하게 된다. 일부 실시형태에서, 제2 금속 구조(102a-2)의 일부분(102b-2)을 부분적으로 에칭 제거하면서, 제2 절연층(103-2)을 신속하게 에칭하기 위해, 선택적인 에칭 작업이 이용되며, 이를 통해 제2 리세스형 부분(106-2)에 제2 측벽(103d-2)이 형성되고 제2 금속 구조(102a-2) 상에 또는 내에 제2 리세스형 부분(106-2)의 바닥면이 형성된다. 제2 리세스형 부분(106-2)의 깊이는 서로 다른 용례와 설계 요구사항에 따라 달라진다.
일부 실시형태에서, 제1 리세스형 부분(106-1)과 제2 리세스형 부분(106-2)은 단차가 형성된 형태이다. 제1 측벽(103d-1)과 제2 측벽(103d-2)에는, 제1 반도체칩(101-1)의 상면(101a)에서부터 제2 금속 구조(102a-2)를 향해 다수의 단차가 있다. 일부 실시형태에서, 제1 리세스형 부분(106-1)의 제1 폭 w 리세스-1은 제2 리세스형 부분(106-2)의 제2 폭 w 리세스-2보다 크다.
일부 실시형태에서, 제1 반도체칩(101-1)의 제1 절연층(103-1)에 의해 둘러싸인 제1 측벽(103d-1)은 다수의 스태거드형 부분(103e)을 포함한다. 제1 절연층(103-1)은 에칭률이 서로 다른 여러 종류의 재료를 포함하므로, 상기 다수의 스태거드형 부분(103e)은 제1 절연층(103-1)에 의해 둘러싸인 제1 리세스형 부분(106-1)을 따라 제1 측벽(103d-1)에 배치된다.
일부 실시형태에서, 제1 반도체칩(101-1)의 상면(101a), 제1 리세스형 부분(106-1)의 제1 측벽(103d-1) 및 제2 리세스형 부분(106-2)의 제2 측벽(103d-2)이 유전체층(104)으로 피복되어 있다. 일부 실시형태에서, 제1 금속 구조(102a-1)의 일부분(102b-1)과 제2 금속 구조(102a-2)의 일부분(102b-2)은 유전체층(104)에 의해 피복되어 있지 않다. 일부 실시형태에서는, 유전체층(104)의 일부분이 상기 다수의 스태거드형 부분(103e) 내에 배치되어 있다. 일부 실시형태에서, 유전체층(104)은, 제1 리세스형 부분(106-1)과 제2 리세스형 부분(106-2)의 프로파일에 따라 단차가 형성된 형태인 비전도성 코팅이다.
일부 실시형태에서는, 제1 금속 구조(102a-1)가 제2 금속 구조(102a-2)와 전기 접속되도록, 유전체층(104), 제1 반도체칩(101-1)에 있어서의 제1 금속 구조(102a-1)의 일부분(102b-1) 및 제2 반도체칩(101-2)에 있어서의 제2 금속 구조(102a-2)의 일부분(102b-2)이 전도성 재료(105)에 의해 피복되어 있다. 일부 실시형태에서, 전도성 재료(105)는, 유전체층(104), 제1 금속 구조(102a-1)의 일부분(102b-1) 및 제2 금속 구조(102a-2)의 일부분(102b-2) 상에 이들 부분에 따라 단차를 갖는 형태로 형성되는 금속 코팅이다.
일부 실시형태에서, 전도성 재료(105)는 도 2a에서와 같이 제1 리세스형 부분(106-1) 및 제2 리세스형 부분(106-2)에 단차를 갖는 형태로 배치 및 충전되는 금속 플러그이다. 일부 실시형태에서는, 금속 플러그는, 유전체층(104), 제1 금속 구조(102a-1)의 일부분(102b-1), 및 제2 금속 구조(102a-2)의 일부분(102b-2) 상에 전기 도금에 의해 배치되어 있다. 일부 실시형태에서, 금속 플러그는 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 팔라듐, 및/또는 이들의 합금을 포함한다.
본원에는, 반도체 디바이스 제조 방법도 또한 개시되어 있다. 일부 실시형태에서, 반도체 디바이스는 방법 200 또는 방법 300에 의해 형성된다. 방법 200 또는 방법 300은 다수의 작업 단계를 포함하고, 그 설명 및 예시는 이들 작업 단계의 순서를 국한하는 것으로 고려되지 않는다.
도 3은 반도체 디바이스를 제조하는 방법 200의 흐름도이다. 방법 200은 다수의 작업 단계(201, 202, 203, 204, 205, 206, 207 및 208)를 포함한다.
작업 단계 201에서는, 도 3a에서와 같이 제1 반도체칩(101-1)이 제공된다. 제1 반도체칩(101-1)은 제1 반도체칩(101-1) 내의 제1 금속 구조(102a-1)와 상면(101a)을 포함한다. 일부 실시형태에서, 제1 반도체칩(101-1)은, 에칭률이 서로 다른 여러 종류의 재료, 예컨대 탄화규소, 흑색 다이아몬드 등을 포함하는 제1 절연층(103-1)을 포함한다.
일부 실시형태에서, 제1 반도체칩(101-1)은, 제1 반도체칩(101-1)의 상면(101a)과는 반대편에 배치되는 패시베이션 층(101d)을 포함한다. 일부 실시형태에서, 제1 반도체칩(101-1)은, 당업계에 알려진 CMOS(complementary metal-oxide-semiconductor) 프로세스 기술에 의해 제조되어 CMOS 이미지 센서(CIS) 칩이 된다.
작업 단계 202에서는, 도 3b에서와 같이 제2 반도체칩(101-2)이 제공된다. 일부 실시형태에서, 제2 반도체칩(101-2)은 ASIC 칩이다. 일부 실시형태에서, 제2 반도체칩(101-2)은 제2 반도체칩(101-2) 내에 제2 금속 구조(102a-2)를 포함한다. 제2 반도체칩(101-2)은 제2 절연층(103-2) 및 패시베이션 층(101e)을 포함한다. 패시베이션 층(101e)은 제1 반도체칩(101-1)과의 결합용 계면(101f)에 인접해 있다.
작업 단계 203에서는, 도 3c에서와 같이 제1 반도체칩(101-1)을 제2 반도체칩(101-2)과 결합한다. 일부 실시형태에서, 제1 반도체칩(101-1)과 제2 반도체칩(101-2)은, 직접 접합 등과 같은 임의의 적절한 결합 기술을 통해 결합되어 있다. 일부 실시형태에서, 제1 반도체칩(101-1)과 제2 반도체칩(101-2)은, 제1 반도체칩(101-1)의 패시베이션 층(101d)과 제2 반도체칩(101-2)의 패시베이션 층(101e) 사이의 계면(101f)에 의해 결합된다. 일부 실시형태에서, 제1 반도체칩(101-1)은, 적절한 금속-유전체 결합 기술, 예컨대 구리-산화규소 질화물(Cu-SiON) 결합 프로세스 등을 통해, 제2 반도체칩(101-2)과 결합된다.
작업 단계 204에서는, 도 3d에서와 같이 제1 리세스형 부분(106-1)이 형성된다. 제1 리세스형 부분(106-1)은, 제1 반도체칩(101-1)의 상면(101a)으로부터 제1 금속 구조(102a-1)를 향해 형성되어 있어, 제1 금속 구조(102a-1)의 일부분(102b-1)이 노출되어 있다. 제1 리세스형 부분(106-1)은, 제1 측벽(103d-1)과, 제1 금속 구조(102a-1)의 일부분(102b-1)과 동일 평면 상에 있는 바닥면을 포함한다. 제1 리세스형 부분(106-1)은 제1 절연층(103-1)에 의해 둘러싸여 있다. 일부 실시형태에서, 제1 리세스형 부분(106-1)의 바닥면은, 제1 금속 구조(102a-1) 상에 또는 내에 배치되어 있다.
일부 실시형태에서, 제1 리세스형 부분(106-1)은 제1 절연층(103-1)의 에칭에 의해 형성된다. 상기 에칭은, 소정의 에칭제, 예컨대 CF4 등에 의해 1 종류 이상의 재료를 선택적으로 용해하고 제거하는 작업이다. 제1 리세스형 부분(106-1)을 형성하도록, 제1 절연층(103-1)의 일부는, 포토리소그래피 패터닝된 포토레지스트 등의 마스킹 재료에 의해 에칭이 방지된다. 제2 리세스형 부분(106-1)은 에칭 작업의 소요 시간과 사용하는 에칭제의 타입에 따라 형성된다. 일부 실시형태에서, 이산화규소의 에칭률은 3 ㎛/min이며, 즉 매분당 에칭 제거되는 이산화규소의 두께가 3 ㎛이다. 일부 실시형태에서, 제1 리세스형 부분(106-1)은 반응성 이온 에칭(RIE) 또는 그 밖의 건식 에칭, 비등방성 습식 에칭, 임의의 다른 적절한 비등방성 에칭 등과 같은 적절한 포토리소그래피 기술과 증착 기술에 의해 형성된다.
작업 단계 205에서는, 도 3e에서와 같이 제2 리세스형 부분(106-2)이 형성된다. 일부 실시형태에서, 제2 리세스형 부분(106-2)은, 상면(101a)으로부터 제2 금속 구조(102a-2)의 일부분(102b-2)에 이르기까지 형성된다. 제2 리세스형 부분(106-2)은 제1 반도체칩(101-1)에서부터 제2 반도체칩(101-2)에까지 통과한다. 일부 실시형태에서, 제2 리세스형 부분(106-2)은, 제2 측벽(103d-2)과, 제2 금속 구조(102a-2)의 일부분(102b-2)과 동일 평면 상에 있는 바닥면을 포함한다. 일부 실시형태에서, 제2 리세스형 부분(106-2)의 바닥면은, 제2 금속 구조(102a-2) 상에 또는 내에 배치되어 있다. 일부 실시형태에서, 제2 리세스형 부분(106-2)은 제1 절연층(103-1)에 의해 둘러싸여 있다. 제2 리세스형 부분(106-2)은, 제1 반도체칩(101-1)의 상면(101a)으로부터 제2 반도체칩(101-2)의 제2 금속 구조(102a-2)를 향해 연장되어 있어, 제2 금속 구조(102a-2)의 일부분(102b-2)이 노출되어 있다.
일부 실시형태에서, 제2 리세스형 부분(106-2)은 제1 절연층(103-1)의 에칭에 의해 형성된다. 제1 절연층(103-1)은 소정의 에칭제에 대해 에칭률이 서로 다른 여러 종류의 재료를 포함하므로, 에칭 작업시에, 제1 절연층(103-1)에 의해 둘러싸인 제2 리세스형 부분(106-2)의 제2 측벽(103d-2)에, 다수의 스태거드형 부분(103e)이 형성된다. 이에 따라, 측벽(103d-1)은, 제2 리세스형 부분(106-2)을 따라 제2 금속 구조(102a-2)를 향해 갈수록, 울퉁불퉁하고 거친 표면이 된다.
작업 단계 206에서는, 도 3f에서와 같이 유전체층(104)이 형성된다. 일부 실시형태에서, 제1 반도체칩(101-1)의 상면(101a), 제1 리세스형 부분(106-1)의 제1 측벽(103d-1), 제2 리세스형 부분(106-2)의 제2 측벽(103d-2), 제1 금속 구조(102a-1)의 일부분(102b-1) 및 제2 금속 구조(102a-2)의 일부분(102b-2) 상에 유전체층(104)이 피복되어 있다. 일부 실시형태에서, 유전체층(104)은 이산화규소와 같은 비전도성 재료를 포함하는 코팅이다. 일부 실시형태에서, 유전체층(104)은, 제2 리세스형 부분(106-2)의 제2 측벽(103d-2)의 거친 표면을 매끄럽게 하기 위해, 상기 스태거드형 부분(103e)을 덮고 충전한다.
작업 단계 207에서는, 제1 금속 구조(101-1)의 일부분(102b-1)과 제2 금속 구조(101-2)의 일부분(102b-2) 상의 유전체층(104)의 일부분을, 도 3g에서와 같이 제거한다. 유전체층(104)의 일부분이 패터닝된 포토레지스트에 의해 덮여 있지 않으므로, 이와 같이 유전체층(104)의 노출된 부분은 소정의 에칭제에 의한 에칭에 의해 용해 및 제거되고, 이에 따라 제1 금속 구조(102a-1)의 일부분(102b-1) 및 제2 금속 구조(102a-2)의 일부분(102b-2)이 노출된다.
작업 단계 208에서는, 도 3h에서와 같이, 유전체층(104), 제1 금속 구조(102a-1)의 일부분(102b-1), 및 제2 금속 구조(102a-2)의 일부분(102b-2) 상에, 전도성 재료(105)가 형성된다. 일부 실시형태에서, 전도성 재료(105)는 전기 도금 또는 스퍼터링에 의해 형성된다. 그 후에, 상면(101a)에서부터, 제1 리세스형 부분(106-1)을 지나 제2 리세스형 부분(106-2)에까지 이르는 전도성 재료(105)를 통해, 제1 금속 구조(102a-1)는 제2 금속 구조(102a-2)와 전기 접속된다. 일부 실시형태에서, 전도성 재료(105)는 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 팔라듐, 및/또는 이들의 합금을 포함한다.
도 4는 반도체 디바이스를 제조하는 방법 300의 흐름도이다. 방법 300은 다수의 작업 단계(301, 302, 303, 304, 305, 306, 307 및 308)를 포함한다. 일부 실시형태에서, 도 3a~도 3c의 작업 단계 201~203은 도 4a~도 4c의 작업 단계 301~303과 유사하다.
작업 단계 304에서는, 도 4d에서와 같이 제1 리세스형 부분(106-1)이 형성된다. 제1 리세스형 부분(106-1)은, 제1 반도체칩(101-1)의 상면(101a)으로부터 제1 금속 구조(102a-1)를 향해 형성되어 있어, 제1 금속 구조(102a-1)의 일부분(102b-1)이 노출되어 있다. 일부 실시형태에서, 제1 리세스형 부분(106-1)은, 제1 측벽(103d-1)과, 제1 금속 구조(102a-1)의 일부분(102b-1)과 동일 평면 상에 있는 바닥면을 포함한다. 일부 실시형태에서, 제1 리세스형 부분(106-1)의 바닥면은, 제1 금속 구조(102a-1) 상에 또는 내에 배치되어 있다. 일부 실시형태에서, 제1 리세스형 부분(106-1)은 제1 절연층(103-1)에 의해 둘러싸여 있다.
일부 실시형태에서, 제1 리세스형 부분(106-1)은 제1 절연층(103-1)의 에칭에 의해 형성된다. 상기 에칭은, 소정의 에칭제에 의해 1 종류 이상의 재료를 선택적으로 용해하고 제거하는 작업이다. 제1 리세스형 부분(106-1)을 형성하도록, 제1 절연층(103-1)의 일부는, 포토리소그래피 패터닝된 포토레지스트 등의 마스킹 재료에 의해 에칭이 방지된다. 제2 리세스형 부분(106-1)은 에칭 작업의 소요 시간과 사용하는 에칭제의 타입에 따라 형성된다. 일부 실시형태에서, 제1 리세스형 부분(106-1)은 반응성 이온 에칭(RIE) 또는 그 밖의 건식 에칭, 비등방성 습식 에칭, 임의의 다른 적절한 비등방성 에칭 등과 같은 적절한 포토리소그래피 기술과 증착 기술에 의해 형성된다.
일부 실시형태에서, 제1 절연층(103-1)은 소정의 에칭제에 대해 에칭률이 서로 다른 여러 종류의 재료를 포함하므로, 에칭 작업시에, 제1 절연층(103-1)에 의해 둘러싸인 제1 리세스형 부분(106-1)의 제1 측벽(103d-1)에, 다수의 스태거드형 부분(103e)이 형성된다. 이에 따라, 제1 측벽(103d-1)은 제1 리세스형 부분(106-1)을 따라 울퉁불퉁하고 거친 표면이 된다.
작업 단계 305에서는, 도 4e에서와 같이 제2 리세스형 부분(106-2)이 형성된다. 일부 실시형태에서, 제2 리세스형 부분(106-2)은, 제1 금속 구조(102a-1)의 일부분(102b-1)으로부터 제2 금속 구조(102a-2)의 일부분(102b-2)에 이르기까지 형성되어, 제2 금속 구조(102a-2)의 일부분(102b-2)이 노출된다. 일부 실시형태에서, 제2 리세스형 부분(106-2)은 제1 절연층(103-1)과 제2 절연층(103-2)을 에칭함으로써 형성된다. 제2 리세스형 부분(106-2)은 제1 반도체칩(101-1)에서부터 제2 반도체칩(101-2)에까지 통과한다. 제2 리세스형 부분(106-2)은, 제1 리세스형 부분(106-1)의 바닥면으로부터 제2 금속 구조(102a-2)를 향해 연장된다.
일부 실시형태에서, 제2 리세스형 부분(106-2)은, 제2 측벽(103d-2)과, 제2 금속 구조(102a-2)의 일부분(102b-2)과 동일 평면 상에 있는 바닥면을 포함한다. 일부 실시형태에서, 제2 리세스형 부분(106-2)의 바닥면은, 제2 금속 구조(102a-2) 상에 또는 내에 배치되어 있다. 일부 실시형태에서, 제1 리세스형 부분(106-1)은 제2 리세스형 부분(106-2) 내에 연결되어 있다. 일부 실시형태에서, 제1 리세스형 부분(106-1)은 제2 리세스형 부분(106-2) 위에 배치되어 있다. 일부 실시형태에서, 제2 리세스형 부분(106-2)은 제1 절연층(103-1)과 제2 절연층(103-2)에 의해 둘러싸여 있다.
작업 단계 306에서는, 도 4f에서와 같이 유전체층(104)이 형성된다. 일부 실시형태에서, 제1 반도체칩(101-1)의 상면(101a), 제1 리세스형 부분(106-1)의 제1 측벽(103d-1), 제2 리세스형 부분(106-1)의 제2 측벽(103d-2), 제1 금속 구조(102a-1)의 일부분(102b-1) 및 제2 금속 구조(102a-2)의 일부분(102b-2) 상에 유전체층(104)이 피복되어 있다. 일부 실시형태에서, 유전체층(104)은 이산화규소와 같은 비전도성 재료를 포함하는 코팅이다. 일부 실시형태에서, 유전체층(104)은, 제1 리세스형 부분(106-1)의 제1 측벽(103d-1)의 거친 표면을 매끄럽게 하기 위해, 상기 스태거드형 부분(103e)을 덮고 충전한다.
작업 단계 307에서는, 제1 금속 구조(101-1)의 일부분(102b-1)과 제2 금속 구조(101-2)의 일부분(102b-2) 상의 유전체층(104)의 일부분을, 도 4g에서와 같이 제거한다. 일부 실시형태에서는, 제1 금속 구조(102a-1)의 일부분(102b-1) 및 제2 금속 구조(102a-2)의 일부분(102b-2)이 노출되도록, 유전체층(104)의 일부분이 에칭에 의해 용해 및 제거된다.
작업 단계 308에서는, 도 4h에서와 같이, 유전체층(104), 제1 금속 구조(102a-1)의 일부분(102b-1), 및 제2 금속 구조(102a-2)의 일부분(102b-2) 상에, 전도성 재료(105)가 형성된다. 일부 실시형태에서, 전도성 재료(105)는 전기 도금 또는 스퍼터링에 의해 형성된다. 그 후에, 상면(101a)에서부터, 제1 리세스형 부분(106-1)을 지나 제2 리세스형 부분(106-2)에까지 이르는 전도성 재료(105)를 통해, 제1 금속 구조(102a-1)는 제2 금속 구조(102a-2)와 전기 접속된다. 일부 실시형태에서, 전도성 재료(105)는 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 팔라듐, 및/또는 이들의 합금을 포함한다.
일부 실시형태에서, 반도체 디바이스는, 제1 금속 구조, 제1 표면, 제1 표면의 반대편에 있는 제2 표면, 및 소정의 에칭제에 대해 에칭률이 서로 다른 2 이상의 인접 층을 구비하는 제1 절연층을 포함하는 제1 반도체칩; 제2 금속 구조를 포함하고 상기 제1 반도체칩과 상기 제2 표면에서 결합되는 제2 반도체칩; 상기 제1 반도체칩의 제1 표면으로부터 상기 제1 금속 구조에까지 연장되는 제1 리세스형 부분으로서, 제1 측벽과 상기 제1 금속 구조 상에 또는 내에 배치되는 바닥면을 포함하는 제1 리세스형 부분; 상기 제2 금속 구조에까지 연장되는 제2 리세스형 부분으로서, 제2 측벽과 상기 제2 금속 구조 상에 또는 내에 배치되는 바닥면을 포함하는 제2 리세스형 부분; 상기 제1 리세스형 부분의 제1 측벽과 상기 제2 리세스형 부분의 제2 측벽에 배치되는 유전체층; 및 상기 제1 표면, 상기 유전체층, 상기 제1 리세스형 부분의 바닥면과 접해 있는 상기 제1 금속 구조의 일부분, 및 상기 제2 리세스형 부분의 바닥면과 접해 있는 상기 제2 금속 구조의 일부분 상에 배치되는 전도성 재료를 포함하고, 상기 제1 금속 구조는 상기 제2 금속 구조와 전기 접속되어 있는 것이다.
일부 실시형태에서, 상기 2 이상의 인접 층은 상기 제1 측벽의 일부분 또는 상기 제2 측벽의 일부분을 둘러싼다. 일부 실시형태에서, 상기 제2 리세스형 부분은 상기 제1 표면 또는 상기 제1 금속 구조로부터 연장된다. 일부 실시형태에서, 제1 리세스형 부분은 상기 제2 리세스형 부분과 연결되어 있다. 일부 실시형태에서, 제1 리세스형 부분은 상기 제2 리세스형 부분의 위에 배치되어 있다. 일부 실시형태에서, 제1 측벽 또는 제2 측벽은 유전체층으로 덮인 스태거드형 부분을 포함한다. 일부 실시형태에서, 상기 2 이상의 인접 층 중의 하나는 다른 하나에 대해 소정 깊이로 횡방향으로 오목하게 들어가 있다. 일부 실시형태에서, 상기 2 이상의 인접 층은 탄화규소 및 흑색 다이아몬드를 포함한다. 일부 실시형태에서, 전도성 재료의 두께가 약 4 kA 내지 12 kA이다. 일부 실시형태에서, 전도성 재료는 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 팔라듐, 및/또는 이들의 합금을 포함한다. 일부 실시형태에서, 제1 리세스형 부분과 제2 리세스형 부분은 단차가 형성된 형태이다.
일부 실시형태에서, 반도체 디바이스는, 제1 금속 구조, 상면 및 바닥면을 포함하는 제1 반도체칩; 제2 금속 구조를 포함하고, 상기 제1 반도체칩과 상기 바닥면에서 결합되는 제2 반도체칩; 상기 제1 금속 구조와 상기 제2 금속 구조를 접속하는 전도성 재료로서, 이 전도성 재료의 일부분이 상기 제1 반도체칩과 상기 제2 반도체칩의 내부에 있는 것인 전도성 재료; 및 상기 전도성 재료의 일부분을 둘러싸는 유전체층을 포함한다.
일부 실시형태에서, 상기 유전체층은, 상기 상면으로부터 상기 제1 금속 구조에까지 연장되는 제1 리세스형 부분의 측벽, 또는 상기 상면으로부터 상기 제2 금속 구조에까지 연장되는 제2 리세스형 부분의 측벽에 배치된다. 일부 실시형태에서, 제1 반도체칩은 반도체 이미지 센서 칩이고, 제2 반도체칩은 반도체 ASIC 칩이다. 일부 실시형태에서, 제1 반도체칩 및 제2 반도체칩과 접해 있는 바닥면은 패시베이션부에 의해 둘러싸여 있다.
일부 실시형태에서, 반도체 디바이스 제조 방법은, 제1 금속 구조, 제1 표면 및 제1 표면의 반대편에 있는 제2 표면을 포함하는 제1 반도체칩을 마련하는 단계; 제2 금속 구조를 포함하는 제2 반도체칩을 마련하는 단계; 상기 제1 반도체칩을 상기 제2 표면에서 상기 제2 반도체칩과 결합하는 단계; 제1 측벽 및 상기 제1 금속 구조의 상면과 동일 평면 상에 있는 제1 바닥면을 포함하는 제1 리세스형 부분을 형성하는 단계; 제2 측벽 및 상기 제2 금속 구조의 상면과 동일 평면 상에 있는 제2 바닥면을 포함하는 제2 리세스형 부분을 형성하는 단계; 상기 제1 측벽 및 상기 제2 측벽 상에 유전체층을 형성하는 단계; 및 상기 유전체층, 상기 제1 금속 구조의 상면 및 상기 제2 금속 구조의 상면 상에 전도성 재료를 형성하여, 상기 제1 금속 구조와 상기 제2 금속 구조를 전기 접속하는 단계를 포함한다.
일부 실시형태에서, 상기 방법은, 상기 제1 금속 구조의 상면 및 상기 제2 금속 구조의 상면 상의 유전체층을 에칭에 의해 제거하는 단계를 더 포함한다. 일부 실시형태에서, 제1 리세스형 부분과 제2 리세스형 부분은 에칭에 의해 형성된다. 일부 실시형태에서, 상기 제1 리세스형 부분은 상기 제1 표면으로부터 연장되고, 상기 제2 리세스형 부분은 상기 제1 표면 또는 상기 제1 금속 구조의 상면으로부터 연장된다. 일부 실시형태에서, 상기 제1 측벽 상에 배치된 유전체층이 상기 제1 금속 구조 상에 배치된 유전체층보다 두껍다.
본원의 방법 및 피처를 상기한 실시예 및 설명에 충분히 기술하였다. 본원의 정신으로부터 벗어나지 않는 임의의 수정 또는 변경이 본원의 보호 범위 내에 커버되도록 되어 있음은 물론이다.
또한, 본원의 범위는 상세한 설명에서 기술된 공정, 머신, 제조, 물질의 조성, 수단, 방법 및 단계의 특정한 실시형태들로 한정되는 것으로 의도되어 있지 않다. 당업자라면, 본원에 기재된 대응 실시형태가 본 발명에 따라 사용될 수 있음에 따라 실질적으로 동일 기능을 수행하거나 실질적으로 동일 결과를 달성하는, 기존의 또는 나중에 개발될 프로세스, 머신, 제조, 물질의 조합, 수단, 방법, 또는 단계를 본 발명의 개시 내용으로부터 용이하게 인식할 것이다.
따라서, 첨부된 청구범위는 그 범위 내에, 예컨대 프로세스, 기계, 제조, 물질의 조합, 수단, 방법, 또는 단계를 포함하도록 되어 있다. 또한, 각 청구항은 개별 실시형태를 구성하고, 여러 청구항 및 실시형태의 조합은 본 발명의 범위 내에 있다.

Claims (20)

  1. 반도체 디바이스로서,
    제1 금속 구조, 제1 표면, 제1 표면의 반대편에 있는 제2 표면, 및 소정의 에칭제에 대해 에칭률이 서로 다른 2 이상의 인접 층을 구비하는 제1 절연층을 포함하는 제1 반도체칩;
    제2 금속 구조를 포함하고 상기 제1 반도체칩과 상기 제2 표면에서 결합되는 제2 반도체칩;
    상기 제1 반도체칩의 제1 표면으로부터 상기 제1 금속 구조에까지 연장되는 제1 리세스형 부분으로서, 제1 측벽과 상기 제1 금속 구조 상에 또는 내에 배치되는 바닥면을 포함하는 제1 리세스형 부분;
    상기 제1 표면으로부터 상기 제2 금속 구조에까지 연장되는 제2 리세스형 부분으로서, 제2 측벽과 상기 제2 금속 구조 상에 또는 내에 배치되는 바닥면을 포함하는 제2 리세스형 부분;
    상기 제1 리세스형 부분의 제1 측벽과 상기 제2 리세스형 부분의 제2 측벽에 배치되는 유전체층; 및
    상기 제1 표면, 상기 유전체층, 상기 제1 리세스형 부분의 바닥면과 접해 있는(interfaced) 상기 제1 금속 구조의 일부분, 및 상기 제2 리세스형 부분의 바닥면과 접해 있는 상기 제2 금속 구조의 일부분 상에 배치되는 전도성 재료
    를 포함하고, 상기 제1 금속 구조는 상기 제2 금속 구조와 전기 접속되어 있고, 상기 제1 측벽 또는 상기 제2 측벽은 상기 유전체층으로 덮인 스태거드형 부분을 포함하는 것인 반도체 디바이스.
  2. 제1항에 있어서, 상기 2 이상의 인접 층은 상기 제1 측벽의 일부분 또는 상기 제2 측벽의 일부분을 둘러싸는 것인 반도체 디바이스.
  3. 제1항에 있어서, 상기 제2 리세스형 부분은 상기 제1 표면 또는 상기 제1 금속 구조로부터 연장되는 것인 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 리세스형 부분은 상기 제2 리세스형 부분과 공간적으로 연결되어 있는 것인 반도체 디바이스.
  5. 제1항에 있어서, 상기 제1 리세스형 부분은 상기 제2 리세스형 부분의 위에 배치되어 있는 것인 반도체 디바이스.
  6. 삭제
  7. 반도체 디바이스로서,
    제1 금속 구조, 상면 및 바닥면을 포함하는 제1 반도체칩;
    제2 금속 구조를 포함하고, 상기 제1 반도체칩과 상기 바닥면에서 결합되는 제2 반도체칩;
    상기 제1 금속 구조와 상기 제2 금속 구조를 접속하는 전도성 재료로서, 이 전도성 재료의 일부분이 상기 제1 반도체칩과 상기 제2 반도체칩의 내부에 있는 것인 전도성 재료; 및
    상기 전도성 재료의 일부분을 둘러싸는 유전체층
    을 포함하고,
    상기 유전체층은 상기 상면으로부터 상기 제1 금속 구조에까지 연장되는 제1 리세스형 부분의 제1 측벽 상에 또는 상기 상면으로부터 상기 제2 금속 구조에까지 연장되는 제2 리세스형 부분의 제2 측벽 상에 배치되고, 상기 제1 측벽 또는 상기 제2 측벽은 상기 유전체층으로 덮인 스태거드형 부분을 포함하는 것인 반도체 디바이스.
  8. 제7항에 있어서, 상기 제1 반도체칩 및 상기 제2 반도체칩과 접해 있는 상기 바닥면은 패시베이션부에 의해 둘러싸여 있는 것인 반도체 디바이스.
  9. 반도체 디바이스의 제조 방법으로서,
    제1 금속 구조, 제1 표면 및 제1 표면의 반대편에 있는 제2 표면을 포함하는 제1 반도체칩을 마련하는 단계;
    제2 금속 구조를 포함하는 제2 반도체칩을 마련하는 단계;
    상기 제1 반도체칩을 상기 제2 표면에서 상기 제2 반도체칩과 결합하는 단계;
    제1 측벽 및 상기 제1 금속 구조의 상면과 동일 평면 상에 있는 제1 바닥면을 포함하는 제1 리세스형 부분을 형성하는 단계;
    제2 측벽 및 상기 제2 금속 구조의 상면과 동일 평면 상에 있는 제2 바닥면을 포함하는 제2 리세스형 부분을 형성하는 단계;
    상기 제1 측벽 및 상기 제2 측벽 상에 유전체층을 형성하는 단계; 및
    상기 유전체층, 상기 제1 금속 구조의 상면 및 상기 제2 금속 구조의 상면 상에 전도성 재료를 형성하여, 상기 제1 금속 구조와 상기 제2 금속 구조를 전기 접속하는 단계
    를 포함하고,
    상기 제1 측벽 또는 상기 제2 측벽은 상기 유전체층으로 덮인 스태거드형 부분을 포함하는 것인 반도체 디바이스의 제조 방법.
  10. 제9항에 있어서, 상기 제1 금속 구조의 상면 및 상기 제2 금속 구조의 상면 상의 유전체층을 에칭에 의해 제거하는 단계를 더 포함하는 반도체 디바이스의 제조 방법.
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