KR101698893B1 - 멀티 하전 입자빔의 블랭킹 장치의 검사 방법 - Google Patents

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Abstract

본 발명의 일태양의 멀티 하전 입자빔의 블랭킹 장치의 검사 방법은, 블랭킹 장치의 불량 개별 블랭킹 기구를 검사하는 블랭킹 장치의 검사 방법으로서, 블랭킹 장치를 이용하여, 블랭킹 장치의 각 개별 블랭킹 기구에 대하여 제1 전위 인가부로부터 제1 전위가 제1 전극에 인가되고, 적어도 1 개의 제2 전위 인가부 중 대응하는 제2 전위 인가부로부터 제2 전위가 제2 전극에 인가된 상태에서, 각 개별 블랭킹 기구에 제1과 제2 전위차의 전압을 공급하는 전원으로부터 흐르는 제1 전류값을 측정하고, 측정된 제1 전류값이 유한값이며, 미리 설정된 제1 임계치 이하인 경우에, 복수의 개별 블랭킹 기구 중 단락이 발생한 개별 블랭킹 기구가 존재한다고 판정하는 것을 특징으로 한다.

Description

멀티 하전 입자빔의 블랭킹 장치의 검사 방법 {A METHOD FOR INSPECTING BLANKING DEVICE OF MULTI-CHARGED PARTICLE BEAM}
본 발명은, 멀티 하전 입자빔의 블랭킹 장치의 검사 방법에 관한 것으로, 예를 들면, 멀티빔 묘화 장치에 탑재될 예정의 블랭킹 장치의 검사 방법에 관한 것이다.
반도체 디바이스의 미세화의 진전을 담당하는 리소그래피 기술은 반도체 제조 프로세스 중에서도 유일하게 패턴을 생성하는 매우 중요한 프로세스이다. 최근, LSI의 고집적화에 수반하여, 반도체 디바이스에 요구되는 회로 선폭은 해마다 미세화되고 있다. 여기서, 전자선(전자빔) 묘화 기술은 본질적으로 뛰어난 해상성을 가지고 있고, 포토마스크용 블랭크스 등에 전자선을 사용하여 묘화하는 것이 행해지고 있다.
예를 들면, 멀티빔을 사용한 묘화 장치가 있다. 1 개의 전자빔으로 묘화할 경우에 비해, 멀티빔을 이용함으로써 한 번에 많은 빔을 조사할 수 있으므로 스루풋을 큰 폭으로 향상시킬 수 있다. 이러한 멀티빔 방식의 묘화 장치에서는, 예를 들면 전자총으로부터 방출된 전자빔을 복수의 홀을 가진 마스크에 통과시켜 멀티빔을 형성하고, 각각 블랭킹 제어되고, 차폐되지 않았던 각 빔이 광학계로 축소되고, 편향기로 편향 되어 시료 상의 원하는 위치에 조사된다.
여기서 멀티빔 묘화에서는, 개개의 빔의 조사량을 조사 시간에 따라 개별적으로 제어한다. 이러한 각 빔의 조사량을 고정밀도로 제어하기 위해서는, 빔의 ON / OFF를 행하는 블랭킹 제어를 고속으로 행할 필요가 있다. 멀티빔 방식의 묘화 장치에서는, 멀티빔의 각 블랭커를 배치한 블랭킹 플레이트에 각 빔용의 블랭킹 제어 회로를 탑재한다.
여기서 멀티빔의 각 블랭커는, 대향하는 2 개의 전극에 의해 구성되고, 일방의 제어용 전극에 블랭킹 제어용의 전압이 인가되고, 타방의 대향 전극은 그라운드 접속되어 있다. 블랭킹 제어는, 그라운드 접속된 대향 전극에 대하여, 제어용 전극에 양전위가 인가됨으로써 빔을 제어용 전극측에 편향하여, 그 하방에 설치된 블랭킹 애퍼처 부재의 제한 개구를 통과시키지 않도록 함으로써 빔 OFF 상태를 형성한다. 예를 들면, n × n 개의 빔에 의해 멀티빔이 구성되는 경우, n × n 개의 전극의 조와 그 제어 회로가 블랭킹 장치에 어레이 배치되게 된다. 예를 들면, 512 × 512 개의 전극의 조와 그 제어 회로가 어레이 배치된 블랭킹 장치에 있어서, 전극의 조와 그 제어 회로에 의한 구성의 불량율이 0.04% 정도 존재한다는 보고가 이루어져 있다. 불량의 하나로서, 어떠한 이상에 의해 전극 간이 단락(쇼트)되어 있는 경우가 있다. 이러한 경우, 빔의 ON / OFF 제어를 할 수 없고, 블랭킹 제어 기능을 달성할 수 없는 것과 같은 문제가 있었다. 또한 불량의 다른 하나로서, 어떠한 이상에 의해 제어 회로와 제어 전극 간이 단선(오픈) 등에 의해 전극이 부유 상태가 되는 경우가 있다. 이러한 경우, 빔의 ON / OFF 제어를 할 수 없고, 블랭킹 제어 기능을 달성할 수 없는 것과 같은 문제가 있었다. 이러한 전극의 조와 그 제어 회로에 의한 구성의 불량은, 종래 실제로 묘화 장치에 블랭킹 장치를 탑재하여, 멀티빔의 각 빔을 조사해 보지 않으면 빔의 제어 상태를 확인하는 것이 곤란했다. 만일 묘화 장치에 블랭킹 장치를 탑재하여 검사하는 경우에서도, 빔 개수가 방대한 수이기 때문에 검사에 시간이 소요된다. 또한, 묘화 장치에 탑재한 후에 블랭킹 장치가 사용 불가인 것을 안 경우, 교환 작업 등의 수고도 더 발생한다.
종래, 그 외의 불량으로서 빔 ON으로 고정되어 제어 불능이 되는 것과 같은 문제가 있었다. 이러한 불량에 의해 불량빔을 포함하는 빔군이 시료에 조사되기 전에 이러한 빔군의 바로 아래에 가동식의 차폐 부재를 이동시켜 강제적으로 차폐하는 것과 같은 방법도 검토되고 있다(예를 들면, 일본공개특허공보 2013 - 128031호 참조).
그러나 종래, 묘화 장치에 블랭킹 장치를 탑재하기 전의 단계에서 빔 불량이 발생하는 기구인지 여부를 검사하는 유효한 방법은 확립되어 있지 않았다.
본 발명의 실시 형태는, 묘화 장치에 블랭킹 장치를 탑재하기 전의 단계에서 블랭킹 장치를 검사 가능한 검사 방법을 제공한다.
본 발명의 일태양의 멀티 하전 입자빔의 블랭킹 장치의 검사 방법은,
블랭킹 장치의 불량 개별 블랭킹 기구를 검사하는 블랭킹 장치의 검사 방법으로서,
제1과 제2 전위를 선택적으로 인가 가능한 제1 전위 인가부와,
제1 전위가 인가되는 제1 저항과,
제1 전위 인가부로부터 제1과 제2 전위가 선택적으로 인가되고, 또한 제1 저항이 접속된 제1 전극과,
제2 전위가 인가되는 제2 저항과,
제2 저항이 접속되고, 또한 배선을 개재하여 제1과 제2 전위가 선택적으로 인가되는 제2 전극과,
제1 전위 인가부와 제1 전극의 사이, 혹은 이러한 배선 중에 직렬로 접속된 제3 저항,
을 각각 구비한, 어레이 배치되고, 멀티 하전 입자빔의 대응빔의 블랭킹 제어를 행하는 복수의 개별 블랭킹 기구와,
복수의 개별 블랭킹 기구의 제2 전극에, 제1과 제2 전위를 선택적으로 인가 가능한 적어도 1 개의 제2 전위 인가부,
가 탑재된 블랭킹 장치를 이용하여, 각 개별 블랭킹 기구에 대하여 제1 전위 인가부로부터 제1 전위가 제1 전극에 인가되고, 적어도 1 개의 제2 전위 인가부 중 대응하는 제2 전위 인가부로부터 제2 전위가 제2 전극에 인가된 상태에서, 각 개별 블랭킹 기구에 제1과 제2 전위차의 전압을 공급하는 전원으로부터 흐르는 제1 전류값을 측정하고,
측정된 제1 전류값이 유한값이며, 미리 설정된 제1 임계치 이하인 경우에, 복수의 개별 블랭킹 기구 중 단락이 발생한 개별 블랭킹 기구가 존재한다고 판정하는 것을 특징으로 한다.
도 1은, 실시 형태 1에 있어서의 묘화 장치의 구성을 나타내는 개념도이다.
도 2a와 도 2b는, 실시 형태 1에 있어서의 애퍼처 부재의 구성을 나타내는 개념도이다.
도 3은, 실시 형태 1에 있어서의 블랭킹 플레이트의 구성을 나타내는 단면도이다.
도 4는, 실시 형태 1에 있어서의 개별 블랭킹 기구의 일례를 나타내는 도면이다.
도 5는, 실시 형태 1에 있어서의 개별 블랭킹 기구에 흐르는 전류의 관계를 나타내는 도면이다.
도 6은, 실시 형태 1에 있어서의 멀티빔의 블랭킹 장치의 검사 방법의 요부 공정을 나타내는 순서도이다.
도 7a와 도 7b는, 실시 형태 1에 있어서의 그룹화의 방법의 일례를 나타내는 도면이다.
도 8은, 실시 형태 1에 있어서의 그룹화의 방법의 다른 일례를 나타내는 도면이다.
도 9는, 실시 형태 1에 있어서의 그룹화의 방법의 다른 일례를 나타내는 도면이다.
도 10은, 실시 형태 1에 있어서의 복수의 개별 블랭킹 기구에 1 개의 캔슬 회로가 배치된 구성의 일례를 나타내는 도면이다.
도 11은, 실시 형태 1에 있어서의 묘화 동작의 일례를 설명하기 위한 개념도이다.
도 12는, 실시 형태 2에 있어서의 개별 블랭킹 기구의 일례를 나타내는 도면이다.
도 13은, 실시 형태 2에 있어서의 개별 블랭킹 기구에 흐르는 전류의 관계를 나타내는 도면이다.
이하, 실시 형태에서는, 하전 입자빔의 일례로서, 전자빔을 이용한 구성에 대하여 설명한다. 단 하전 입자빔은 전자빔에 한정되는 것이 아니고, 이온빔 등의 하전 입자를 이용한 빔이어도 상관없다. 복수의 하전 입자빔에 의해 구성되는 멀티 하전 입자빔에 대해서는, 이하 멀티빔으로 나타낸다.
이하, 실시 형태에서는, 묘화 장치에 블랭킹 장치를 탑재하기 전의 단계에서의 블랭킹 장치를 검사 가능한 방법에 대하여 설명한다.
실시 형태 1.
도 1은, 실시 형태 1에 있어서의 묘화 장치의 구성을 나타내는 개념도이다. 도 1에 있어서, 묘화 장치(100)는 묘화부(150)와 제어부(160)를 구비하고 있다. 묘화 장치(100)는 멀티 하전 입자빔 묘화 장치의 일례이다. 묘화부(150)는 전자 경통(102)과 묘화실(103)을 구비하고 있다. 전자 경통(102) 내에는, 전자총(201), 조명 렌즈(202), 애퍼처 부재(203), 블랭킹 플레이트(204), 축소 렌즈(205), 제한 애퍼처 부재(206), 대물 렌즈(207), 및 편향기(208)가 배치되어 있다. 묘화실(103) 내에는 XY 스테이지(105)가 배치된다. XY 스테이지(105) 상에는 패러데이 컵(106)이 배치된다. 또한 XY 스테이지(105) 상에는, 묘화 시에는 묘화 대상 기판이 되는 마스크 블랭크스 등의 시료(101)가 배치된다. 시료(101)에는, 반도체 장치를 제조할 때의 노광용 마스크, 혹은 반도체 장치가 제조되는 반도체 기판(실리콘 웨이퍼) 등이 포함된다. 시료(101)에는 레지스트가 도포되어 있다. XY 스테이지(105) 상에는, 또한 XY 스테이지(105)의 위치 측정용의 미러(210)가 배치된다. 위치 측정에는 통상 He - Ne 가스 레이저(파장 633 nm)가 이용된다.
제어부(160)는, 제어 계산기(110), 메모리(112), 편향 제어 회로(130), 스테이지 위치 검출기(139) 및 자기 디스크 장치 등의 기억 장치(140, 142)를 가지고 있다. 제어 계산기(110), 메모리(112), 편향 제어 회로(130), 스테이지 위치 검출기(139) 및 기억 장치(140, 142)는, 도시하지 않은 버스를 개재하여 서로 접속되어 있다. 기억 장치(140)(기억부)에는, 묘화 데이터가 외부로부터 입력되어 저장되어 있다.
제어 계산기(110)에 입출력되는 정보 및 연산 중의 정보는 메모리(112)에 그때마다 저장된다.
여기서 도 1에서는, 실시 형태 1을 설명함에 있어서 필요한 구성을 기재하고 있다. 묘화 장치(100)에 있어, 통상, 필요한 그 외의 구성을 구비하고 있어도 상관없다.
도 2a와 도 2b는, 실시 형태 1에 있어서의 애퍼처 부재의 구성을 나타내는 개념도이다. 도 2a에 있어서, 애퍼처 부재(203)에는, 종(y 방향) m 열 × 횡(x 방향) n 열(m, n ≥ 2)의 홀(개구부)(22)이 소정의 배열 피치로 매트릭스 형상으로 형성되어 있다. 도 2a에서는, 예를 들면 512 × 8 열의 홀(22)이 형성된다. 각 홀(22)은, 모두 동일 치수 형상의 직사각형으로 형성된다. 혹은, 동일 외경의 원형이어도 상관없다. 여기서는, y 방향의 각 열에 대하여, x 방향으로 A부터 H까지의 8 개의 홀(22)이 각각 형성되는 예가 나타내져 있다. 이들 복수의 홀(22)을 애퍼처 부재(203)로 성형된 전자빔(200)의 일부가 각각 통과함으로써, 멀티빔(20)이 형성되게 된다. 여기서는, 종횡(x, y 방향)이 모두 2 열 이상의 홀(22)이 배치된 예를 나타냈지만, 이에 한정되는 것은 아니다. 예를 들면, 종횡(x, y 방향) 어느 일방이 복수 열이고 타방은 1 열 뿐이어도 상관없다. 또한 홀(22)의 배열 방식은, 도 2a와 같이, 종횡이 격자 형상으로 배치되는 경우에 한정되는 것은 아니다. 도 2b에 나타내는 바와 같이, 예를 들면 종 방향(y 방향) 1 단째의 열과, 2 단째의 열의 홀끼리가, 횡 방향(x 방향)으로 치수(a)만큼 어긋나 배치되어도 된다. 마찬가지로, 종 방향(y 방향) 2 단째의 열과, 3 단째의 열의 홀끼리가, 횡 방향(x 방향)으로 치수(b)만큼 어긋나 배치되어도 된다.
도 3은, 실시 형태 1에 있어서의 블랭킹 플레이트의 구성을 나타내는 단면도이다. 도 3에 있어서, 제어 전극(24)과 대향 전극(26)과 제어 회로(41, 43)의 위치 관계는 일치시켜 기재하고 있지 않다. 블랭킹 플레이트(204)는, 도 3에 나타내는 바와 같이, 지지대(33) 상에 실리콘 등으로 이루어지는 반도체 기판(31)이 배치된다. 기판(31)의 중앙부는, 예를 들면 이면측으로부터 깎여, 얇은 막 두께(h)의 멤브레인 영역(30)(제1 영역)으로 가공되어 있다. 멤브레인 영역(30)을 둘러싸는 주위는, 두꺼운 막 두께(H)의 외주 영역(32)(제2 영역)이 된다. 멤브레인 영역(30)의 상면과 외주 영역(32)의 상면은, 동일 높이 위치, 혹은 실질적으로 높이 위치가 되도록 형성된다. 기판(31)은, 외주 영역(32)의 이면에서 지지대(33) 상에 보지(保持)된다. 지지대(33)의 중앙부는 개구되어 있고, 멤브레인 영역(30)의 위치는 지지대(33)의 개구된 영역에 위치하고 있다.
멤브레인 영역(30)에는, 도 2a와 도 2b에 나타낸 애퍼처 부재(203)의 각 홀(22)에 대응하는 위치에 멀티빔의 각각 빔의 통과용의 통과 홀(25)(개구부)이 개구된다. 그리고 멤브레인 영역(30) 상에는, 도 3에 나타내는 바와 같이, 각 통과 홀(25)의 근방 위치에 해당하는 통과 홀(25)을 사이에 두고 블랭킹 편향용의 제어 전극(24)과 대향 전극(26)의 조(블랭커 : 블랭킹 편향기)가 각각 배치된다. 또한 멤브레인 영역(30) 상의 각 통과 홀(25)의 근방에는, 각 통과 홀(25)용의 제어 전극(24)에 편향 전압을 인가하는 제어 회로(41)(로직 회로)가 배치된다. 각 빔용의 대향 전극(26)은, 후술하는 바와 같이 풀 다운 저항을 개재하여 접지(그라운드 접속)된다. 또한 각 빔용의 대향 전극(26)은, 이러한 풀 다운 저항과 병렬로 제어 회로(43)(로직 회로 : 캔슬 회로)에 접속된다. 또한 블랭킹 플레이트 상의 각 빔용의 대향 전극(26)은, 복수의 대향 전극(26)마다 그룹화하고, 그룹마다 1 개의 제어 회로(43)에 접속되면 적합하다. 단, 이에 한정되는 것은 아니다. 대향 전극(26)마다 1 개의 제어 회로(43)에 접속되도록 구성해도 된다.
또한 각 제어 회로(41)는 제어 신호용의 복수의 배선이 접속된다. 각 제어 회로(41)는, 제어용의 배선 외에, 클록 신호선 및 전원용의 배선이 접속된다. 클록 신호선 및 전원용의 배선은 제어 신호용의 배선의 일부의 배선을 유용해도 상관없다. 멀티빔을 구성하는 각각의 빔마다, 제어 전극(24)과 대향 전극(26)과 제어 회로(41)에 의한 개별 블랭킹 기구(47)가 구성된다. 또한 도 4의 예에서는, 제어 전극(24)과 대향 전극(26)과 제어 회로(41)가 기판(31)의 막 두께가 얇은 멤브레인 영역(30)에 배치되고, 제어 회로(43)(캔슬 회로)가 기판(31)의 막 두께가 두꺼운 외주 영역(32)에 배치된다. 단, 이에 한정되는 것은 아니다. 제어 회로(43)도 기판(31)의 막 두께가 얇은 멤브레인 영역(30)에 배치되어도 상관없다. 마찬가지로, 제어 회로(41)는 반드시 멤브레인 영역(30) 내에 설치될 필요는 없고, 외주 영역(32)에 설치되어 있어도 상관없다.
각 통과 홀(25)을 통과하는 전자빔(20)은, 각각 독립적으로 이러한 쌍이 되는 2 개의 전극(24, 26)에 인가되는 전압에 의해 편향된다. 이러한 편향에 의해 블랭킹 제어된다. 환언하면, 제어 전극(24)과 대향 전극(26)의 조는, 애퍼처 부재(203)의 복수의 홀(22)(개구부)을 통과한 멀티빔 중의 대응빔을 각각 블랭킹 편향한다.
도 4는, 실시 형태 1에 있어서의 개별 블랭킹 기구의 일례를 나타내는 도면이다. 도 4에 있어서, 각 개별 블랭킹 기구(47)는, 멀티빔 중의 대응빔의 블랭킹 제어를 행한다. 각 개별 블랭킹 기구(47)는, 제어 회로(41)(제1 전위 인가부)와, 제어 전극(24)(제1 전극)과, 대향 전극(26)(제2 전극)과, 풀 업 저항(66)(제1 저항)과, 풀 다운 저항(60)(제2 저항)과, 보호 저항(69)(제3 저항)을 각각 구비하고 있다. 그리고 제어 회로(41)는, 양전위(Vdd)(제1 전위)와 그라운드 전위(제2 전위)를 선택적으로 인가 가능하게 구성된다. 제어 전극(24)은, 제어 회로(41)로부터 양전위(Vdd)와 그라운드 전위가 선택적으로 인가되고, 또한 풀 업 저항(66)이 양전위(Vdd)에 접속된다. 대향 전극(26)은, 풀 다운 저항(60)에 의해 그라운드 접속되고, 또한 배선을 개재하여 양전위(Vdd)와 그라운드 전위가 선택적으로 인가된다. 풀 업 저항(66)에는 양전위(Vdd)가 인가된다. 풀 다운 저항(60)에는 그라운드 전위가 인가된다. 보호 저항(69)은, 제어 회로(43)와 대향 전극(26)의 사이의 배선 중에 직렬로 접속된다. 블랭킹 플레이트(204)(블랭킹 장치) 상에는, 복수의 개별 블랭킹 기구(47)가 어레이 배치된다. 그리고 후술하는 바와 같이, 적어도 1 개의 제어 회로(43)(캔슬 회로)(제2 전위 인가부)가 복수의 개별 블랭킹 기구(47)의 대향 전극(26)에, 양전위(Vdd)와 그라운드 전위를 선택적으로 인가 가능하게 배치된다. 구체적으로는 이하와 같이 구성된다.
제어 회로(41) 내에는, CMOS(Complementary MOS) 인버터 회로(70)가 배치된다. 그리고 CMOS 인버터 회로(70)는 양의 전위(Vdd : 제1 전위)(예를 들면, 3.3 V)와 그라운드 전위(제2 전위)에 접속된다. CMOS 인버터 회로의 출력선(OUT)은 제어 전극(24)에 접속된다. 또한 도 4에서는, 제어 회로(41) 내에, CMOS 인버터 회로(70)밖에 나타내고 있지 않지만, 데이터 전송 및 CMOS 인버터 회로에의 신호 입력용의 도시하지 않은 회로 등이 배치되는 것은 말할 필요도 없다. 예를 들면, 입력선(IN)의 전단에는 데이터 전송용으로서, 시프트 레지스터, 및 레지스터가 배치된다. 또한, 이러한 레지스터에 저장된 신호에 의해 CMOS 인버터 회로(70)에의 입력 신호를 전환하는 카운터 회로가 배치된다.
제어 전극(24)은, 또한 풀 업 저항(66)을 개재하여 양전위(Vdd)가 인가된다. 풀 업 저항(66)의 저항값은 충분히 높은 값으로 설정한다. 예를 들면 수십 kΩ 이상, 바람직하게는 수백 kΩ 이상으로 하면 적합하다. 이에 의해, 제어 회로(41)의 출력 전위가 그라운드 전위여도, 제어 전극(24)은 그라운드 전위가 되고, 풀 업 저항(66)에는 수십 ~ 수백 mA 정도의 전류가 흐를 뿐이고, 정상적으로 빔 편향을 행할 수 있다.
한편, 대향 전극(26)은 풀 다운 저항(60)을 개재하여 접지(그라운드 접속)된다. 또한 대향 전극(26)은, 보호 저항(69)의 양 단자의 일방에 접속되고, 보호 저항(69)의 양 단자의 타방에는 제어 회로(43)의 출력 단자가 접속된다. 보호 저항(69)의 저항값은 충분히 작은 값으로 설정한다. 보호 저항(69)에 의해, 제어 전극(24)과 대향 전극(26)이 쇼트되었을 시에, 보호 저항(69) 간에 전압이 인가되는 것 같은 상태여도, 보호 저항(69)에서의 전압 강하에 의해 제어 회로(41)의 인버터 회로 및 제어 회로(43)의 후술하는 인버터 회로를 보호할 수 있다. 보호 저항(69)은, 통상은 저항이 없는 회로에 삽입하고 있으므로(회로의 부유 용량(C)에 의한 시정수(τ = CR)를 작게 하기 위하여), 저항값은 가능한 한 낮은 것이 바람직하다. 풀 다운 저항(60)과의 분압비를 고려하여, 보호 저항(69)의 저항값은, 예를 들면 수 100Ω 이하, 바람직하게는 수십 Ω 이하로 하면 적합하다.
제어 회로(43) 내에는 CMOS 인버터 회로(68)가 배치된다. CMOS 인버터 회로(68)는 양전위(Vdd)와 그라운드 전위에 접속된다. 양전위(Vdd)의 전원은, 제어 회로(41)의 CMOS 인버터 회로(70)에 인가하는 전위의 직류 전원(46)으로부터 접속된다. 단, 이에 한정되는 것이 아니고, 다른 양전위의 전원을 준비해도 된다.
제어 회로(43) 내에 있어서, CMOS 인버터 회로(68)의 출력선(OUT)은, 보호 저항(69)을 개재하여 대향 전극(26)에 접속된다. CMOS 인버터 회로(68)의 입력(IN)에는, 임계치 전압보다 낮아지는 L(low) 전위(예를 들면 그라운드 전위)와, 임계치 전압 이상이 되는 H(high) 전위의 어느 하나가 제어 신호로서 인가된다. 실시 형태 1에서는, CMOS 인버터 회로의 입력(IN)에 H 전위가 인가되는 상태에서는, CMOS 인버터 회로의 출력(OUT)은 그라운드 전위가 되고, 대향 전극(26)의 전위는 풀 다운 저항(60) 및 보호 저항(69)이 있어도 전류가 흐르지 않으므로 보호 저항에서의 전압 강하가 발생하지 않기 때문에 그라운드 전위가 된다. 따라서 제어 전극(24)의 전위가 양전위(Vdd)의 경우에는 전위차에 의해 대응빔(20)을 편향하고, 제한 애퍼처 부재(206)로 차폐함으로써 빔 OFF가 되도록 제어한다. 또한 제어 전극(24)의 전위가 그라운드 전위의 경우에는 전위차가 없어지고 대응빔(20)을 편향하지 않으므로 제한 애퍼처 부재(206)를 통과함으로써 빔 ON이 되도록 제어된다. 따라서 고장 나지 않은 통상 사용 시는, CMOS 인버터 회로(68)의 입력(IN)에 H 전위가 인가되게 된다.
또한, 만일 제어 회로(43)의 출력선이 단선(오픈)되어도, 대향 전극(26)은 풀 다운 저항에 의해 그라운드 접속되어 있기 때문에, 그라운드 전위가 된다. 풀 다운 저항의 값으로서는, 풀 업 저항과 마찬가지로, 예를 들면 수십 kΩ 이상, 바람직하게는 수백 kΩ 이상으로 하면 적합하다.
여기서 제어 전극(24)의 전위가 어떠한 이유에 의해 상시 그라운드 전위로 고정된 경우에는, 대응빔(20)이 상시 기판을 조사하게 된다. 이 때, CMOS 인버터 회로(68)의 입력(IN)에 L 전위(액티브 전위)를 인가하면 제어 회로(43)의 출력은 양전위(Vdd)가 된다. 이에 의해, 대향 전극(26)의 전위는 실질적으로 양전위(Vdd)가 되므로, 대응빔을, 통상의 블랭킹 편향과 반대 방향이 되는 대향 전극(26)측에 편향하여, 제한 애퍼처 부재(206)에 조사시켜 빔 OFF로 할 수 있다. 환언하면, 제어 회로(43)(전위 변경부)는, 제어 전극(24)(제1 전극)의 전위가 그라운드 전위로 고정된 경우에, 그라운드 접속된 대향 전극(26)(제2 전극)의 전위를 그라운드 전위로부터 양전위로 변경한다. 이와 같이, 제어 회로(43)(전위 변경부) 내의 CMOS 인버터 회로(68)(제2 전위 인가부)는, 대향 전극(26)(제2 전극)에, 양전위를 포함하는 상이한 2 개의 전위(Vdd, 그라운드 전위)를 선택적으로 인가한다.
또한, 제어 회로(41)와 제어 전극(24)의 사이가 단선 등에 의해 부유 상태가 된 경우에는, 제어 전극(24)의 전위를, 풀 업 저항(66)을 개재하여 양전위(Vdd)로 할 수 있다. 그리고 CMOS 인버터 회로(68)의 입력(IN)에는 H 전위가 인가된다. 이에 의해, 대향 전극(26)의 전위를 그라운드 전위로 할 수 있다. 이에 의해, 제어 회로(41)에 의해 제어 불능이 된 개별 블랭킹 기구(47)에서도, 통상의 블랭킹 편향과 동일 방향이 되어 불필요한 전자빔 조사를 방지할 수 있다. 한편, 제어 회로(43)와 대향 전극(26)의 사이가 단선 등에 의해 부유 상태가 된 경우에는, 대향 전극(26)의 전위는 풀 다운 저항(60)을 개재하여 그라운드 전위로 할 수 있다. 따라서, 제어 회로(41)와 제어 전극(24)의 사이에 고장 등이 발생하지 않는 한, 블랭킹 플레이트(204)를 그대로 사용할 수도 있다.
도 4에는, 멀티빔 중 1 개의 빔용의 개별 블랭킹 기구에 대하여 나타내고 있지만, 나머지 빔용의 개별 블랭킹 기구에 대해서도 마찬가지로 구성되어 있다. 또한 제어 회로(43)(캔슬 회로)는, 개별 블랭킹 기구마다 배치해도 되지만, 이에 한정되는 것은 아니다. 도 4의 설명에서 나타낸 바와 같이, 블랭킹 플레이트(204) 상의 복수의 개별 블랭킹 기구(47)를 복수의 조로 그룹화하여, 조(그룹)마다 1 개의 제어 회로(43)를 배치해도 된다. 검사 정밀도를 낮게 하는 경우이면, 블랭킹 플레이트(204) 상의 모든 개별 블랭킹 기구(47)에 대하여 1 개의 제어 회로(43)(캔슬 회로)가 배치되어도 된다. 이와 같이, 적어도 1 개의 제어 회로(43)(캔슬 회로)(제2 전위 인가부)가 배치된다. 복수의 개별 블랭킹 기구(47)는, 블랭킹 플레이트(204)(블랭킹 장치) 상에 어레이 배치된다.
또한 양전위(Vdd)를 공급하는 직류 전원(46)과 전류계(48)는, 블랭킹 플레이트(204)(블랭킹 장치)에 대하여 1 개씩 배치하면 된다. 또한 직류 전원(46)의 음극은 그라운드 접속된다. 블랭킹 플레이트(204)(블랭킹 장치) 상의 모든 개별 블랭킹 기구(47)는, 직류 전원(46)으로부터 병렬로 양전위(Vdd)가 인가되면 된다. 또한 양전위(Vdd)를 공급하는 직류 전원(46)에 병렬로 접속된, CMOS 인버터 회로(70), 풀 업 저항(66), 및 CMOS 인버터 회로(68)에 흐르는 전류는, 이러한 직류 전원(46)에 직렬로 접속된 전류계(48)에 의해 한꺼번에 측정된다. 또한, 전류계(48)는 필요할 때만 접속해도 상관없다.
도 5는, 실시 형태 1에 있어서의 개별 블랭킹 기구에 흐르는 전류의 관계를 나타내는 도면이다. 도 5에 있어서, 풀 업 저항(66)의 저항값(R1), 풀 다운 저항(60)의 저항값(R2), 보호 저항(69)의 저항값(R0), 및 양전위(Vdd)를 이용하여, 개별 블랭킹 기구(47)에 흐르는 전류의 관계를 나타낸다. 도 5에서는, CMOS 인버터 회로(70)와 제어 전극(24) 간을 흐르는 전류(I1)의 절대값(｜I1｜)과, CMOS 인버터 회로(68)와 대향 전극(26) 간을 흐르는 전류(I2)의 절대값(｜I2｜)과, 전류계(48)를 흐르는 전체 전류의 전류값(Itotal)이 나타내져 있다. 도 5에서는, 개별 블랭킹 기구(47)에 이상이 없는 정상의 블랭킹 동작을 할 수 있는 상태(Normal)와, 제어 전극(24)과 대향 전극(26)의 사이가 단락(쇼트)된 상태(전극 간 Short)와, CMOS 인버터 회로(70)와 제어 전극(24) 간에 단선 등이 발생하여 CMOS 인버터 회로(70)와 제어 전극(24) 간이 부유 상태가 된 상태(전극선 Open)의 각 경우를 나타내고 있다. 또한 전극선 Open에서는, CMOS 인버터 회로(70)와 제어 전극(24) 간에 단선 등이 발생해도, 제어 전극(24)에는 풀 업 저항(66)이 접속되어 있으므로 제어 전극(24)에는 양전위(Vdd)가 인가된다. 따라서, 실제로 제어 전극(24)이 부유 상태가 되는 것은 아니라는 것은 말할 필요도 없다.
(1) 「Normal」 케이스에 대하여 설명한다.
(1-1) CMOS 인버터 회로(70)의 입력이 H 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 Vdd / R1이 된다. 전류(I2)의 절대값(｜I2｜)은 0이 된다. 전체 전류의 전류값(Itotal)은 Vdd / R1이 된다.
(1-2) CMOS 인버터 회로(70)의 입력이 H 전위이고, CMOS 인버터 회로(68)의 입력이 L 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 Vdd / R1이 된다. 전류(I2)의 절대값(｜I2｜)은 Vdd / (R0 + R2)가 된다. 전체 전류의 전류값(Itotal)은 Vdd / R1 + Vdd / (R0 + R2)가 된다.
(1-3) CMOS 인버터 회로(70)의 입력이 L 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 0이 된다. 전류(I2)의 절대값(｜I2｜)은 0이 된다. 전체 전류의 전류값(Itotal)은 0이 된다.
(1-4) CMOS 인버터 회로(70)의 입력이 L 전위이고, CMOS 인버터 회로(68)의 입력이 L 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 0이 된다. 전류(I2)의 절대값(｜I2｜)은 Vdd / (R0 + R2)가 된다. 전체 전류의 전류값(Itotal)은 Vdd / (R0 + R2)가 된다.
(2) 「전극 간 Short」 케이스에 대하여 설명한다.
(2-1) CMOS 인버터 회로(70)의 입력이 H 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 Vdd / R1이 된다. 전류(I2)의 절대값(｜I2｜)은 0이 된다. 전체 전류의 전류값(Itotal)은 Vdd / R1이 된다.
(2-2) CMOS 인버터 회로(70)의 입력이 H 전위이고, CMOS 인버터 회로(68)의 입력이 L 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 Vdd(R0 + R1) / R0R1이 된다. 전류(I2)의 절대값(｜I2｜)은 Vdd / R0가 된다. ｜I1｜은 ｜I2｜을 포함하고 있으므로, 전체 전류의 전류값(Itotal)은 Vdd(R0 + R1) / R0R1이 된다.
(2-3) CMOS 인버터 회로(70)의 입력이 L 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 Vdd(R0 + R2) / R0R2가 된다. 전류(I2)의 절대값(｜I2｜)은 Vdd / R0가 된다. ｜I1｜은 ｜I2｜을 포함하고 있으므로, 전체 전류의 전류값(Itotal)은 Vdd(R0 + R2) / R0R2가 된다.
(2-4) CMOS 인버터 회로(70)의 입력이 L 전위이고, CMOS 인버터 회로(68)의 입력이 L 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 Vdd / R2가 된다. 전류(I2)의 절대값(｜I2｜)은 0이 된다. 전체 전류의 전류값(Itotal)은 Vdd / R2가 된다.
(3) 「전극선 Open」 케이스에 대하여 설명한다.
(3-1) CMOS 인버터 회로(70)의 입력이 H 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 0이 된다. 전류(I2)의 절대값(｜I2｜)은 0이 된다. 전체 전류의 전류값(Itotal)은 0이 된다.
(3-2) CMOS 인버터 회로(70)의 입력이 H 전위이고, CMOS 인버터 회로(68)의 입력이 L 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 0이 된다. 전류(I2)의 절대값(｜I2｜)은 Vdd / (R0 + R2)가 된다. 전체 전류의 전류값(Itotal)은 Vdd / (R0 + R2)가 된다.
(3-3) CMOS 인버터 회로(70)의 입력이 L 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 0이 된다. 전류(I2)의 절대값(｜I2｜)은 0이 된다. 전체 전류의 전류값(Itotal)은 0이 된다.
(3-4) CMOS 인버터 회로(70)의 입력이 L 전위이고, CMOS 인버터 회로(68)의 입력이 L 전위의 경우, 전류(I1)의 절대값(｜I1｜)은 0이 된다. 전류(I2)의 절대값(｜I2｜)은 Vdd / (R0 + R2)가 된다. 전체 전류의 전류값(Itotal)은 Vdd / (R0 + R2)가 된다.
따라서, CMOS 인버터 회로(70)의 입력이 L 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전체 전류의 전류값(Itotal)이 0이면, 측정 대상의 개별 블랭킹 기구(47)는, 이상이 없는 정상의 블랭킹 동작을 할 수 있는 상태(Normal)인지, 혹은 CMOS 인버터 회로(70)와 제어 전극(24) 간에 단선 등이 발생하여 CMOS 인버터 회로(70)와 제어 전극(24) 간이 부유 상태가 된 상태(전극선 Open)인지 알 수 있다. 한편, 전체 전류의 전류값(Itotal)이 0이 아닌, 유한의 값(Vdd(R0 + R2) / R0R2 + 측정 오차)이면, 측정 대상의 개별 블랭킹 기구(47)는, 제어 전극(24)과 대향 전극(26)의 사이가 단락(쇼트)된 상태(전극 간 Short)인 것을 알 수 있다.
CMOS 인버터 회로(70)의 입력이 L 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전체 전류의 전류값(Itotal)이 0이며, 또한 CMOS 인버터 회로(70)의 입력이 H 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전체 전류의 전류값(Itotal)이 0이 아닌, 유한의 값(Vdd / R1 + 측정 오차)이면, 측정 대상의 개별 블랭킹 기구(47)는, 이상이 없는 정상의 블랭킹 동작을 할 수 있는 상태(Normal)인 것을 알 수 있다. 한편, CMOS 인버터 회로(70)의 입력이 L 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전체 전류의 전류값(Itotal)이 0이며, 또한 CMOS 인버터 회로(70)의 입력이 H 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전체 전류의 전류값(Itotal)이 0이면, 측정 대상의 개별 블랭킹 기구(47)는, 제어 전극(24)이 부유 상태가 된 상태(전극선 Open)인 것을 알 수 있다.
또한, 복수의 개별 블랭킹 기구(47)에 대하여 동시에 상기 조작을 행한 경우, 이하와 같이 된다. 이러한 경우, 전체 전류의 전류값(Itotal)은 측정 대상의 복수의 개별 블랭킹 기구(47)의 합성값이 된다.
각 CMOS 인버터 회로(70)의 입력이 L 전위이고, 각 CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전체 전류의 전류값(Itotal)이 0이면, 측정 대상의 복수의 개별 블랭킹 기구(47)는, 이상이 없는 정상의 블랭킹 동작을 할 수 있는 상태(Normal)인지, 혹은 CMOS 인버터 회로(70)와 제어 전극(24) 간에 단선 등이 발생하여 CMOS 인버터 회로(70)와 제어 전극(24) 간이 부유 상태가 된 상태(전극선 Open)인지 알 수 있다. 한편, 전체 전류의 전류값(Itotal)이 0이 아닌, 유한의 값(nㆍVdd(R0 + R2) / R0R2 + 측정 오차)이면, 측정 대상의 복수의 개별 블랭킹 기구(47) 중 n 개의 개별 블랭킹 기구(47)는, 제어 전극(24)과 대향 전극(26)의 사이가 단락(쇼트)된 상태(전극 간 Short)인 것을 알 수 있다.
CMOS 인버터 회로(70)의 입력이 L 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전체 전류의 전류값(Itotal)이 0이며, 또한 CMOS 인버터 회로(70)의 입력이 H 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전체 전류의 전류값(Itotal)이 0이 아닌, 유한의 값(mㆍVdd / R1 + 측정 오차)이면, 측정 대상의 복수의 개별 블랭킹 기구(47)(S 개의 개별 블랭킹 기구(47)) 중 m 개의 개별 블랭킹 기구(47)는, 이상이 없는 정상의 블랭킹 동작을 할 수 있는 상태(Normal)인 것을 알 수 있다. 그리고 나머지 (S - m) 개의 개별 블랭킹 기구(47)는, CMOS 인버터 회로(70)와 제어 전극(24) 간에 단선 등이 발생하여 CMOS 인버터 회로(70)와 제어 전극(24) 간이 부유 상태가 된 상태(전극선 Open)인 것을 알 수 있다.
따라서 실시 형태 1에서는, 이러한 전체 전류의 전류값(Itotal)을 측정하고, 결과를 판정함으로써 블랭킹 플레이트(204)의 검사를 행한다. 실시 형태 1의 검사 방법을 이용함으로써, 블랭킹 플레이트(204)(블랭킹 장치)를 묘화 장치(100)에 탑재하기 전의 단계에서, 블랭킹 플레이트(204)의 검사가 가능해진다.
도 6은, 실시 형태 1에 있어서의 멀티빔의 블랭킹 장치의 검사 방법의 요부 공정을 나타내는 순서도이다. 도 6에 있어서, 실시 형태 1에 있어서의 멀티빔의 블랭킹 장치의 검사 방법은, 전류 측정(1) 공정(S102)과, 판정(1) 공정(S104)과, 전류 측정(2) 공정(S106)과, 판정(2) 공정(S108)과, 판정 공정(S110)과, 그룹화 처리 공정(S120)과, 전류 측정(3) 공정(S122)과, 판정(3) 공정(S124)과, 전류 측정(4) 공정(S126)과, 판정(4) 공정(S128)과 같은 일련의 공정을 실시한다.
전류 측정(1) 공정(S102)으로서, 블랭킹 플레이트(204)(블랭킹 장치)에 탑재된 모든 개별 블랭킹 기구(47)를 측정 대상으로 하여, 각 개별 블랭킹 기구(47)에 대하여, 제어 회로(41)로부터 양전위(Vdd)(제1 전위)가 제어 전극(24)(제1 전극)에 인가되고, 적어도 1 개의 제어 회로(43)(제2 전위 인가부) 중 대응하는 제어 회로(43)로부터 그라운드 전위(제2 전위)가 대향 전극(26)(제2 전극)에 인가된 상태에서, 각 개별 블랭킹 기구(47)에 양전위(Vdd)와 그라운드 전위의 전위차의 전압을 공급하는 직류 전원(46)으로부터 흐르는 직류 전류값(제1 전류값)을 측정한다. 구체적으로는, 각 CMOS 인버터 회로(70)의 입력이 L 전위이고, 각 CMOS 인버터 회로(68)의 입력이 H 전위인 경우에 있어서의 전체 전류의 전류값(Itotal)을 직류 전류계(48)로 측정한다.
판정(1) 공정(S104)으로서, 측정된 전류값(제1 전류값)이 유한값이고, 미리 설정된 임계치(제1 임계치) 이하인 경우에, 블랭킹 플레이트(204)(블랭킹 장치)에 탑재된 모든 개별 블랭킹 기구(47)(복수의 개별 블랭킹 기구(47)) 중 단락(쇼트)이 발생한 개별 블랭킹 기구(47)가 존재한다고 판정한다. 예를 들면, 블랭킹 플레이트(204)(블랭킹 장치)에 탑재된 개별 블랭킹 기구(47)의 개수가 S 개인 경우, S 개의 개별 블랭킹 기구(47)가 단락되어 있을 경우, 전체 전류의 전류값(Itotal)은 이론상, SㆍVdd(R0 + R2) / R0R2라는 유한의 값이 된다. 또한 S 개의 개별 블랭킹 기구(47) 중, n 개의 개별 블랭킹 기구(47)가 단락되어 있을 경우, 전체 전류의 전류값(Itotal)은 이론상, nㆍVdd(R0 + R2) / R0R2라는 유한의 값이 된다. 그러나 실제로는 측정 오차가 포함되므로, 이론값으로 측정하는 것은 곤란하다. 따라서 실시 형태 1에서는, 블랭킹 플레이트(204)에 발생하는 단락(쇼트) 수의 허용값(a)을 미리 설정한다. 그리고 이러한 허용값(a)을 사용하여 임계치를 미리 설정해 둔다. 예를 들면 임계치를 aㆍVdd(R0 + R2) / R0R2라는 유한값으로 설정한다. 그리고 측정된 전류값(Itotal)이 이러한 임계치 이하의 0이 아닌 유한값이면, 단락(쇼트)이 발생한 허용값 내의 개수의 개별 블랭킹 기구(47)가 존재한다고 판정한다. 측정된 전류값(Itotal)이 이러한 임계치를 초과할 경우에는, 당해 블랭킹 플레이트(204)는 사용 불가로 판정된다.
또한, 전체 전류의 전류값(Itotal)이 0인 경우에, 블랭킹 플레이트(204)(블랭킹 장치)에 탑재된 모든 개별 블랭킹 기구(47)(복수의 개별 블랭킹 기구(47))는, 각각 이상이 없는 정상의 블랭킹 동작을 할 수 있는 상태(Normal)인지, 혹은 CMOS 인버터 회로(70)와 제어 전극(24) 간에 단선 등이 발생하여 CMOS 인버터 회로(70)와 제어 전극(24) 간이 개방이 된 상태(전극선 Open)라고 판정된다. 판정 결과는 출력된다.
전류 측정(2) 공정(S106)으로서, 블랭킹 플레이트(204)(블랭킹 장치)에 탑재된 모든 개별 블랭킹 기구(47)를 측정 대상으로 하여, 각 개별 블랭킹 기구(47)에 대하여 제어 회로(41)로부터 그라운드 전위(제2 전위)가 제어 전극(24)(제1 전극)에 인가되고, 대응하는 제어 회로(43)(제2 전위 인가부)로부터 그라운드 전위(제2 전위)가 대향 전극(26)(제2 전극)에 인가된 상태에서 직류 전원(46)으로부터 흐르는 전류값(제2 전류값)을 측정한다. 구체적으로는, 각 CMOS 인버터 회로(70)의 입력이 H 전위이고, 각 CMOS 인버터 회로(68)의 입력이 H 전위인 경우에 있어서의 전체 전류의 전류값(Itotal)을 직류 전류계(48)로 측정한다.
판정(2) 공정(S108)으로서, 측정된 전류값(제2 전류값)이 유한값이며, 미리 설정된 임계치(제2 임계치)보다 작은 경우에, 블랭킹 플레이트(204)(블랭킹 장치)에 탑재된 모든 개별 블랭킹 기구(47)(복수의 개별 블랭킹 기구(47)) 중 단선이 발생한 미리 설정된 허용수(b)(제1 허용수)를 초과하는 개별 블랭킹 기구(47)가 존재한다고 판정한다. 예를 들면, 블랭킹 플레이트(204)(블랭킹 장치)에 탑재된 개별 블랭킹 기구(47)의 개수가 S 개인 경우, S 개의 개별 블랭킹 기구(47)가, 이상이 없는 정상의 블랭킹 동작을 할 수 있는 상태(Normal)인 경우, 전체 전류의 전류값(Itotal)은 이론상, SㆍVdd / R1이라는 유한의 값이 된다. 또한 S 개의 개별 블랭킹 기구(47) 중, m 개의 개별 블랭킹 기구(47)가, 이상이 없는 정상의 블랭킹 동작을 할 수 있는 상태(Normal)인 경우, 전체 전류의 전류값(Itotal)은 이론상, mㆍVdd / R1이라는 유한의 값이 된다. 그러나 실제로는 측정 오차가 포함되므로, 이론값으로 측정하는 것은 곤란하다. 따라서 실시 형태 1에서는, 블랭킹 플레이트(204)에 발생하는 단선이 발생한 개별 블랭킹 기구(47)의 허용수(b)를 미리 설정한다. 그리고 이러한 허용수(b)를 사용하여 임계치를 미리 설정해 둔다. 예를 들면, 임계치를(S - b)ㆍVdd / R1이라는 유한값으로 설정한다. 그리고 측정된 전류값(Itotal)이 이러한 임계치보다 작으면, 이상이 없는 정상의 블랭킹 동작을 할 수 있는 상태(Normal)의 개별 블랭킹 기구(47)의 수가 부족한, 환언하면, 블랭킹 플레이트(204)(블랭킹 장치)에 탑재된 모든 개별 블랭킹 기구(47)(복수의 개별 블랭킹 기구(47)) 중 단선이 발생한 미리 설정된 허용수(b)(제1 허용수)를 초과하는 개별 블랭킹 기구(47)가 존재한다고 판정한다. 판정 결과는 출력된다.
판정 공정(S110)으로서, 측정된 전류값(제2 전류값)이, 임계치(제2 임계치) 이상인 경우에 블랭킹 플레이트(204)(블랭킹 장치)가 사용 가능하다고 판정한다. 또한 판정(1) 공정(S104)에서 측정된 전류값(제1 전류값)이 0이 아닌 유한값이며, 미리 설정된 임계치(제1 임계치) 이하여도, 단락된 전극 간에서는 전위차가 발생하지 않으므로 빔 OFF로 블랭킹 제어를 행하는 것은 곤란하다. 즉 묘화 장치(100)에 탑재 후는, 빔 ON 고정의 상태가 된다. 따라서 빔 ON 고정을 회피하기 위한 다른 대책이 없는 경우에는, 불량 빔을 계속 조사하게 되므로, 이러한 경우에는 당해 블랭킹 플레이트(204)는 사용 불가로 판정하면 된다. 판정 결과는 출력된다.
이상의 공정에 의해, 블랭킹 플레이트(204)(블랭킹 장치) 단위로, 우선 사용 가능한지 여부를 판정할 수 있다. 이러한 공정에서 사용 가능이 된 경우에는, 이어서 블랭킹 플레이트(204)(블랭킹 장치)에 탑재된 모든 개별 블랭킹 기구(47) 중의 불량 개별 블랭킹 기구(이상 개소)를 특정한다. 이상 개소의 특정은, 이하에 나타내는 그룹 단위로 판정할 수 있다.
그룹화 처리 공정(S120)으로서, 블랭킹 플레이트(204)(블랭킹 장치)에 탑재된 모든 개별 블랭킹 기구(47)(복수의 개별 블랭킹 기구)를 개별 블랭킹 기구군마다 복수의 그룹으로 그룹화한다.
도 7a와 도 7b은, 실시 형태 1에 있어서의 그룹화의 방법의 일례를 나타내는 도면이다. 도 7a의 예에서는, 멀티빔(20)을 블랭킹 제어하는, 블랭킹 플레이트(204) 상의 예를 들면, 9 × 9의 개별 블랭킹 기구(47) 중, 위에서 3 단째 또한 왼쪽에서 5 열째의 개별 블랭킹 기구(21)가 상시 불량 개별 블랭킹 기구(이상 개소)로 하는 경우를 나타내고 있다. 도 7b의 예에서는, y 방향으로 동일 단이고 x 방향으로 배열되는 모든 개별 블랭킹 기구(47)로 1 개의 조(그룹)를 구성한다. 그리고 그룹마다 1 개의 제어 회로(43)(캔슬 회로)를 배치한다. 도 7b의 예에서는, 위에서 1 단째의 개별 블랭킹 기구(47)군에 대하여 제어 회로(43a)가 배치된다. 위에서 2 단째의 개별 블랭킹 기구(47)군에 대하여 제어 회로(43b)가 배치된다. 위에서 3 단째의 개별 블랭킹 기구(47)군에 대하여 제어 회로(43c)가 배치된다. 위에서 4 단째의 개별 블랭킹 기구(47)군에 대하여 제어 회로(43d)가 배치된다. 위에서 5 단째의 개별 블랭킹 기구(47)군에 대하여 제어 회로(43e)가 배치된다. 마찬가지로, 각 단의 개별 블랭킹 기구(47)군에 대하여 순서대로 제어 회로(43f ~ 43i)가 배치된다. 도 7b에 나타내는 바와 같이 횡(x 방향) 1 열을 1 개의 그룹으로서 구성한다.
도 8은, 실시 형태 1에 있어서의 그룹화의 방법의 다른 일례를 나타내는 도면이다. 도 8의 예에서는, x 방향으로 동일 열이고 y 방향으로 배열되는 모든 개별 블랭킹 기구(47)로 1 개의 조(그룹)를 구성한다. 그리고 그룹마다 1 개의 제어 회로(43)(캔슬 회로)를 배치한다. 도 8의 예에서는, 왼쪽에서 1 열째의 개별 블랭킹 기구(47)군에 대하여 제어 회로(43A)가 배치된다. 왼쪽에서 2 열째의 개별 블랭킹 기구(47)군에 대하여 제어 회로(43B)가 배치된다. 왼쪽에서 3 열째의 개별 블랭킹 기구(47)군에 대하여 제어 회로(43C)가 배치된다. 왼쪽에서 4 열째의 개별 블랭킹 기구(47)군에 대하여 제어 회로(43D)가 배치된다. 왼쪽으로부터 5 열째의 개별 블랭킹 기구(47)군에 대하여 제어 회로(43E)가 배치된다. 마찬가지로, 각 열의 개별 블랭킹 기구(47)군에 대하여 순서대로 제어 회로(43F ~ 43I)가 배치된다. 도 8에 나타내는 바와 같이 종(y 방향) 1 열을 1 개의 그룹으로서 구성한다.
도 9는, 실시 형태 1에 있어서의 그룹화의 방법의 다른 일례를 나타내는 도면이다. 도 9에서는, n × n의 개별 블랭킹 기구(47) 중, m × m의 개별 블랭킹 기구(47)군마다 1 개의 조(그룹)를 구성한다. 도 9의 예에서는, 예를 들면 9 × 9의 개별 블랭킹 기구(47) 중, 3 × 3의 개별 블랭킹 기구(47)군마다 1 개의 조(그룹)를 구성한다. 그리고 그룹마다 1 개의 제어 회로(43)(캔슬 회로)를 배치한다. 도 9의 예에서는, 좌상(左上)에서 x 방향 및 -y 방향으로 최초의 3 × 3의 개별 블랭킹 기구(47)군에 대하여 제어 회로(43j)가 배치된다. 좌상에서 x 방향으로 첫번째 또한 -y 방향으로 두번째의 3 × 3의 개별 블랭킹 기구(47)군에 대하여 제어 회로(43k)가 배치된다. 좌상에서 x 방향으로 첫번째 또한 -y 방향으로 세번째의 3 × 3의 개별 블랭킹 기구(47)군에 대하여 제어 회로(43l)가 배치된다. 좌상에서 x 방향으로 두번째 또한 -y 방향으로 첫번째의 3 × 3의 개별 블랭킹 기구(47)군에 대하여 제어 회로(43m)가 배치된다. 좌상에서 x 방향으로 두번째 또한 -y 방향으로 두번째의 3 × 3의 개별 블랭킹 기구(47)군에 대하여 제어 회로(43n)가 배치된다. 좌상에서 x 방향으로 두번째 또한 -y 방향으로 세번째의 3 × 3의 개별 블랭킹 기구(47)군에 대하여 제어 회로(43p)가 배치된다. 좌상에서 x 방향으로 세번째 또한 -y 방향으로 첫번째의 3 × 3의 개별 블랭킹 기구(47)군에 대하여 제어 회로(43q)가 배치된다. 좌상에서 x 방향으로 세번째 또한 -y 방향으로 두번째의 3 × 3의 개별 블랭킹 기구(47)군에 대하여 제어 회로(43r)가 배치된다. 좌상에서 x 방향으로 세번째 또한 -y 방향으로 세번째의 3 × 3의 개별 블랭킹 기구(47)군에 대하여 제어 회로(43s)가 배치된다. 도 9에 나타내는 바와 같이 종(y 방향) 횡(x 방향)으로 1 묶음의 개별 블랭킹 기구(47)군을 1 개의 그룹으로서 구성한다. 또한, 종(y 방향) 횡(x 방향)으로 동수의 개별 블랭킹 기구(47) 어레이가 아니어도 된다.
도 10은, 실시 형태 1에 있어서의 복수의 개별 블랭킹 기구에 1 개의 캔슬 회로가 배치된 구성의 일례를 나타내는 도면이다. 도 10의 예에서는, 도 7a ~ 도 9 중 어느 하나의 방법으로 그룹화된, 개별 블랭킹 기구(47a) ~ 개별 블랭킹 기구(47n)의 개별 블랭킹 기구군에 1 개의 제어 회로(43)(캔슬 회로)가 배치된 경우를 일례로서 나타내고 있다. 도 10에서는, 블랭킹 플레이트(204)의 상면의 일부를 나타내고 있다. 개별 블랭킹 기구(47a)에 있어서, 제어 전극(24a)에는, 제어 회로(41a)와 병렬로 풀 업 저항(66a)이 접속되고, 풀 업 저항(66a)에는 직류 전원(46)으로부터 공급된 양전위(Vdd)가 인가된다. 또한 제어 회로(41a) 내의 도 4에서 나타낸 CMOS 인버터 회로(70)에는 직류 전원(46)으로부터 공급된 양전위(Vdd)와 그라운드 전위가 인가된다. 또한 대향 전극(26a)에는, 접지된 풀 다운 저항(60a)과 병렬로 보호 저항(69a)이 접속된다. 마찬가지로, 개별 블랭킹 기구(47b)에 있어서, 제어 전극(24b)에는, 제어 회로(41b)와 병렬로 풀 업 저항(66b)이 접속되고, 풀 업 저항(66b)에는 직류 전원(46)으로부터 공급된 양전위(Vdd)가 인가된다. 또한, 제어 회로(41b) 내의 도 4에서 나타낸 CMOS 인버터 회로(70)에는 직류 전원(46)으로부터 공급된 양전위(Vdd)와 그라운드 전위가 인가된다. 또한 대향 전극(26b)에는, 접지된 풀 다운 저항(60b)과 병렬로 보호 저항(69b)이 접속된다. 동일 그룹 내의 그 외의 개별 블랭킹 기구(47)에 대해서도 마찬가지이다.
그리고 동일 그룹 내의 각 개별 블랭킹 기구(47)의 보호 저항(69a ~ 69n)은, 제어 회로(43)(캔슬 회로) 내의 도 4에서 나타낸 CMOS 인버터 회로(68)의 출력에 접속된다. 또한, 제어 회로(43) 내의 도 4에서 나타낸 CMOS 인버터 회로(68)에는 직류 전원(46)으로부터 공급된 양전위(Vdd)와 그라운드 전위가 인가된다. 각 그룹 모두, 동일하게 구성된다. 그리고 각 그룹에 양전위(Vdd)를 공급하는 각 배선은, 각각 당해 그룹용의 스위치(45)의 양단 중의 일방에 병렬로 접속되고, 스위치(45)의 양단 중의 타방은 병렬로 직류 전원(46)의 양극에 접속되어, 직류 전원(46)에 직렬로 전류계(48)가 접속된다. 또한 직류 전원(46)의 음극은 접지된다. 이러한 구성은, 스위치(45)의 ON / OFF를 전환함으로써, 그룹 단위로 양전위(Vdd)의 공급을 분리할 수 있다. 환언하면, 그룹마다 개별 블랭킹 기구(47)군의 검사가 가능해진다.
전류 측정(3) 공정(S122)으로서, 블랭킹 플레이트(204)(블랭킹 장치)에 탑재된 모든 개별 블랭킹 기구(47) 중, 측정 대상 그룹의 개별 블랭킹 기구(47)군을 측정 대상으로 하여, 그룹마다, 당해 그룹 내의 각 개별 블랭킹 기구(47)에 대하여 제어 회로(41)(제1 전위 인가부)로부터 양전위(Vdd)(제1 전위)가 제어 전극(24)(제1 전극)에 인가되고, 당해 그룹용의 제어 회로(43)(제2 전위 인가부)로부터 그라운드 전위(제2 전위)가 대향 전극(26)(제2 전극)에 인가되고, 다른 그룹 내의 각 개별 블랭킹 기구(47)에 대해서는 전류가 흐르지 않도록 제어된 상태에서, 당해 그룹 내의 각 개별 블랭킹 기구에 양전위(Vdd)와 그라운드 전위의 전압을 공급하는 직류 전원(46)으로부터 흐르는 전류값(제3 전류값)을 측정한다. 구체적으로는, 측정 대상 그룹 이외의 그룹에 대해서는 스위치(45)를 OFF(열림)로 하여, 측정 대상 그룹의 각 CMOS 인버터 회로(70)의 입력이 L 전위이고, 각 CMOS 인버터 회로(68)의 입력이 H 전위인 경우에 있어서의 전체 전류의 전류값(Itotal)을 전류계(48)로 측정한다.
판정(3) 공정(S124)으로서, 그룹마다, 측정된 전체 전류의 전류값(Itotal)(제3 전류값)이 0이 아닌 유한값인 경우에, 당해 그룹 내의 개별 블랭킹 기구(47)군 중 단락(쇼트)이 발생한 개별 블랭킹 기구(47)가 존재한다고 판정한다. 예를 들면, 측정 대상 그룹 내의 개별 블랭킹 기구(47)의 개수가 S' 개인 경우, S' 개의 개별 블랭킹 기구(47)가 단락되어 있을 경우, 전체 전류의 전류값(Itotal)은 이론상, S'ㆍVdd(R0 + R2) / R0R2라는 유한의 값이 된다. 또한 S' 개의 개별 블랭킹 기구(47) 중, n' 개의 개별 블랭킹 기구(47)가 단락되어 있을 경우, 전체 전류의 전류값(Itotal)은 이론상, n'ㆍVdd(R0 + R2) / R0R2라는 유한의 값이 된다. 따라서 유한값을 나타내면, 그룹 내에 단락(쇼트)이 발생한 개별 블랭킹 기구(47)가 존재하는 것을 알 수 있다. 단락(쇼트)이 발생한 개별 블랭킹 기구(47)가 존재하는 그룹에 대해서는, 묘화 장치(100)에 탑재했을 시에 빔이 시료(101)에 도달하지 않도록 대책을 강구하게 된다.
또한, 전체 전류의 전류값(Itotal)이 0인 경우에, 당해 그룹 내의 개별 블랭킹 기구(47)군은, 각각 이상이 없는 정상의 블랭킹 동작을 할 수 있는 상태(Normal)인지, 혹은 CMOS 인버터 회로(70)와 제어 전극(24) 간에 단선 등이 발생하여 CMOS 인버터 회로(70)와 제어 전극(24) 간이 부유 상태가 된 상태(전극선 Open)라고 판정된다. 판정 결과는 출력된다.
전류 측정(4) 공정(S126)으로서, 그룹마다, 당해 그룹 내의 각 개별 블랭킹 기구(47)에 대하여 제어 회로(41)(제1 전위 인가부)로부터 그라운드 전위(제2 전위)가 제어 전극(24)(제1 전극)에 인가되고, 당해 그룹용의 제어 회로(43)(제2 전위 인가부)로부터 그라운드 전위(제2 전위)가 대향 전극(26)(제2 전극)에 인가되고, 다른 그룹 내의 각 개별 블랭킹 기구에 대해서는 전류가 흐르지 않도록 제어된 상태에서 직류 전원(46)으로부터 흐르는 전류값(제4 전류값)을 측정한다. 구체적으로는, 측정 대상 그룹 이외의 그룹에 대해서는 스위치(45)를 OFF(열림)로 하여, 측정 대상 그룹의 각 CMOS 인버터 회로(70)의 입력이 H 전위이고, 각 CMOS 인버터 회로(68)의 입력이 H 전위인 경우에 있어서의 전체 전류의 전류값(Itotal)을 전류계(48)로 측정한다.
판정(4) 공정(S128)으로서, 그룹마다, 측정된 전류값(제4 전류값)이 유한값이며, 미리 설정된 임계치(제3 임계치)보다 작은 경우에 당해 그룹 내의 개별 블랭킹 기구(47)군 중 단선이 발생한 개별 블랭킹 기구(47)가 존재한다고 판정한다. 예를 들면, 측정 대상 그룹 내의 개별 블랭킹 기구(47)의 개수가 S' 개인 경우, S' 개의 개별 블랭킹 기구(47)가, 이상이 없는 정상의 블랭킹 동작을 할 수 있는 상태(Normal)인 경우, 전체 전류의 전류값(Itotal)은 이론상, S'ㆍVdd / R1이라는 유한의 값이 된다. 따라서 임계치를 미리 설정해 둔다. 예를 들면 임계치를 S'ㆍVdd / R1이라는 유한값으로 설정한다. 그리고 측정된 전류값(Itotal)이 이러한 임계치보다 작으면, 당해 그룹 내에 단선이 발생한 개별 블랭킹 기구(47)가 존재하는 것을 알 수 있다. 판정 결과는 출력된다.
이상의 전류 측정(3) 공정(S122)에서 판정(4) 공정(S128)에 의해, 쇼트가 발생하고 있는 그룹과, 단선이 발생하고 있는 그룹을 특정할 수 있다.
상술한 실시 형태 1에 의하면, 묘화 장치(100)에 블랭킹 플레이트(204)(블랭킹 장치)를 탑재하기 전의 단계에서, 블랭킹 플레이트(204) 내에, 단락(쇼트)이 발생한 개별 블랭킹 기구가 존재하는지 여부를 검사할 수 있다. 또한, 묘화 장치(100)에 블랭킹 플레이트(204)(블랭킹 장치)를 탑재하기 전의 단계에서, 블랭킹 플레이트(204) 내에, 제어 회로(41)와 제어 전극(24) 간의 단선이 발생하고 있는 개별 블랭킹 기구가 존재하는지 여부를 검사할 수 있다. 또한, 단락(쇼트)이 발생한 개별 블랭킹 기구 및 제어 회로(41)와 제어 전극(24) 간의 단선이 발생하고 있는 개별 블랭킹 기구에 대해서는, 그룹 단위로 특정할 수 있다.
묘화 장치(100)에 블랭킹 플레이트(204)를 탑재했을 시에, 제어 회로(41)와 제어 전극(24) 간의 단선에 대해서는, 제어 회로(43)(캔슬 회로)를 사용하여, 빔 OFF로 제어할 수 있다. 따라서 단선이 발생하고 있는 그룹을 특정할 수 있으면, 이러한 그룹 내의 개별 블랭킹 기구(47)군을 모두 빔 OFF로 제어함으로써 묘화 동작을 진행시킬 수 있다. 한편, 제어 전극(24)과 대향 전극(26)의 사이에 쇼트가 발생하고 있을 경우에는, 제어 회로(43)(캔슬 회로)를 사용하여, 빔 OFF로 제어하는 것은 곤란하다. 따라서, 쇼트가 발생하고 있는 그룹을 특정할 수 있으면, 이러한 그룹 내의 개별 블랭킹 기구(47)군으로부터 조사되는 빔을 차폐할 필요가 발생한다. 그 외, 제어 회로(41) 등의 이상에 의해 제어 전극(24)의 전위가 그라운드 전위로 고정되고, 제어 회로(41)에 의해 제어 불능이 된 경우에는, 제어 회로(43)(캔슬 회로)를 사용하여, 빔 OFF로 제어할 수 있다. 이하, 검사 완료된 블랭킹 플레이트(204)를 탑재한 묘화 장치(100)의 동작에 대하여 설명한다.
도 11은, 실시 형태 1에 있어서의 묘화 동작의 일례를 설명하기 위한 개념도이다. 도 11에 나타내는 바와 같이, 시료(101)의 묘화 영역(30)은, 예를 들면 y 방향을 향해 소정의 폭으로 직사각형 형상의 복수의 스트라이프 영역(32)으로 가상 분할된다. 이러한 각 스트라이프 영역(32)은 묘화 단위 영역이 된다. 우선, XY 스테이지(105)를 이동시켜, 첫번째의 스트라이프 영역(32)의 좌단, 혹은 더 좌측의 위치에 1 회의 멀티빔(20)의 조사로 조사 가능한 조사 영역(34)이 위치하도록 조정하여, 묘화가 개시된다. 첫번째의 스트라이프 영역(32)을 묘화할 시에는, XY 스테이지(105)를 예를 들면 -x 방향으로 이동시킴으로써, 상대적으로 x 방향으로 묘화를 진행시킨다. XY 스테이지(105)는 소정의 속도로 예를 들면 연속 이동시킨다. 첫번째의 스트라이프 영역(32)의 묘화 종료 후, 스테이지 위치를 -y 방향으로 이동시켜, 두번째의 스트라이프 영역(32)의 우단, 혹은 더 우측의 위치에 조사 영역(34)이 상대적으로 y 방향으로 위치하도록 조정하여, 이번에는 XY 스테이지(105)를 예를 들면 x 방향으로 이동시킴으로써, -x 방향을 향해 동일하게 묘화를 행한다. 세번째의 스트라이프 영역(32)에서는 x 방향을 향해 묘화하고, 네번째의 스트라이프 영역(32)에서는 -x 방향을 향해 묘화하는 것과 같이, 교호로 방향을 바꾸면서 묘화함으로써 묘화 시간을 단축할 수 있다. 단, 이러한 교호로 방향을 바꾸면서 묘화하는 경우에 한정되지 않고, 각 스트라이프 영역(32)을 묘화할 때, 동일 방향을 향해 묘화를 진행시키도록 해도 상관없다. 1 회의 샷으로는, 애퍼처 부재(203)의 각 홀(22)을 통과함으로써 형성된 멀티빔에 의해, 각 홀(22)과 동수의 복수의 샷 패턴이 한 번에 형성된다.
구체적으로는, 제어 계산기(110)가 기억 장치(140)로부터 묘화 데이터를 읽어내, 시료(101)의 묘화 영역, 혹은 묘화될 칩 영역이 메시 형상으로 가상 분할된 복수의 메시 영역의 메시 영역마다 그 내부에 배치되는 패턴의 면적 밀도를 산출한다. 예를 들면 우선, 시료(101)의 묘화 영역, 혹은 묘화될 칩 영역을 소정의 폭으로 직사각형 상의 스트라이프 영역으로 분할한다. 그리고 각 스트라이프 영역을 상술한 복수의 메시 영역으로 가상 분할한다. 메시 영역의 사이즈는, 예를 들면 빔 사이즈, 혹은 그 이하의 사이즈이면 적합하다. 예를 들면, 10 nm 정도의 사이즈로 하면 적합하다. 데이터 처리부(56)는, 예를 들면 스트라이프 영역마다 기억 장치(140)로부터 대응하는 묘화 데이터를 읽어내, 묘화 데이터 내에 정의된 복수의 도형 패턴을 메시 영역으로 할당한다. 그리고, 메시 영역마다 배치되는 도형 패턴의 면적 밀도를 산출하면 된다.
또한 제어 계산기(110)는, 소정의 사이즈의 메시 영역마다, 1 샷당 전자빔의 조사 시간(T)(샷 시간, 혹은 노광 시간이라고도 함. 이하, 동일함.)을 산출한다. 다중 묘화를 행할 경우에는, 각 계층에 있어서의 1 샷당 전자빔의 조사 시간(T)을 산출하면 된다. 기준이 되는 조사 시간(T)은, 산출된 패턴의 면적 밀도에 비례하여 구하면 적합하다. 또한 최종적으로 산출되는 조사 시간(T)은, 도시하지 않은 근접 효과, 포깅 효과, 로딩 효과 등의 치수 변동을 일으키는 현상에 대한 치수 변동분을 조사량에 의해 보정한 보정 후의 조사량에 상당하는 시간으로 하면 적합하다. 조사 시간(T)을 정의하는 복수의 메시 영역과 패턴의 면적 밀도를 정의한 복수의 메시 영역과는 동일 사이즈여도 되고, 상이한 사이즈로 구성되어도 상관없다. 상이한 사이즈로 구성되어 있을 경우에는, 선형 보간 등에 의해 면적 밀도를 보간한 후, 각 조사 시간(T)을 구하면 된다. 메시 영역마다의 조사 시간(T)은 조사 시간 맵에 정의되고, 조사 시간 맵이 예를 들면 기억 장치(142)에 저장된다.
또한 제어 계산기(110)는, 대응하는 빔의 조사 시간의 데이터를 예를 들면 10 비트의 디지털 데이터로 변환하여, 조사 시간 배열 데이터를 작성한다. 작성된 조사 시간 배열 데이터는 편향 제어 회로(130)에 출력한다.
편향 제어 회로(130)는, 샷마다, 각 제어 회로(41)에 조사 시간 배열 데이터를 출력한다.
그리고 묘화 공정으로서, 묘화 제어부(58)의 제어하에서, 묘화부(150)는 각 빔의 샷마다 해당하는 조사 시간의 묘화를 실시한다. 구체적으로는 이하와 같이 동작한다.
전자총(201)(방출부)으로부터 방출된 전자빔(200)은, 조명 렌즈(202)에 의해 거의 수직으로 애퍼처 부재(203) 전체를 조명한다. 애퍼처 부재(203)에는 직사각형의 복수의 홀(개구부)이 형성되고, 전자빔(200)은 모든 복수의 홀이 포함되는 영역을 조명한다. 복수의 홀의 위치에 조사된 전자빔(200)의 각 일부가, 이러한 애퍼처 부재(203)의 복수의 홀을 각각 통과함으로써, 예를 들면 직사각형 형상의 복수의 전자빔(멀티빔)(20a ~ 20e)이 형성된다. 이러한 멀티빔(20a ~ 20e)은 블랭킹 플레이트(204)의 각각 대응하는 블랭커(제1 편향기 : 개별 블랭킹 기구) 내를 통과한다. 이러한 블랭커는, 각각 개별로 통과하는 전자빔(20)을 편향한다(블랭킹 편향을 행한다).
블랭킹 플레이트(204)를 통과한 멀티빔(20a ~ 20e)은, 축소 렌즈(205)에 의해 축소되고, 제한 애퍼처 부재(206)에 형성된 중심의 홀을 향해 나아간다. 여기서, 블랭킹 플레이트(204)의 블랭커에 의해 편향된 전자빔(20)은, 제한 애퍼처 부재(206)(블랭킹 애퍼처 부재)의 중심의 홀로부터 위치가 벗어나, 제한 애퍼처 부재(206)에 의해 차폐된다. 한편, 블랭킹 플레이트(204)의 블랭커에 의해 편향되지 않았던 전자빔(20)은, 도 1에 나타내는 바와 같이 제한 애퍼처 부재(206)의 중심의 홀을 통과한다. 이러한 개별 블랭킹 기구의 ON / OFF에 의해 블랭킹 제어가 행해지고, 빔의 ON / OFF가 제어된다. 이와 같이, 제한 애퍼처 부재(206)는, 개별 블랭킹 기구에 의해 빔 OFF의 상태가 되도록 편향된 각 빔을 차폐한다. 그리고 빔 ON이 되고 나서 빔 OFF가 될 때까지 형성된, 제한 애퍼처 부재(206)를 통과한 빔에 의해, 1 회분의 샷의 빔이 형성된다. 제한 애퍼처 부재(206)를 통과한 멀티빔(20)은 대물 렌즈(207)에 의해 초점이 합쳐져, 원하는 축소율의 패턴상(像)이 되고, 편향기(208)에 의해, 제한 애퍼처 부재(206)를 통과한 각 빔(멀티빔(20) 전체)이 동일 방향으로 한꺼번에 편향되어, 각 빔의 시료(101) 상의 각각의 조사 위치에 조사된다. 또한 예를 들면 XY 스테이지(105)가 연속 이동하고 있을 때, 빔의 조사 위치가 XY 스테이지(105)의 이동에 추종하도록 편향기(208)에 의해 제어된다. XY 스테이지(105)의 위치는, 스테이지 위치 검출기(139)로부터 레이저를 XY 스테이지(105) 상의 미러(210)를 향해 조사하고, 그 반사광을 이용하여 측정된다. 한 번에 조사되는 멀티빔(20)은, 이상적으로는 애퍼처 부재(203)의 복수의 홀의 배열 피치에 상술한 원하는 축소율을 곱한 피치로 배열되게 된다. 묘화 장치(100)는, 샷 빔을 연속하여 순서대로 조사하는 래스터 스캔 방식으로 묘화 동작을 행하고, 원하는 패턴을 묘화할 때, 패턴에 따라 필요한 빔이 블랭킹 제어에 의해 빔 ON으로 제어된다.
여기서, 묘화 장치(100)에 탑재 전의 검사에 의해, 제어 회로(41)와 제어 전극(24) 간이 단선된 개별 블랭킹 기구(47)에 대해서는, CMOS 인버터 회로(68)의 입력을 H 전위로 한다. 이에 의해, 제어 회로(41)와 제어 전극(24) 간이 단선된 개별 블랭킹 기구(47)의 제어 전극(24)에는, 풀 업 저항(66)을 개재하여 양전위(Vdd)가 인가되고, 한편, 대향 전극(26)에는 제어 회로(43)로부터 그라운드 전위가 인가된다. 따라서, 전극 간의 전위차에 의해 통과하는 빔은 편향되고, 제한 애퍼처(206)에 의해 차폐되므로 빔 OFF로 할 수 있다.
한편, 제어 전극(24)과 대향 전극(26) 간이 쇼트되어 있는 개별 블랭킹 기구(47)를 포함하는 그룹에 대해서는, 예를 들면 상술한 일본공개특허공보 2013-128031호의 방법과 마찬가지로, 당해 그룹 내의 개별 블랭킹 기구(47)를 통과하는 빔군이 시료에 조사되기 전에 이러한 빔군의 바로 아래에 가동식의 차폐 부재를 이동시켜 강제적으로 차폐하면 된다.
또한, 실시 형태 1에 있어서의 블랭킹 플레이트(204)에서는, 제어 회로(43)(캔슬 회로)를 사용하여, 제어 전극(24)의 전위가 상시 그라운드 전위로 고정되는 것에 기인하는 빔 ON 고정의 상태를 빔 OFF로 제어할 수 있다. 구체적으로는, 제어 전극(24)의 전위가 상시 그라운드 전위로 고정된 경우에는, CMOS 인버터 회로(68)의 입력(IN)에 L 전위(액티브 전위)를 인가한다. 이에 의해, 대향 전극(26)의 전위는 실질적으로 양전위(Vdd)가 되므로, 대응빔을, 통상의 블랭킹 편향과 반대 방향이 되는 대향 전극(26)측에 편향하여, 제한 애퍼처 부재(206)에 조사시켜 빔 OFF로 할 수 있다. 환언하면, 제어 회로(43)(전위 변경부)는, 제어 전극(24)(제1 전극)의 전위가 그라운드 전위로 고정된 경우에, 그라운드 접속된 대향 전극(26)(제2 전극)의 전위를 그라운드 전위로부터 양전위로 변경한다. 이와 같이, 제어 회로(43)(전위 변경부) 내의 CMOS 인버터 회로(68)(제2 전위 인가부)는, 대향 전극(26)(제2 전극)에, 양전위를 포함하는 상이한 2 개의 전위(Vdd, 그라운드 전위)를 선택적으로 인가한다. 또한, 빔 ON 고정이 되는 개별 블랭킹 기구(47)를 포함하는 그룹에 대해서는, 각 CMOS 인버터 회로(70)의 입력을 H 전위로 하고, CMOS 인버터 회로(68)의 입력을 L 전위로 하면 된다. 이에 의해, 빔 ON 고정이 되는 개별 블랭킹 기구(47)의 제어 전극(24)에는, 원래 그라운드 전위가 인가되고, 당해 그룹 내의 정상적인 개별 블랭킹 기구(47)의 제어 전극(24)에는, 제어 회로(41)로부터 그라운드 전위가 인가된다. 한편 대향 전극(26)에는, 제어 회로(43)로부터 양전위(Vdd)가 인가된다. 따라서 전극 간의 전위차에 의해, 통과하는 빔은 편향 되고, 제한 애퍼처(206)에 의해 차폐되므로 빔 OFF로 할 수 있다.
또한, 실시 형태 1에서는, 불량 개별 블랭킹 기구를 포함하는 그룹을 묘화 처리에서 제외하고 있으므로, 이러한 그룹의 개별 블랭킹 기구(47)를 통과하는 빔으로 묘화 되었어야 할 조사 위치는 묘화되어 있지 않게 된다. 따라서 실시 형태 1에서는, 이러한 조사 위치를 정상의 개별 블랭킹 기구(47)에 의해 구성되는 그룹이 묘화하도록 추가 노광을 실시한다. 이에 의해, 일부의 그룹이 사용 불가여도 고정밀도의 묘화 처리를 실시할 수 있다.
이상의 같이 실시 형태 1에 의하면, 묘화 장치에 블랭킹 장치를 탑재하기 전의 단계에서, 블랭킹 장치 내에, 적어도 전극 간의 단락(쇼트) 혹은 전극선의 개방(오픈)이 발생한 개별 블랭킹 기구가 존재하는지 여부를 검사할 수 있다.
실시 형태 2.
실시 형태 1에서는, 제어 회로(41)와 제어 전극(24) 간의 단선 또는 제어 전극(24)이 그라운드 전위 고정이 된 경우에도 빔 OFF로 제어 가능한 구성의 일례에 대하여 설명했지만, 이에 한정되는 것은 아니다. 실시 형태 2에서는, 다른 일례에 대하여 설명한다. 또한, 묘화 장치(100)의 구성은 도 1과 같다. 또한 이하, 특히 설명하는 점 이외의 내용은 실시 형태 1과 같다.
도 12는, 실시 형태 2에 있어서의 개별 블랭킹 기구의 일례를 나타내는 도면이다. 도 12에 있어서, 보호 저항(69)의 배치 위치가, 대향 전극(26)측에서 제어 전극(24)측으로 변경된 이외에는 도 4와 같다. 즉 도 12에 있어서, 제어 전극(24)에는, 풀 업 저항(66)과 보호 저항(69)의 양 단자의 일방이 접속되고, 보호 저항(69)의 양 단자의 타방에는 제어 회로(41)의 출력 단자가 접속된다. 보호 저항(69)의 저항값은 충분히 작은 값으로 설정한다. 보호 저항(69)에 의해, 제어 전극(24)과 대향 전극(26)이 쇼트되었을 시에, 제어 회로(41)의 인버터 회로(70) 및 제어 회로(43)의 인버터 회로(68)를 보호할 수 있다. 보호 저항의 배치로서는 보다 중요한 인버터 회로(68)를 보호하는 목적에 있어서는, 실시 형태 1보다 적합하다. 보호 저항(69)은, 통상은 저항이 없는 회로에 삽입하고 있으므로(회로의 부유 용량(C)에 의한 시정수(τ = CR)를 작게 하기 위하여), 저항값은 가능한 한 낮은 것이 바람직하다. 풀 업 저항(66)과의 분압비를 고려하여, 보호 저항(69)의 저항값은, 예를 들면 수 100Ω 이하, 바람직하게는 수십 Ω 이하로 하면 적합하다. 한편 대향 전극(26)은, 풀 다운 저항(60)과 제어 회로(43)의 출력 단자가 접속된다. 이러한 구성에서는, 도 4의 개별 블랭킹 기구와는, 흐르는 전류의 이론값이 상이하다.
도 13은, 실시 형태 2에 있어서의 개별 블랭킹 기구에 흐르는 전류의 관계를 나타내는 도면이다. 도 13에 있어서, 풀 업 저항(66)의 저항값(R1), 풀 다운 저항(60)의 저항값(R2), 보호 저항(69)의 저항값(R0), 및 양전위(Vdd)를 이용하여, 개별 블랭킹 기구(47)에 흐르는 전류의 관계를 나타낸다. 도 13에서는, CMOS 인버터 회로(70)와 제어 전극(24) 간을 흐르는 전류(I1)의 절대값(｜I1｜)과, CMOS 인버터 회로(68)와 대향 전극(26) 간을 흐르는 전류(I2)의 절대값(｜I2｜)과, 전류계(48)를 흐르는 전체 전류의 전류값(Itotal)이 나타내져 있다. 도 13에서는, 개별 블랭킹 기구(47)에 이상이 없는 정상의 블랭킹 동작을 할 수 있는 상태(Normal)와, 제어 전극(24)과 대향 전극(26)의 사이가 단락(쇼트)된 상태(전극 간 Short)와, CMOS 인버터 회로(70)와 제어 전극(24) 간에 단선 등이 발생하여 CMOS 인버터 회로(70)와 제어 전극(24) 간이 부유 상태가 된 상태(전극선 Open)의 각 경우를 나타내고 있다. 또한 전극선 Open에서는, CMOS 인버터 회로(70)와 제어 전극(24) 간에 단선 등이 발생해도, 제어 전극(24)에는 풀 업 저항(66)이 접속되어 있으므로 제어 전극(24)에는 양전위(Vdd)가 인가된다. 따라서 실제로 제어 전극(24)이 부유 상태가 되는 것이 아닌 것은 말할 필요도 없다.
(1) 「Normal」 케이스에 대하여 설명한다.
(1-1) CMOS 인버터 회로(70)의 입력이 H 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 Vdd / (R0 + R1)이 된다. 전류(I2)의 절대값(｜I2｜)은 0이 된다. 전체 전류의 전류값(Itotal)은 Vdd / (R0 + R1)이 된다.
(1-2) CMOS 인버터 회로(70)의 입력이 H 전위이고, CMOS 인버터 회로(68)의 입력이 L 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 Vdd / (R0 + R1)이 된다. 전류(I2)의 절대값(｜I2｜)은 Vdd / R2가 된다. 전체 전류의 전류값(Itotal)은 Vdd / (R0 + R1) + Vdd / R2가 된다.
(1-3) CMOS 인버터 회로(70)의 입력이 L 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 0이 된다. 전류(I2)의 절대값(｜I2｜)은 0이 된다. 전체 전류의 전류값(Itotal)은 0이 된다.
(1-4) CMOS 인버터 회로(70)의 입력이 L 전위이고, CMOS 인버터 회로(68)의 입력이 L 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 0이 된다. 전류(I2)의 절대값(｜I2｜)은 Vdd / R2가 된다. 전체 전류의 전류값(Itotal)은 Vdd / R2가 된다.
(2) 「전극 간 Short」 케이스에 대하여 설명한다.
(2-1) CMOS 인버터 회로(70)의 입력이 H 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 0이 된다. 전류(I2)의 절대값(｜I2｜)은 Vdd / R1이 된다. 전체 전류의 전류값(Itotal)은 Vdd / R1이 된다.
(2-2) CMOS 인버터 회로(70)의 입력이 H 전위이고, CMOS 인버터 회로(68)의 입력이 L 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 Vdd / R1이 된다. 전류(I2)의 절대값(｜I2｜)은 Vdd / R2가 된다. 전체 전류의 전류값(Itotal)은 Vdd(R0 + R2) / R0R2가 된다.
(2-3) CMOS 인버터 회로(70)의 입력이 L 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 Vdd / R0가 된다. 전류(I2)의 절대값(｜I2｜)은 Vdd(R0 + R1) / R0R1이 된다. 전체 전류의 전류값(Itotal)은 Vdd(R0 + R2) / R0R2가 된다.
(2-4) CMOS 인버터 회로(70)의 입력이 L 전위이고, CMOS 인버터 회로(68)의 입력이 L 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 0이 된다. 전류(I2)의 절대값(｜I2｜)은 Vdd / R2가 된다. 전체 전류의 전류값(Itotal)은 Vdd / R2가 된다.
(3) 「전극선 Open」 케이스에 대하여 설명한다.
(3-1) CMOS 인버터 회로(70)의 입력이 H 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 0이 된다. 전류(I2)의 절대값(｜I2｜)은 0이 된다. 전체 전류의 전류값(Itotal)은 0이 된다.
(3-2) CMOS 인버터 회로(70)의 입력이 H 전위이고, CMOS 인버터 회로(68)의 입력이 L 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 0이 된다. 전류(I2)의 절대값(｜I2｜)은 Vdd / R2가 된다. 전체 전류의 전류값(Itotal)은 Vdd / R2가 된다.
(3-3) CMOS 인버터 회로(70)의 입력이 L 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 0이 된다. 전류(I2)의 절대값(｜I2｜)은 0이 된다. 전체 전류의 전류값(Itotal)은 0이 된다.
(3-4) CMOS 인버터 회로(70)의 입력이 L 전위이고, CMOS 인버터 회로(68)의 입력이 L 전위인 경우, 전류(I1)의 절대값(｜I1｜)은 0이 된다. 전류(I2)의 절대값(｜I2｜)은 Vdd / R2가 된다. 전체 전류의 전류값(Itotal)은 Vdd / R2가 된다.
따라서, CMOS 인버터 회로(70)의 입력이 L 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전체 전류의 전류값(Itotal)이 0이면, 측정 대상의 개별 블랭킹 기구(47)는, 이상이 없는 정상의 블랭킹 동작을 할 수 있는 상태(Normal)인지, 혹은 CMOS 인버터 회로(70)와 제어 전극(24) 간에 단선 등이 발생하여 CMOS 인버터 회로(70)와 제어 전극(24) 간이 부유 상태가 된 상태(전극선 Open)인지 알 수 있다. 한편, 전체 전류의 전류값(Itotal)이 0이 아닌, 유한의 값(Vdd(R0 + R1) / R0R1 + 측정 오차)이면, 측정 대상의 개별 블랭킹 기구(47)는, 제어 전극(24)과 대향 전극(26)의 사이가 단락(쇼트)된 상태(전극 간 Short)인 것을 알 수 있다.
CMOS 인버터 회로(70)의 입력이 L 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전체 전류의 전류값(Itotal)이 0이며, 또한 CMOS 인버터 회로(70)의 입력이 H 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전체 전류의 전류값(Itotal)이 0이 아닌, 유한의 값(Vdd / (R0 + R1) + 측정 오차)이면, 측정 대상의 개별 블랭킹 기구(47)는, 이상이 없는 정상의 블랭킹 동작을 할 수 있는 상태(Normal)인 것을 알 수 있다. 한편, CMOS 인버터 회로(70)의 입력이 L 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전체 전류의 전류값(Itotal)이 0이며, 또한 CMOS 인버터 회로(70)의 입력이 H 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전체 전류의 전류값(Itotal)이 0이면, 측정 대상의 개별 블랭킹 기구(47)는, 제어 전극(24)이 부유 상태가 된 상태(전극선 Open)인 것을 알 수 있다.
또한, 복수의 개별 블랭킹 기구(47)에 대하여 동시에 상기 조작을 행했을 경우, 이하와 같이 된다. 이러한 경우, 전체 전류의 전류값(Itotal)은 측정 대상의 복수의 개별 블랭킹 기구(47)의 합성값이 된다.
각 CMOS 인버터 회로(70)의 입력이 L 전위이고, 각 CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전체 전류의 전류값(Itotal)이 0이면, 측정 대상의 복수의 개별 블랭킹 기구(47)는, 이상이 없는 정상의 블랭킹 동작을 할 수 있는 상태(Normal)인지, 혹은 CMOS 인버터 회로(70)와 제어 전극(24) 간에 단선 등이 발생하여 CMOS 인버터 회로(70)와 제어 전극(24) 간이 부유 상태가 된 상태(전극선 Open)인지 알 수 있다. 한편, 전체 전류의 전류값(Itotal)이 0이 아닌, 유한의 값(nㆍVdd(R0 + R1) / R0R1 + 측정 오차)이면, 측정 대상의 복수의 개별 블랭킹 기구(47) 중 n 개의 개별 블랭킹 기구(47)는, 제어 전극(24)과 대향 전극(26)의 사이가 단락(쇼트)된 상태(전극 간 Short)인 것을 알 수 있다.
CMOS 인버터 회로(70)의 입력이 L 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전체 전류의 전류값(Itotal)이 0이며, 또한 CMOS 인버터 회로(70)의 입력이 H 전위이고, CMOS 인버터 회로(68)의 입력이 H 전위인 경우, 전체 전류의 전류값(Itotal)이 0이 아닌, 유한의 값(mㆍVdd / (R0 + R1) + 측정 오차)이면, 측정 대상의 복수의 개별 블랭킹 기구(47)(S 개의 개별 블랭킹 기구(47)) 중 m 개의 개별 블랭킹 기구(47)는, 이상이 없는 정상의 블랭킹 동작을 할 수 있는 상태(Normal)인 것을 알 수 있다. 그리고 나머지의 (S - m) 개의 개별 블랭킹 기구(47)는, CMOS 인버터 회로(70)와 제어 전극(24) 간에 단선 등이 발생하여 CMOS 인버터 회로(70)와 제어 전극(24) 간이 부유 상태가 된 상태(전극선 Open)인 것을 알 수 있다.
따라서 실시 형태 2에서는, 실시 형태 1과 마찬가지로, 이러한 전체 전류의 전류값(Itotal)을 측정하여 결과를 판정함으로써, 블랭킹 플레이트(204)의 검사를 행한다. 실시 형태 1과 동일하게, 각각의 판정 결과는 출력된다. 실시 형태 2의 검사 방법을 이용함으로써, 블랭킹 플레이트(204)(블랭킹 장치)를 묘화 장치(100)에 탑재하기 전의 단계에서, 블랭킹 플레이트(204)의 검사가 가능해진다.
실시 형태 2에 있어서의 멀티빔의 블랭킹 장치의 검사 방법은, 도 6과 같다.
또한, 판정(1) 공정(S104)에 있어서, 예를 들면 블랭킹 플레이트(204)(블랭킹 장치)에 탑재된 개별 블랭킹 기구(47)의 개수가 S 개인 경우, S 개의 개별 블랭킹 기구(47)가 단락되어 있을 경우, 전체 전류의 전류값(Itotal)은 이론상, SㆍVdd(R0 + R1) / R0R1이라는 유한의 값이 된다. 또한 S 개의 개별 블랭킹 기구(47) 중, n 개의 개별 블랭킹 기구(47)가 단락되어 있을 경우, 전체 전류의 전류값(Itotal)은 이론상, nㆍVdd(R0 + R1) / R0R1이라는 유한의 값이 된다. 그러나 실제로는 측정 오차가 포함되므로, 이론값으로 측정하는 것은 곤란하다. 따라서 실시 형태 2에서는, 블랭킹 플레이트(204)에 발생하는 단락(쇼트) 수의 허용값(a)을 미리 설정한다. 그리고 이러한 허용값(a)을 사용하여 임계치를 미리 설정해 둔다. 예를 들면 임계치를 aㆍVdd(R0 + R1) / R0R1이라는 유한값으로 설정한다. 그리고 측정된 전류값(Itotal)이 이러한 임계치 이하의 0이 아닌 유한값이면, 단락(쇼트)이 발생한 허용값 내의 개수의 개별 블랭킹 기구(47)가 존재한다고 판정한다. 측정된 전류값(Itotal)이 이러한 임계치를 초과할 경우에는, 당해 블랭킹 플레이트(204)는 사용 불가로 판정된다.
또한, 전체 전류의 전류값(Itotal)이 0인 경우에, 블랭킹 플레이트(204)(블랭킹 장치)에 탑재된 모든 개별 블랭킹 기구(47)(복수의 개별 블랭킹 기구(47))는, 각각 이상이 없는 정상의 블랭킹 동작을 할 수 있는 상태(Normal)인지, 혹은 CMOS 인버터 회로(70)와 제어 전극(24) 간에 단선 등이 발생하여 CMOS 인버터 회로(70)와 제어 전극(24) 간이 부유 상태가 된 상태(전극선 Open)라고 판정되는 점은 실시 형태 1과 같다. 판정 결과는 출력된다.
판정(2) 공정(S108)에 있어서, 예를 들면 블랭킹 플레이트(204)(블랭킹 장치)에 탑재된 개별 블랭킹 기구(47)의 개수가 S 개인 경우, S 개의 개별 블랭킹 기구(47)가, 이상이 없는 정상의 블랭킹 동작을 할 수 있는 상태(Normal)인 경우, 전체 전류의 전류값(Itotal)은 이론상, SㆍVdd / (R0 + R1)이라는 유한의 값이 된다. 또한 S 개의 개별 블랭킹 기구(47) 중, m 개의 개별 블랭킹 기구(47)가, 이상이 없는 정상의 블랭킹 동작을 할 수 있는 상태(Normal)인 경우, 전체 전류의 전류값(Itotal)은 이론상, mㆍVdd / (R0 + R1)이라는 유한의 값이 된다. 그러나 실제로는 측정 오차가 포함되므로, 이론값으로 측정하는 것은 곤란하다. 따라서 실시 형태 2에서는, 블랭킹 플레이트(204)에 발생하는 단선이 발생한 개별 블랭킹 기구(47)의 허용수(b)를 미리 설정한다. 그리고 이러한 허용수(b)를 사용하여 임계치를 미리 설정해 둔다. 예를 들면 임계치를 (S - b)ㆍVdd / (R0 + R1)이라는 유한값으로 설정한다. 그리고 측정된 전류값(Itotal)이 이러한 임계치보다 작으면, 이상이 없는 정상의 블랭킹 동작을 할 수 있는 상태(Normal)의 개별 블랭킹 기구(47)의 수가 부족한, 환언하면 블랭킹 플레이트(204)(블랭킹 장치)에 탑재된 모든 개별 블랭킹 기구(47)(복수의 개별 블랭킹 기구(47)) 중 단선이 발생한 미리 설정된 허용수(b)(제1 허용수)를 초과하는 개별 블랭킹 기구(47)가 존재한다고 판정한다. 판정 결과는 출력된다.
또한 판정(3) 공정(S124)에 있어서, 예를 들면 측정 대상 그룹 내의 개별 블랭킹 기구(47)의 개수가 S' 개인 경우, S' 개의 개별 블랭킹 기구(47)가 단락되어 있을 경우, 전체 전류의 전류값(Itotal)은 이론상, S'ㆍVdd(R0 + R1) / R0R1이라는 유한의 값이 된다. 또한, S' 개의 개별 블랭킹 기구(47) 중, n' 개의 개별 블랭킹 기구(47)가 단락되어 있을 경우, 전체 전류의 전류값(Itotal)은 이론상, n'ㆍVdd(R0 + R1) / R0R1이라는 유한의 값이 된다. 따라서 유한값을 나타내면, 그룹 내에 단락(쇼트)이 발생한 개별 블랭킹 기구(47)가 존재하는 것을 알 수 있다. 단락(쇼트)이 발생한 개별 블랭킹 기구(47)가 존재하는 그룹에 대해서는, 묘화 장치(100)에 탑재했을 때에 빔이 시료(101)에 도달하지 않도록 대책을 강구하게 된다. 판정 결과는 출력된다.
또한 판정(4) 공정(S128)에 있어서, 예를 들면 측정 대상 그룹 내의 개별 블랭킹 기구(47)의 개수가 S' 개인 경우, S' 개의 개별 블랭킹 기구(47)가, 이상이 없는 정상의 블랭킹 동작을 할 수 있는 상태(Normal)인 경우, 전체 전류의 전류값(Itotal)은 이론상, S'ㆍVdd / (R0 + R1)이라는 유한의 값이 된다. 따라서 임계치를 미리 설정해 둔다. 예를 들면 임계치를 S'ㆍVdd / (R0 + R1)이라는 유한값으로 설정한다. 그리고 측정된 전류값(Itotal)이 이러한 임계치보다 작으면, 당해 그룹 내에 단선이 발생한 개별 블랭킹 기구(47)가 존재하는 것을 알 수 있다. 판정 결과는 출력된다.
이상의 같이, 실시 형태 2에 의하면, 실시 형태 1과 마찬가지로, 묘화 장치(100)에 블랭킹 플레이트(204)(블랭킹 장치)를 탑재하기 전의 단계에서, 블랭킹 플레이트(204) 내에, 단락(쇼트)이 발생한 개별 블랭킹 기구가 존재하는지 여부를 검사할 수 있다. 또한, 묘화 장치(100)에 블랭킹 플레이트(204)(블랭킹 장치)를 탑재하기 전의 단계에서, 블랭킹 플레이트(204) 내에, 제어 회로(41)와 제어 전극(24) 간의 단선이 발생하고 있는 개별 블랭킹 기구가 존재하는지 여부를 검사할 수 있다. 또한, 단락(쇼트)이 발생한 개별 블랭킹 기구 및 제어 회로(41)와 제어 전극(24) 간의 단선이 발생하고 있는 개별 블랭킹 기구에 대해서는, 그룹 단위로 특정할 수 있다.
이상, 구체적인 예를 참조하여 실시 형태에 대하여 설명했다. 그러나 본 발명은, 이들의 구체적인 예에 한정되는 것은 아니다. 상술한 예에서는, 각 제어 회로(41)의 제어용으로 10 비트의 제어 신호가 입력되는 경우를 나타냈지만, 비트 수는 적절히 설정하면 된다. 예를 들면 2 비트, 혹은 3 비트 ~ 9 비트의 제어 신호를 이용해도 된다. 또한, 11 비트 이상의 제어 신호를 이용해도 된다.
또한 장치 구성 또는 제어 방법 등, 본 발명의 설명에 직접 필요로 하지 않는 부분 등에 대해서는 기재를 생략했지만, 필요로 하게 되는 장치 구성 또는 제어 방법을 적절히 선택하여 이용할 수 있다. 예를 들면 묘화 장치(100)를 제어하는 제어부 구성에 대하여는 기재를 생략했지만, 필요로 하게 되는 제어부 구성을 적절히 선택하여 이용하는 것은 말할 필요도 없다.
그 외, 본 발명의 요소를 구비하고, 당업자가 적절히 설계 변경할 수 있는 모든 멀티 하전 입자빔의 블랭킹 장치, 멀티 하전 입자빔 묘화 장치, 및 멀티 하전 입자빔의 블랭킹 장치의 검사 방법은, 본 발명의 범위에 포함된다.
본 발명의 몇 가지 실시 형태를 설명했지만, 이들의 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규 실시 형태는, 그 외의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서, 각종 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태 또는 그 변형은, 발명의 범위 또는 요지에 포함되고 또한, 특허 청구의 범위에 기재된 발명과 그 균등의 범위에 포함된다.

Claims (5)

  1. 블랭킹 장치의 불량 개별 블랭킹 기구를 검사하는 블랭킹 장치의 검사 방법으로서,
    상기 블랭킹 장치는 어레이 배치되고, 각각 멀티 하전 입자빔의 대응빔의 블랭킹 제어를 행하는 복수의 개별 블랭킹 기구 및 적어도 하나의 제2 전위 인가부를 포함하고,
    상기 복수의 개별 블랭킹 기구 각각은
    제1과 제2 전위를 선택적으로 인가 가능한 제1 전위 인가부와,
    상기 제1 전위가 인가되는 제1 저항과,
    상기 제1 전위 인가부로부터 상기 제1과 제2 전위가 선택적으로 인가되고, 또한 상기 제1 저항이 접속된 제1 전극과,
    상기 제2 전위가 인가되는 제2 저항과,
    상기 제2 저항이 접속되고, 또한 배선을 개재하여 상기 제1과 제2 전위가 선택적으로 인가되는 제2 전극과,
    상기 제1 전위 인가부와 상기 제1 전극의 사이, 혹은 상기 배선 중에 직렬로 접속 된 제3 저항,
    을 구비하고,
    상기 적어도 하나의 제2 전위 인가부는 상기 복수의 개별 블랭킹 기구의 제2 전극에, 상기 제1과 제2 전위를 선택적으로 인가 가능하고,
    상기 블랭킹 장치를 이용하여,
    각 개별 블랭킹 기구에 대하여 상기 제1 전위 인가부로부터 상기 제1 전위가 상기 제1 전극에 인가되고, 상기 적어도 1 개의 제2 전위 인가부 중 대응하는 제2 전위 인가부로부터 상기 제2 전위가 상기 제2 전극에 인가된 상태에서, 각 개별 블랭킹 기구에 상기 제1과 제2 전위차의 전압을 공급하는 전원으로부터 흐르는 제1 전류값을 측정하고,
    측정된 제1 전류값이 유한값이며, 미리 설정된 제1 임계치 이하인 경우에, 상기 복수의 개별 블랭킹 기구 중 단락이 발생한 개별 블랭킹 기구가 존재한다고 판정하고, 결과를 출력하는 것을 특징으로 하는 멀티 하전 입자빔의 블랭킹 장치의 검사 방법.
  2. 제1항에 있어서,
    상기 각 개별 블랭킹 기구에 대하여 상기 제1 전위 인가부로부터 상기 제2 전위가 상기 제1 전극에 인가되고, 상기 대응하는 제2 전위 인가부로부터 상기 제2 전위가 상기 제2 전극에 인가된 상태에서 상기 전원으로부터 흐르는 제2 전류값을 측정하고,
    측정된 제2 전류값이 유한값이며, 미리 설정된 제2 임계치보다 작은 경우에, 상기 복수의 개별 블랭킹 기구 중 단선이 발생한 미리 설정된 제1 허용수를 초과하는 개별 블랭킹 기구가 존재한다고 판정하고, 결과를 출력하는 것을 특징으로 하는 검사 방법.
  3. 제2항에 있어서,
    측정된 제2 전류값이, 상기 제2 임계치 이상인 경우에 상기 블랭킹 장치가 사용 가능하다고 판정하고, 결과를 출력하는 것을 특징으로 하는 검사 방법.
  4. 제1항에 있어서,
    상기 복수의 개별 블랭킹 기구를 개별 블랭킹 기구군마다 복수의 그룹으로 그룹화하고,
    그룹마다, 당해 그룹 내의 각 개별 블랭킹 기구에 대하여 상기 제1 전위 인가부로부터 상기 제1 전위가 상기 제1 전극에 인가되고, 상기 대응하는 제2 전위 인가부로부터 상기 제2 전위가 상기 제2 전극에 인가되고, 다른 그룹 내의 각 개별 블랭킹 기구에 대해서는 전류가 흐르지 않도록 제어된 상태에서, 각 개별 블랭킹 기구에 상기 제1과 제2 전위차의 전압을 공급하는 전원으로부터 흐르는 제3 전류값을 측정하고,
    그룹마다, 측정된 제3 전류값이 유한값인 경우에, 당해 그룹 내의 개별 블랭킹 기구군 중 단락이 발생한 개별 블랭킹 기구가 존재한다고 판정하고, 결과를 출력하는 것을 특징으로 하는 검사 방법.
  5. 제4항에 있어서,
    그룹마다, 당해 그룹 내의 각 개별 블랭킹 기구에 대하여 상기 제1 전위 인가부로부터 상기 제2 전위가 상기 제1 전극에 인가되고, 상기 대응하는 제2 전위 인가부로부터 상기 제2 전위가 상기 제2 전극에 인가되고, 다른 그룹 내의 각 개별 블랭킹 기구에 대해서는 전류가 흐르지 않도록 제어된 상태에서 상기 전원으로부터 흐르는 제4 전류값을 측정하고,
    그룹마다, 측정된 제4 전류값이 유한값이며, 미리 설정된 제3 임계치보다 작은 경우에 당해 그룹 내의 개별 블랭킹 기구군 중 단선이 발생한 개별 블랭킹 기구가 존재한다고 판정하고, 결과를 출력하는 것을 특징으로 하는 검사 방법.
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