JP6590591B2 - マルチ荷電粒子ビームのブランキング装置の検査方法 - Google Patents

Description

本発明は、マルチ荷電粒子ビームのブランキング装置の検査方法に係り、例えば、マルチビーム描画装置に搭載される予定のブランキング装置の検査方法に関する。

半導体デバイスの微細化の進展を担うリソグラフィ技術は半導体製造プロセスのなかでも唯一パターンを生成する極めて重要なプロセスである。近年、ＬＳＩの高集積化に伴い、半導体デバイスに要求される回路線幅は年々微細化されてきている。ここで、電子線（電子ビーム）描画技術は本質的に優れた解像性を有しており、フォトマスク用ブランクス等へ電子線を使って描画することが行われている。

例えば、マルチビームを使った描画装置がある。１本の電子ビームで描画する場合に比べて、マルチビームを用いることで一度に多くのビームを照射できるのでスループットを大幅に向上させることができる。かかるマルチビーム方式の描画装置では、例えば、電子銃から放出された電子ビームを複数の穴を持ったマスクに通してマルチビームを形成し、各々、ブランキング制御され、遮蔽されなかった各ビームが光学系で縮小され、偏向器で偏向され試料上の所望の位置へと照射される。

ここで、マルチビーム描画では、個々のビームの照射量を照射時間により個別に制御する。かかる各ビームの照射量を高精度に制御するためには、ビームのＯＮ／ＯＦＦを行うブランキング制御を高速で行う必要がある。マルチビーム方式の描画装置では、マルチビームの各ブランカーを配置したブランキングプレートに各ビーム用のブランキング制御回路を搭載する。

ここで、マルチビームの各ブランカーは、対向する２つの電極によって構成され、一方の制御用電極にブランキング制御用の電圧が印加され、他方の対向電極はグランド接続されている。ブランキング制御は、グランド接続された対向電極に対して、制御用電極に正電位が印加されることによりビームを制御用電極側に偏向して、その下方に設置されたブランキングアパーチャ部材の制限開口を通過させないようにすることでビームＯＦＦ状態を形成する。例えば、ｎ×ｎ個のビームによってマルチビームが構成される場合、ｎ×ｎ個の電極の組とその制御回路がブランキング装置にアレイ配置されることになる。例えば、５１２×５１２個の電極の組とその制御回路がアレイ配置されたブランキング装置において、電極の組とその制御回路による構成の不良率が０．０４％程度存在するとの報告がなされている。不良の１つとして、何らかの異常により電極間が短絡（ショート）している場合がある。かかる場合、ビームのＯＮ／ＯＦＦ制御ができず、ブランキング制御機能が果たせないといった問題があった。また、不良の他の１つとして、何らかの異常により制御回路と制御電極間が断線（オープン）等により電極が浮遊状態となってしまう場合がある。かかる場合、ビームのＯＮ／ＯＦＦ制御ができず、ブランキング制御機能が果たせないといった問題があった。かかる電極の組とその制御回路による構成の不良は、従来、実際に描画装置にブランキング装置を搭載して、マルチビームの各ビームを照射してみないとビームの制御状態を確認することが困難であった。仮に描画装置にブランキング装置を搭載して検査する場合でも、ビーム本数が膨大な数であるため検査に時間がかかってしまう。さらに、描画装置に搭載した後にブランキング装置が使用不可であることがわかった場合、さらに、交換作業等の手間も生じてしまう。

従来、その他の不良としてビームＯＮに固定されて制御不能になってしまうといった問題があった。かかる不良により不良ビームを含むビーム群が試料に照射される前にかかるビーム群の直下に可動式の遮蔽部材を移動させて強制的に遮蔽してしまうといった手法も検討されている（例えば、特許文献１参照）。

しかしながら、従来、描画装置にブランキング装置を搭載する前の段階でビーム不良が生じる機構なのかどうかを検査する有効な手法は確立されていなかった。

特開２０１３−１２８０３１号公報

そこで、本発明の一態様は、描画装置にブランキング装置を搭載する前の段階でのブランキング装置を検査可能な方法を提供する。

本発明の一態様のマルチ荷電粒子ビームのブランキング装置の検査方法は、
ブランキング装置の不良個別ブランキング機構を検査するブランキング装置の検査方法であって、
第１と第２の電位を選択的に印加可能な第１の電位印加部と、
第１の電位が印加される第１の抵抗と、
第１の電位印加部から第１と第２の電位が選択的に印加されると共に、第１の抵抗が接続された第１の電極と、
第２の電位が印加される第２の抵抗と、
第２の抵抗が接続されると共に、配線を介して第１と第２の電位が選択的に印加される第２の電極と、
第１の電位印加部と第１の電極との間、若しくはかかる配線中に直列に接続された第３の抵抗と、
をそれぞれ備えた、アレイ配置され、マルチ荷電粒子ビームの対応ビームのブランキング制御を行う複数の個別ブランキング機構と、
複数の個別ブランキング機構の第２の電極に、第１と第２の電位を選択的に印加可能な少なくとも１つの第２の電位印加部と、
が搭載されたブランキング装置を用いて、各個別ブランキング機構について第１の電位印加部から第１の電位が第１の電極に印加され、少なくとも１つの第２の電位印加部のうち対応する第２の電位印加部から第２の電位が第２の電極に印加された状態で、各個別ブランキング機構へ第１と第２の電位差の電圧を供給する電源から流れる第１の電流値を測定する工程と、
測定された第１の電流値が有限値であり、予め設定された第１の閾値以下の場合に、複数の個別ブランキング機構のうち短絡が生じた個別ブランキング機構が存在すると判定し、結果を出力する工程と、
を備えたことを特徴とする。

本発明の一態様によれば、描画装置にブランキング装置を搭載する前の段階で、ブランキング装置内に、少なくとも電極間の短絡（ショート）もしくは電極線の開放（オープン）が生じた個別ブランキング機構が存在するかどうかを検査できる。

実施の形態１における描画装置の構成を示す概念図である。 実施の形態１におけるアパーチャ部材の構成を示す概念図である。 実施の形態１におけるブランキングプレートの構成を示す断面図である。 実施の形態１における個別ブランキング機構の一例を示す図である。 実施の形態１における個別ブランキング機構に流れる電流の関係を示す図である。 実施の形態１におけるマルチビームのブランキング装置の検査方法の要部工程を示すフローチャート図である。 実施の形態１におけるグループ化の仕方の一例を示す図である。 実施の形態１におけるグループ化の仕方の他の一例を示す図である。 実施の形態１におけるグループ化の仕方の他の一例を示す図である。 実施の形態１における複数の個別ブランキング機構に１つのキャンセル回路が配置された構成の一例を示す図である。 実施の形態１における描画動作の一例を説明するための概念図である。 実施の形態２における個別ブランキング機構の一例を示す図である。 実施の形態２における個別ブランキング機構に流れる電流の関係を示す図である。

以下、実施の形態では、荷電粒子ビームの一例として、電子ビームを用いた構成について説明する。但し、荷電粒子ビームは、電子ビームに限るものではなく、イオンビーム等の荷電粒子を用いたビームでも構わない。複数の荷電粒子ビームによって構成されるマルチ荷電粒子ビームについは、以下、マルチビームと示す。

実施の形態１．
図１は、実施の形態１における描画装置の構成を示す概念図である。図１において、描画装置１００は、描画部１５０と制御部１６０を備えている。描画装置１００は、マルチ荷電粒子ビーム描画装置の一例である。描画部１５０は、電子鏡筒１０２と描画室１０３を備えている。電子鏡筒１０２内には、電子銃２０１、照明レンズ２０２、アパーチャ部材２０３、ブランキングプレート２０４、縮小レンズ２０５、制限アパーチャ部材２０６、対物レンズ２０７、及び偏向器２０８が配置されている。描画室１０３内には、ＸＹステージ１０５が配置される。ＸＹステージ１０５上には、ファラディーカップ１０６が配置される。また、ＸＹステージ１０５上には、描画時には描画対象基板となるマスクブランクス等の試料１０１が配置される。試料１０１には、半導体装置を製造する際の露光用マスク、或いは、半導体装置が製造される半導体基板（シリコンウェハ）等が含まれる。試料１０１には、レジストが塗布されている。ＸＹステージ１０５上には、さらに、ＸＹステージ１０５の位置測定用のミラー２１０が配置される。位置測定には通常Ｈｅ−Ｎｅガスレーザー（波長６３３ｎｍ）が用いられる。

制御部１６０は、制御計算機１１０、メモリ１１２、偏向制御回路１３０、ステージ位置検出器１３９及び磁気ディスク装置等の記憶装置１４０，１４２を有している。制御計算機１１０、メモリ１１２、偏向制御回路１３０、ステージ位置検出器１３９及び記憶装置１４０，１４２は、図示しないバスを介して互いに接続されている。記憶装置１４０（記憶部）には、描画データが外部から入力され、格納されている。

制御計算機１１０に入出力される情報および演算中の情報はメモリ１１２にその都度格納される。

ここで、図１では、実施の形態１を説明する上で必要な構成を記載している。描画装置１００にとって、通常、必要なその他の構成を備えていても構わない。

図２は、実施の形態１におけるアパーチャ部材の構成を示す概念図である。図２（ａ）において、アパーチャ部材２０３には、縦（ｙ方向）ｍ列×横（ｘ方向）ｎ列（ｍ，ｎ≧２）の穴（開口部）２２が所定の配列ピッチでマトリクス状に形成されている。図２（ａ）では、例えば、５１２×８列の穴２２が形成される。各穴２２は、共に同じ寸法形状の矩形で形成される。或いは、同じ外径の円形であっても構わない。ここでは、ｙ方向の各列について、ｘ方向にＡからＨまでの８つの穴２２がそれぞれ形成される例が示されている。これらの複数の穴２２をアパーチャ部材２０３で成形された電子ビーム２００の一部がそれぞれ通過することで、マルチビーム２０が形成されることになる。ここでは、縦横（ｘ，ｙ方向）が共に２列以上の穴２２が配置された例を示したが、これに限るものではない。例えば、縦横（ｘ，ｙ方向）どちらか一方が複数列で他方は１列だけであっても構わない。また、穴２２の配列の仕方は、図２（ａ）のように、縦横が格子状に配置される場合に限るものではない。図２（ｂ）に示すように、例えば、縦方向（ｙ方向）１段目の列と、２段目の列の穴同士が、横方向（ｘ方向）に寸法ａだけずれて配置されてもよい。同様に、縦方向（ｙ方向）２段目の列と、３段目の列の穴同士が、横方向（ｘ方向）に寸法ｂだけずれて配置されてもよい。

図３は、実施の形態１におけるブランキングプレートの構成を示す断面図である。図３において、制御電極２４と対向電極２６と制御回路４１，４３の位置関係は一致させて記載していない。ブランキングプレート２０４は、図３に示すように、支持台３３上にシリコン等からなる半導体基板３１が配置される。基板３１の中央部は、例えば裏面側から削られ、薄い膜厚ｈのメンブレン領域３０（第１の領域）に加工されている。メンブレン領域３０を取り囲む周囲は、厚い膜厚Ｈの外周領域３２（第２の領域）となる。メンブレン領域３０の上面と外周領域３２の上面とは、同じ高さ位置、或いは、実質的に高さ位置になるように形成される。基板３１は、外周領域３２の裏面で支持台３３上に保持される。支持台３３の中央部は開口しており、メンブレン領域３０の位置は、支持台３３の開口した領域に位置している。

メンブレン領域３０には、図２に示したアパーチャ部材２０３の各穴２２に対応する位置にマルチビームのそれぞれビームの通過用の通過孔２５（開口部）が開口される。そして、メンブレン領域３０上には、図３に示すように、各通過孔２５の近傍位置に該当する通過孔２５を挟んでブランキング偏向用の制御電極２４と対向電極２６の組（ブランカー：ブランキング偏向器）がそれぞれ配置される。また、メンブレン領域３０上の各通過孔２５の近傍には、各通過孔２５用の制御電極２４に偏向電圧を印加する制御回路４１（ロジック回路）が配置される。各ビーム用の対向電極２６は、後述するようにプルダウン抵抗を介して接地（グランド接続）される。また、各ビーム用の対向電極２６は、かかるプルダウン抵抗と並列に制御回路４３（ロジック回路：キャンセル回路）に接続される。また、ブランキングプレート上の各ビーム用の対向電極２６は、複数の対向電極２６毎にグループ化し、グループ毎に１つの制御回路４３に接続されると好適である。但し、これに限るものではない。対向電極２６毎に１つの制御回路４３に接続されるように構成してもよい。

また、各制御回路４１は、制御信号用の複数の配線が接続される。各制御回路４１は、制御用の配線の他、クロック信号線および電源用の配線が接続される。クロック信号線および電源用の配線は制御信号用の配線の一部の配線を流用しても構わない。マルチビームを構成するそれぞれのビーム毎に、制御電極２４と対向電極２６と制御回路４１とによる個別ブランキング機構４７が構成される。また、図４の例では、制御電極２４と対向電極２６と制御回路４１とが基板３１の膜厚が薄いメンブレン領域３０に配置され、制御回路４３（キャンセル回路）が基板３１の膜厚が厚い外周領域３２に配置される。但し、これに限るものではない。制御回路４３も基板３１の膜厚が薄いメンブレン領域３０に配置されても構わない。同様に、制御回路４１は必ずしもメンブレン領域３０内に設置される必要はなく、外周領域３２に設置されていても構わない。

各通過孔２５を通過する電子ビーム２０は、それぞれ独立にかかる対となる２つの電極２４，２６に印加される電圧によって偏向される。かかる偏向によってブランキング制御される。言い換えれば、制御電極２４と対向電極２６の組は、アパーチャ部材２０３の複数の穴２２（開口部）を通過したマルチビームのうちの対応ビームをそれぞれブランキング偏向する。

図４は、実施の形態１における個別ブランキング機構の一例を示す図である。図４において、各個別ブランキング機構４７は、マルチビームのうちの対応ビームのブランキング制御を行う。各個別ブランキング機構４７は、制御回路４１（第１の電位印加部）と、制御電極２４（第１の電極）と、対向電極２６（第２の電極）と、プルアップ抵抗６６（第１の抵抗）と、プルダウン抵抗６０（第２の抵抗）と、保護抵抗６９（第３の抵抗）と、をそれぞれ備えている。そして、制御回路４１は、正電位（Ｖｄｄ）（第１の電位）とグランド電位（第２の電位）を選択的に印加可能に構成される。制御電極２４は、制御回路４１から正電位（Ｖｄｄ）とグランド電位が選択的に印加されると共に、プルアップ抵抗６６が正電位（Ｖｄｄ）に接続される。対向電極２６は、プルダウン抵抗６０によりグランド接続されると共に、配線を介して正電位（Ｖｄｄ）とグランド電位が選択的に印加される。プルアップ抵抗６６には正電位（Ｖｄｄ）が印加される。プルダウン抵抗６０にはグランド電位が印加される。保護抵抗６９は、制御回路４３と対向電極２６との間の配線中に直列に接続される。ブランキングプレート２０４（ブランキング装置）上には、複数の個別ブランキング機構４７がアレイ配置される。そして、後述するように、少なくとも１つの制御回路４３（キャンセル回路）（第２の電位印加部）が複数の個別ブランキング機構４７の対向電極２６に、正電位（Ｖｄｄ）とグランド電位を選択的に印加可能に配置される。具体的には以下のように構成される。

制御回路４１内には、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）インバータ回路７０が配置される。そして、ＣＭＯＳインバータ回路７０は正の電位（Ｖｄｄ：第１の電位）（例えば、３．３Ｖ）とグランド電位（第２の電位）に接続される。ＣＭＯＳインバータ回路の出力線（ＯＵＴ）は制御電極２４に接続される。なお、図４では、制御回路４１内に、ＣＭＯＳインバータ回路７０しか示していないが、データ転送およびＣＭＯＳインバータ回路への信号入力用の図示しない回路等が配置されることは言うまでもない。例えば、入力線（ＩＮ）の前段にはデータ転送用として、シフトレジスタ、及びレジスタが配置される。また、かかるレジスタに格納された信号によりＣＭＯＳインバータ回路７０への入力信号を切り替えるカウンタ回路が配置される。

制御電極２４は、さらに、プルアップ抵抗６６を介して正電位（Ｖｄｄ）が印加される。プルアップ抵抗６６の抵抗値は十分高い値に設定する。例えば、数十ｋΩ以上、好ましくは数百ｋΩ以上にすると好適である。これにより、制御回路４１の出力電位がグランド電位であっても、制御電極２４はグランド電位となり、プルアップ抵抗６６には数十〜数百ｍＡ程度の電流がながれるのみで、正常にビーム偏向を行うことができる。

一方、対向電極２６は、プルダウン抵抗６０を介して接地（グランド接続）される。また、対向電極２６は、保護抵抗６９の両端子の一方に接続され、保護抵抗６９の両端子の他方には制御回路４３の出力端子が接続される。保護抵抗６９の抵抗値は十分小さい値に設定する。保護抵抗６９によって、制御電極２４と対向電極２６がショートした際に、保護抵抗６９間に電圧が印加されるような状態であっても、保護抵抗６９での電圧降下により制御回路４１のインバータ回路及び制御回路４３の後述するインバータ回路を保護できる。さらに、ブランキングプレート２０４上のアパーチャ部材２０３で散乱された電子が対向電極２６から侵入して、制御回路４３の後述するインバータ回路を破壊することを防ぐことができる。保護抵抗６９は、通常は抵抗のない回路に挿入しているので（回路の浮遊容量Ｃによる時定数τ＝ＣＲを小さくするために）、抵抗値はできるだけ低い方が望ましい。プルダウン抵抗６０との分圧比を考慮して、保護抵抗６９の抵抗値は、例えば、数１００Ω以下、好ましくは数十Ω以下にすると好適である。

制御回路４３内には、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）インバータ回路６８が配置される。ＣＭＯＳインバータ回路６８は正電位Ｖｄｄとグランド電位に接続される。正電位（Ｖｄｄ）の電源は、制御回路４１のＣＭＯＳインバータ回路７０に印加する電位の直流電源４６から接続される。但し、これに限るものではなく、別の正電位の電源を用意してもよい。

制御回路４３内において、ＣＭＯＳインバータ回路６８の出力線（ＯＵＴ）は、保護抵抗６９を介して対向電極２６に接続される。ＣＭＯＳインバータ回路６８の入力（ＩＮ）には、閾値電圧よりも低くなるＬ（ｌｏｗ）電位（例えばグランド電位）と、閾値電圧以上となるＨ（ｈｉｇｈ）電位とのいずれかが制御信号として印加される。実施の形態１では、ＣＭＯＳインバータ回路の入力（ＩＮ）にＨ電位が印加される状態では、ＣＭＯＳインバータ回路の出力（ＯＵＴ）はグランド電位となり、対向電極２６の電位はプルダウン抵抗６０及び保護抵抗６９があっても電流が流れないため保護抵抗での電圧降下が生じないためグランド電位となる。よって、制御電極２４の電位が正電位（Ｖｄｄ）の場合には電位差により対応ビーム２０を偏向し、制限アパーチャ部材２０６で遮蔽することでビームＯＦＦになるように制御する。また、制御電極２４の電位がグランド電位の場合には電位差が無くなり対応ビーム２０を偏向しないので制限アパーチャ部材２０６を通過することでビームＯＮになるように制御される。よって、故障していない通常使用時は、ＣＭＯＳインバータ回路６８の入力（ＩＮ）にＨ電位が印加されることになる。
また、仮に制御回路４３の出力線が断線（オープン）しても、対向電極２６はプルダウン抵抗によってグランド接続されているため、グランド電位となる。プルダウン抵抗の値としては、プルアップ抵抗と同様、例えば、数十ｋΩ以上、好ましくは数百ｋΩ以上にすると好適である。

ここで、制御電極２４の電位が何らかの理由により常時グランド電位に固定された場合には、対応ビーム２０が常時基板を照射することとなる。この際、ＣＭＯＳインバータ回路６８の入力（ＩＮ）にＬ電位（アクティブ電位）を印加すると制御回路４３の出力は正電位（Ｖｄｄ）となる。これにより、対向電極２６の電位は実質的に正電位（Ｖｄｄ）になるので、対応ビームを、通常のブランキング偏向と逆方向となる対向電極２６側に偏向して、制限アパーチャ部材２０６に照射させてビームＯＦＦにできる。言い換えれば、制御回路４３（電位変更部）は、制御電極２４（第１の電極）の電位がグランド電位に固定された場合に、グランド接続された対向電極２６（第２の電極）の電位をグランド電位から正電位に変更する。このように、制御回路４３（電位変更部）内のＣＭＯＳインバータ回路６８（第２の電位印加部）は、対向電極２６（第２の電極）に、正電位を含む異なる２つの電位（Ｖｄｄ，グランド電位）を選択的に印加する。

さらに、制御回路４１と制御電極２４との間が断線等により浮遊状態になった場合には、制御電極２４の電位を、プルアップ抵抗６６を介して正電位（Ｖｄｄ）にできる。そして、ＣＭＯＳインバータ回路６８の入力（ＩＮ）には、Ｈ電位が印加される。これにより、対向電極２６の電位を、グランド電位にできる。これにより、制御回路４１によって制御不能となった個別ブランキング機構４７でも、通常のブランキング偏向と同方向となり不必要な電子ビーム照射を防ぐことができる。一方、制御回路４３と対向電極２６との間が断線等により浮遊状態になった場合には、対向電極２６の電位はプルダウン抵抗６０を介してグランド電位にできる。よって、制御回路４１と制御電極２４との間に故障等が生じない限り、ブランキングプレート２０４をそのまま使用することもできる。

図４には、マルチビームのうちの１つのビーム用の個別ブランキング機構について示しているが、残りのビーム用の個別ブランキング機構についても同様に構成されている。また、制御回路４３（キャンセル回路）は、個別ブランキング機構毎に配置しても良いが、これに限るものではない。図４の説明において示したように、ブランキングプレート２０４上の複数の個別ブランキング機構４７を複数の組にグループ化して、組（グループ）毎に１つの制御回路４３を配置しても良い。検査精度を低くする場合であれば、ブランキングプレート２０４上のすべての個別ブランキング機構４７に対して１つの制御回路４３（キャンセル回路）が配置されてもよい。このように、少なくとも１つの制御回路４３（キャンセル回路）（第２の電位印加部）が配置される。複数の個別ブランキング機構４７は、ブランキングプレート２０４（ブランキング装置）上にアレイ配置される。

また、正電位（Ｖｄｄ）を供給する直流電源４６と電流計４８とは、ブランキングプレート２０４（ブランキング装置）に対して１つずつ配置すればよい。なお、直流電源４６の負極はグランド接続される。ブランキングプレート２０４（ブランキング装置）上のすべての個別ブランキング機構４７は、直流電源４６から並列に正電位（Ｖｄｄ）が印加されればよい。また、正電位（Ｖｄｄ）を供給する直流電源４６に並列に接続された、ＣＭＯＳインバータ回路７０、プルアップ抵抗６６、及び、ＣＭＯＳインバータ回路６８に流れる電流は、かかる直流電源４６に直列に接続された電流計４８によってまとめて測定される。なお、電流計４８は必要な時だけ、接続しても構わない。

図５は、実施の形態１における個別ブランキング機構に流れる電流の関係を示す図である。図５において、プルアップ抵抗６６の抵抗値Ｒ_１、プルダウン抵抗６０の抵抗値Ｒ_２、保護抵抗６９の抵抗値Ｒ_０、および正電位Ｖｄｄを用いて、個別ブランキング機構４７に流れる電流の関係を示す。図５では、ＣＭＯＳインバータ回路７０と制御電極２４間を流れる電流Ｉ_１の絶対値｜Ｉ_１｜と、ＣＭＯＳインバータ回路６８と対向電極２６間を流れる電流Ｉ_２の絶対値｜Ｉ_２｜と、電流計４８を流れる全電流の電流値Ｉｔｏｔａｌが示されている。図５では、個別ブランキング機構４７に異常が無い正常のブランキング動作ができる状態（Ｎｏｒｍａｌ）と、制御電極２４と対向電極２６との間が短絡（ショート）した状態（電極間Ｓｈｏｒｔ）と、ＣＭＯＳインバータ回路７０と制御電極２４間に断線等が生じてＣＭＯＳインバータ回路７０と制御電極２４間が浮遊状態となった状態（電極線Ｏｐｅｎ）との各場合を示している。なお、電極線Ｏｐｅｎでは、ＣＭＯＳインバータ回路７０と制御電極２４間に断線等が生じても、制御電極２４にはプルアップ抵抗６６が接続されているので制御電極２４には正電位Ｖｄｄが印加される。よって、実際に制御電極２４が浮遊状態になるわけではないことは言うまでもない。

（１）「Ｎｏｒｍａｌ」ケースについて説明する。
（１−１）ＣＭＯＳインバータ回路７０の入力がＨ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、Ｖｄｄ／Ｒ_１となる。電流Ｉ_２の絶対値｜Ｉ_２｜は、ゼロとなる。全電流の電流値Ｉｔｏｔａｌは、Ｖｄｄ／Ｒ_１となる。
（１−２）ＣＭＯＳインバータ回路７０の入力がＨ電位で、ＣＭＯＳインバータ回路６８の入力がＬ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、Ｖｄｄ／Ｒ_１となる。電流Ｉ_２の絶対値｜Ｉ_２｜は、Ｖｄｄ／（Ｒ_０＋Ｒ_２）となる。全電流の電流値Ｉｔｏｔａｌは、Ｖｄｄ／Ｒ_１＋Ｖｄｄ／（Ｒ_０＋Ｒ_２）となる。
（１−３）ＣＭＯＳインバータ回路７０の入力がＬ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、ゼロとなる。電流Ｉ_２の絶対値｜Ｉ_２｜は、ゼロとなる。全電流の電流値Ｉｔｏｔａｌは、ゼロとなる。
（１−４）ＣＭＯＳインバータ回路７０の入力がＬ電位で、ＣＭＯＳインバータ回路６８の入力がＬ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、ゼロとなる。電流Ｉ_２の絶対値｜Ｉ_２｜は、Ｖｄｄ／（Ｒ_０＋Ｒ_２）となる。全電流の電流値Ｉｔｏｔａｌは、Ｖｄｄ／（Ｒ_０＋Ｒ_２）となる。

（２）「電極間Ｓｈｏｒｔ」ケースについて説明する。
（２−１）ＣＭＯＳインバータ回路７０の入力がＨ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、Ｖｄｄ／Ｒ_１となる。電流Ｉ_２の絶対値｜Ｉ_２｜は、ゼロとなる。全電流の電流値Ｉｔｏｔａｌは、Ｖｄｄ／Ｒ_１となる。
（２−２）ＣＭＯＳインバータ回路７０の入力がＨ電位で、ＣＭＯＳインバータ回路６８の入力がＬ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、Ｖｄｄ（Ｒ_０＋Ｒ_１）／Ｒ_０Ｒ_１となる。電流Ｉ_２の絶対値｜Ｉ_２｜は、Ｖｄｄ／Ｒ_０となる。｜Ｉ_１｜は｜Ｉ_２｜を含んでいるため、全電流の電流値Ｉｔｏｔａｌは、Ｖｄｄ（Ｒ_０＋Ｒ_１）／Ｒ_０Ｒ_１となる。
（２−３）ＣＭＯＳインバータ回路７０の入力がＬ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、Ｖｄｄ（Ｒ_０＋Ｒ_２）／Ｒ_０Ｒ_２となる。電流Ｉ_２の絶対値｜Ｉ_２｜は、Ｖｄｄ／Ｒ_０となる。｜Ｉ_１｜は｜Ｉ_２｜を含んでいるため、全電流の電流値Ｉｔｏｔａｌは、Ｖｄｄ（Ｒ_０＋Ｒ_２）／Ｒ_０Ｒ_２となる。
（２−４）ＣＭＯＳインバータ回路７０の入力がＬ電位で、ＣＭＯＳインバータ回路６８の入力がＬ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、Ｖｄｄ／Ｒ_２となる。電流Ｉ_２の絶対値｜Ｉ_２｜は、ゼロとなる。全電流の電流値Ｉｔｏｔａｌは、Ｖｄｄ／Ｒ_２となる。

（３）「電極線Ｏｐｅｎ」ケースについて説明する。
（３−１）ＣＭＯＳインバータ回路７０の入力がＨ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、ゼロとなる。電流Ｉ_２の絶対値｜Ｉ_２｜は、ゼロとなる。全電流の電流値Ｉｔｏｔａｌは、ゼロとなる。
（３−２）ＣＭＯＳインバータ回路７０の入力がＨ電位で、ＣＭＯＳインバータ回路６８の入力がＬ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、ゼロとなる。電流Ｉ_２の絶対値｜Ｉ_２｜は、Ｖｄｄ／（Ｒ_０＋Ｒ_２）となる。全電流の電流値Ｉｔｏｔａｌは、Ｖｄｄ／（Ｒ_０＋Ｒ_２）となる。
（３−３）ＣＭＯＳインバータ回路７０の入力がＬ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、ゼロとなる。電流Ｉ_２の絶対値｜Ｉ_２｜は、ゼロとなる。全電流の電流値Ｉｔｏｔａｌは、ゼロとなる。
（３−４）ＣＭＯＳインバータ回路７０の入力がＬ電位で、ＣＭＯＳインバータ回路６８の入力がＬ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、ゼロとなる。電流Ｉ_２の絶対値｜Ｉ_２｜は、Ｖｄｄ／（Ｒ_０＋Ｒ_２）となる。全電流の電流値Ｉｔｏｔａｌは、Ｖｄｄ／（Ｒ_０＋Ｒ_２）となる。

よって、ＣＭＯＳインバータ回路７０の入力がＬ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、全電流の電流値Ｉｔｏｔａｌがゼロならば、測定対象の個別ブランキング機構４７は、異常が無い正常のブランキング動作ができる状態（Ｎｏｒｍａｌ）であるか、或いはＣＭＯＳインバータ回路７０と制御電極２４間に断線等が生じてＣＭＯＳインバータ回路７０と制御電極２４間が浮遊状態となった状態（電極線Ｏｐｅｎ）であることがわかる。一方、全電流の電流値Ｉｔｏｔａｌがゼロでなく、有限の値（Ｖｄｄ（Ｒ_０＋Ｒ_２）／Ｒ_０Ｒ_２＋測定誤差）ならば、測定対象の個別ブランキング機構４７は、制御電極２４と対向電極２６との間が短絡（ショート）した状態（電極間Ｓｈｏｒｔ）であることがわかる。

ＣＭＯＳインバータ回路７０の入力がＬ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、全電流の電流値Ｉｔｏｔａｌがゼロであり、さらに、ＣＭＯＳインバータ回路７０の入力がＨ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、全電流の電流値Ｉｔｏｔａｌがゼロでなく、有限の値（Ｖｄｄ／Ｒ_１＋測定誤差）ならば、測定対象の個別ブランキング機構４７は、異常が無い正常のブランキング動作ができる状態（Ｎｏｒｍａｌ）であることがわかる。一方、ＣＭＯＳインバータ回路７０の入力がＬ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、全電流の電流値Ｉｔｏｔａｌがゼロであり、さらに、ＣＭＯＳインバータ回路７０の入力がＨ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、全電流の電流値Ｉｔｏｔａｌがゼロならば、測定対象の個別ブランキング機構４７は、制御電極２４が浮遊状態となった状態（電極線Ｏｐｅｎ）であることがわかる。

さらに、複数の個別ブランキング機構４７に対して同時に上記操作を行った場合、以下のようになる。かかる場合、全電流の電流値Ｉｔｏｔａｌは、測定対象の複数の個別ブランキング機構４７の合成値となる。

各ＣＭＯＳインバータ回路７０の入力がＬ電位で、各ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、全電流の電流値Ｉｔｏｔａｌがゼロならば、測定対象の複数の個別ブランキング機構４７は、異常が無い正常のブランキング動作ができる状態（Ｎｏｒｍａｌ）であるか、或いはＣＭＯＳインバータ回路７０と制御電極２４間に断線等が生じてＣＭＯＳインバータ回路７０と制御電極２４間が浮遊状態となった状態（電極線Ｏｐｅｎ）であることがわかる。一方、全電流の電流値Ｉｔｏｔａｌがゼロでなく、有限の値（ｎ・Ｖｄｄ（Ｒ_０＋Ｒ_２）／Ｒ_０Ｒ_２＋測定誤差）ならば、測定対象の複数の個別ブランキング機構４７のうちｎ個の個別ブランキング機構４７は、制御電極２４と対向電極２６との間が短絡（ショート）した状態（電極間Ｓｈｏｒｔ）であることがわかる。

ＣＭＯＳインバータ回路７０の入力がＬ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、全電流の電流値Ｉｔｏｔａｌがゼロであり、さらに、ＣＭＯＳインバータ回路７０の入力がＨ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、全電流の電流値Ｉｔｏｔａｌがゼロでなく、有限の値（ｍ・Ｖｄｄ／Ｒ_１＋測定誤差）ならば、測定対象の複数の個別ブランキング機構４７（Ｓ個の個別ブランキング機構４７）のうちｍ個の個別ブランキング機構４７は、異常が無い正常のブランキング動作ができる状態（Ｎｏｒｍａｌ）であることがわかる。そして、残りの（Ｓ−ｍ）個の個別ブランキング機構４７は、ＣＭＯＳインバータ回路７０と制御電極２４間に断線等が生じてＣＭＯＳインバータ回路７０と制御電極２４間が浮遊状態となった状態（電極線Ｏｐｅｎ）であることがわかる。

そこで、実施の形態１では、かかる全電流の電流値Ｉｔｏｔａｌを測定し、結果を判定することで、ブランキングプレート２０４の検査を行う。実施の形態１の検査方法を用いることで、ブランキングプレート２０４（ブランキング装置）を描画装置１００に搭載する前の段階で、ブランキングプレート２０４の検査が可能となる。

図６は、実施の形態１におけるマルチビームのブランキング装置の検査方法の要部工程を示すフローチャート図である。図６において、実施の形態１におけるマルチビームのブランキング装置の検査方法は、電流測定（１）工程（Ｓ１０２）と、判定（１）工程（Ｓ１０４）と、電流測定（２）工程（Ｓ１０６）と、判定（２）工程（Ｓ１０８）と、判定工程（Ｓ１１０）と、グループ化処理工程（Ｓ１２０）と、電流測定（３）工程（Ｓ１２２）と、判定（３）工程（Ｓ１２４）と、電流測定（４）工程（Ｓ１２６）と、判定（４）工程（Ｓ１２８）と、いう一連の工程を実施する。

電流測定（１）工程（Ｓ１０２）として、ブランキングプレート２０４（ブランキング装置）に搭載されたすべての個別ブランキング機構４７を測定対象として、各個別ブランキング機構４７について、制御回路４１から正電位Ｖｄｄ（第１の電位）が制御電極２４（第１の電極）に印加され、少なくとも１つの制御回路４３（第２の電位印加部）のうち対応する制御回路４３からグランド電位（第２の電位）が対向電極２６（第２の電極）に印加された状態で、各個別ブランキング機構４７へ正電位Ｖｄｄとグランド電位の電位差の電圧を供給する直流電源４６から流れる直流電流値（第１の電流値）を測定する。具体的には、各ＣＭＯＳインバータ回路７０の入力がＬ電位で、各ＣＭＯＳインバータ回路６８の入力がＨ電位の場合における全電流の電流値Ｉｔｏｔａｌを直流電流計４８で測定する。

判定（１）工程（Ｓ１０４）として、測定された電流値（第１の電流値）が有限値であり、予め設定された閾値（第１の閾値）以下の場合に、ブランキングプレート２０４（ブランキング装置）に搭載されたすべての個別ブランキング機構４７（複数の個別ブランキング機構４７）のうち短絡（ショート）が生じた個別ブランキング機構４７が存在すると判定する。例えば、ブランキングプレート２０４（ブランキング装置）に搭載された個別ブランキング機構４７の個数がＳ個である場合、Ｓ個の個別ブランキング機構４７が短絡していた場合、全電流の電流値Ｉｔｏｔａｌは、理論上、Ｓ・Ｖｄｄ（Ｒ_０＋Ｒ_２）／Ｒ_０Ｒ_２という有限の値になる。また、Ｓ個の個別ブランキング機構４７のうち、ｎ個の個別ブランキング機構４７が短絡していた場合、全電流の電流値Ｉｔｏｔａｌは、理論上、ｎ・Ｖｄｄ（Ｒ_０＋Ｒ_２）／Ｒ_０Ｒ_２という有限の値になる。しかし、実際には、測定誤差が含まれるので、理論値で測定することは困難である。そこで、実施の形態１では、ブランキングプレート２０４に生じる短絡（ショート）数の許容値ａを予め設定する。そして、かかる許容値ａを使って閾値を予め設定しておく。例えば、閾値をａ・Ｖｄｄ（Ｒ_０＋Ｒ_２）／Ｒ_０Ｒ_２という有限値に設定する。そして、測定された電流値Ｉｔｏｔａｌがかかる閾値以下のゼロではない有限値であれば、短絡（ショート）が生じた許容値内の個数の個別ブランキング機構４７が存在すると判定する。測定された電流値Ｉｔｏｔａｌがかかる閾値を超える場合には、当該ブランキングプレート２０４は使用不可と判定される。

さらに、全電流の電流値Ｉｔｏｔａｌがゼロの場合に、ブランキングプレート２０４（ブランキング装置）に搭載されたすべての個別ブランキング機構４７（複数の個別ブランキング機構４７）は、それぞれ、異常が無い正常のブランキング動作ができる状態（Ｎｏｒｍａｌ）であるか、或いはＣＭＯＳインバータ回路７０と制御電極２４間に断線等が生じてＣＭＯＳインバータ回路７０と制御電極２４間が開放となった状態（電極線Ｏｐｅｎ）であると判定される。判定結果は、出力される。

電流測定（２）工程（Ｓ１０６）として、ブランキングプレート２０４（ブランキング装置）に搭載されたすべての個別ブランキング機構４７を測定対象として、各個別ブランキング機構４７について制御回路４１からグランド電位（第２の電位）が制御電極２４（第１の電極）に印加され、対応する制御回路４３（第２の電位印加部）からグランド電位（第２の電位）が対向電極２６（第２の電極）に印加された状態で直流電源４６から流れる電流値（第２の電流値）を測定する。具体的には、各ＣＭＯＳインバータ回路７０の入力がＨ電位で、各ＣＭＯＳインバータ回路６８の入力がＨ電位の場合における全電流の電流値Ｉｔｏｔａｌを直流電流計４８で測定する。

判定（２）工程（Ｓ１０８）として、測定された電流値（第２の電流値）が有限値であり、予め設定された閾値（第２の閾値）より小さい場合に、ブランキングプレート２０４（ブランキング装置）に搭載されたすべての個別ブランキング機構４７（複数の個別ブランキング機構４７）のうち断線が生じた予め設定された許容数ｂ（第１の許容数）を超える個別ブランキング機構４７が存在すると判定する。例えば、ブランキングプレート２０４（ブランキング装置）に搭載された個別ブランキング機構４７の個数がＳ個である場合、Ｓ個の個別ブランキング機構４７が、異常が無い正常のブランキング動作ができる状態（Ｎｏｒｍａｌ）である場合、全電流の電流値Ｉｔｏｔａｌは、理論上、Ｓ・Ｖｄｄ／Ｒ_１という有限の値になる。また、Ｓ個の個別ブランキング機構４７のうち、ｍ個の個別ブランキング機構４７が、異常が無い正常のブランキング動作ができる状態（Ｎｏｒｍａｌ）である場合、全電流の電流値Ｉｔｏｔａｌは、理論上、ｍ・Ｖｄｄ／Ｒ_１という有限の値になる。しかし、実際には、測定誤差が含まれるので、理論値で測定することは困難である。そこで、実施の形態１では、ブランキングプレート２０４に生じる断線が生じた個別ブランキング機構４７の許容数ｂを予め設定する。そして、かかる許容数ｂを使って閾値を予め設定しておく。例えば、閾値を（Ｓ−ｂ）・Ｖｄｄ／Ｒ_１という有限値に設定する。そして、測定された電流値Ｉｔｏｔａｌがかかる閾値より小さければ、異常が無い正常のブランキング動作ができる状態（Ｎｏｒｍａｌ）の個別ブランキング機構４７の数が不足している、言い換えれば、ブランキングプレート２０４（ブランキング装置）に搭載されたすべての個別ブランキング機構４７（複数の個別ブランキング機構４７）のうち断線が生じた予め設定された許容数ｂ（第１の許容数）を超える個別ブランキング機構４７が存在すると判定する。判定結果は、出力される。

判定工程（Ｓ１１０）として、測定された電流値（第２の電流値）が、閾値（第２の閾値）以上の場合にブランキングプレート２０４（ブランキング装置）が使用可能であると判定する。なお、判定（１）工程（Ｓ１０４）で測定された電流値（第１の電流値）がゼロではない有限値であり、予め設定された閾値（第１の閾値）以下であっても、短絡した電極間では電位差が生じないためビームＯＦＦにブランキング制御を行うことは困難である。すなわち、描画装置１００に搭載後は、ビームＯＮ固定の状態となる。そのため、ビームＯＮ固定を回避するための他の対策が無い場合には、不良ビームを照射し続けることになるので、かかる場合には当該ブランキングプレート２０４は使用不可と判定すればよい。判定結果は、出力される。

以上の工程により、ブランキングプレート２０４（ブランキング装置）単位で、まず、使用可能か否かを判定できる。かかる工程で使用可となった場合には、次に、ブランキングプレート２０４（ブランキング装置）に搭載されたすべての個別ブランキング機構４７のうちの不良個別ブランキング機構（異常個所）を特定する。異常個所の特定は、以下に示すグループ単位で判定することができる。

グループ化処理工程（Ｓ１２０）として、ブランキングプレート２０４（ブランキング装置）に搭載されたすべての個別ブランキング機構４７（複数の個別ブランキング機構）を個別ブランキング機構群ごとに複数のグループにグループ化する。

図７は、実施の形態１におけるグループ化の仕方の一例を示す図である。図７（ａ）の例では、マルチビーム２０をブランキング制御する、ブランキングプレート２０４上の例えば、９×９の個別ブランキング機構４７のうち、上から３段目かつ左から５列目の個別ブランキング機構２１が常時な不良個別ブランキング機構（異常個所）とする場合を示している。図７（ｂ）の例では、ｙ方向に同じ段でｘ方向に並ぶすべての個別ブランキング機構４７で１つの組（グループ）を構成する。そして、グループ毎に１つの制御回路４３（キャンセル回路）を配置する。図７（ｂ）の例では、上から１段目の個別ブランキング機構４７群に対して制御回路４３ａが配置される。上から２段目の個別ブランキング機構４７群に対して制御回路４３ｂが配置される。上から３段目の個別ブランキング機構４７群に対して制御回路４３ｃが配置される。上から４段目の個別ブランキング機構４７群に対して制御回路４３ｄが配置される。上から５段目の個別ブランキング機構４７群に対して制御回路４３ｅが配置される。同様に、各段の個別ブランキング機構４７群に対して順に、制御回路４３ｆ〜４３ｉが配置される。図７（ｂ）に示すように横（ｘ方向）１列を１つのグループとして構成する。

図８は、実施の形態１におけるグループ化の仕方の他の一例を示す図である。図８の例では、ｘ方向に同じ列でｙ方向に並ぶすべての個別ブランキング機構４７で１つの組（グループ）を構成する。そして、グループ毎に１つの制御回路４３（キャンセル回路）を配置する。図８の例では、左から１列目の個別ブランキング機構４７群に対して制御回路４３Ａが配置される。左から２列目の個別ブランキング機構４７群に対して制御回路４３Ｂが配置される。左から３列目の個別ブランキング機構４７群に対して制御回路４３Ｃが配置される。左から４列目の個別ブランキング機構４７群に対して制御回路４３Ｄが配置される。左から５列目の個別ブランキング機構４７群に対して制御回路４３Ｅが配置される。同様に、各列の個別ブランキング機構４７群に対して順に、制御回路４３Ｆ〜４３Ｉが配置される。図８に示すように縦（ｙ方向）１列を１つのグループとして構成する。

図９は、実施の形態１におけるグループ化の仕方の他の一例を示す図である。図９では、ｎ×ｎの個別ブランキング機構４７のうち、ｍ×ｍの個別ブランキング機構４７群毎に１つの組（グループ）を構成する。図９の例では、例えば、９×９の個別ブランキング機構４７のうち、３×３の個別ブランキング機構４７群毎に１つの組（グループ）を構成する。そして、グループ毎に１つの制御回路４３（キャンセル回路）を配置する。図９の例では、左上からｘ方向および−ｙ方向に最初の３×３の個別ブランキング機構４７群に対して制御回路４３ｊが配置される。左上からｘ方向に１番目かつ−ｙ方向に２番目の３×３の個別ブランキング機構４７群に対して制御回路４３ｋが配置される。左上からｘ方向に１番目かつ−ｙ方向に３番目の３×３の個別ブランキング機構４７群に対して制御回路４３ｌが配置される。左上からｘ方向に２番目かつ−ｙ方向に１番目の３×３の個別ブランキング機構４７群に対して制御回路４３ｍが配置される。左上からｘ方向に２番目かつ−ｙ方向に２番目の３×３の個別ブランキング機構４７群に対して制御回路４３ｎが配置される。左上からｘ方向に２番目かつ−ｙ方向に３番目の３×３の個別ブランキング機構４７群に対して制御回路４３ｐが配置される。左上からｘ方向に３番目かつ−ｙ方向に１番目の３×３の個別ブランキング機構４７群に対して制御回路４３ｑが配置される。左上からｘ方向に３番目かつ−ｙ方向に２番目の３×３の個別ブランキング機構４７群に対して制御回路４３ｒが配置される。左上からｘ方向に３番目かつ−ｙ方向に３番目の３×３の個別ブランキング機構４７群に対して制御回路４３ｓが配置される。図９に示すように縦（ｙ方向）横（ｘ方向）に１塊の個別ブランキング機構４７群を１つのグループとして構成する。なお、縦（ｙ方向）横（ｘ方向）に同数の個別ブランキング機構４７アレイで無くてもよい。

図１０は、実施の形態１における複数の個別ブランキング機構に１つのキャンセル回路が配置された構成の一例を示す図である。図１０の例では、図７〜図９のいずれかの手法でグループ化された、個別ブランキング機構４７ａ〜個別ブランキング機構４７ｎの個別ブランキング機構群に１つの制御回路４３（キャンセル回路）が配置された場合を一例として示している。図１０では、ブランキングプレート２０４の上面の一部を示している。個別ブランキング機構４７ａにおいて、制御電極２４ａには、制御回路４１ａと並列にプルアップ抵抗６６ａが接続され、プルアップ抵抗６６ａには直流電源４６から供給された正電位（Ｖｄｄ）が印加される。また、制御回路４１ａ内の図４で示したＣＭＯＳインバータ回路７０には直流電源４６から供給された正電位（Ｖｄｄ）とグランド電位が印加される。また対向電極２６ａには、接地されたプルダウン抵抗６０ａと並列に保護抵抗６９ａが接続される。同様に、個別ブランキング機構４７ｂにおいて、制御電極２４ｂには、制御回路４１ｂと並列にプルアップ抵抗６６ｂが接続され、プルアップ抵抗６６ｂには直流電源４６から供給された正電位（Ｖｄｄ）が印加される。また、制御回路４１ｂ内の図４で示したＣＭＯＳインバータ回路７０には直流電源４６から供給された正電位（Ｖｄｄ）とグランド電位が印加される。また対向電極２６ｂには、接地されたプルダウン抵抗６０ｂと並列に保護抵抗６９ｂが接続される。同じグループ内のその他の個別ブランキング機構４７についても同様である。

そして、同じグループ内の各個別ブランキング機構４７の保護抵抗６９ａ〜６９ｎは、制御回路４３（キャンセル回路）内の図４で示したＣＭＯＳインバータ回路６８の出力に接続される。また、制御回路４３内の図４で示したＣＭＯＳインバータ回路６８には直流電源４６から供給された正電位（Ｖｄｄ）とグランド電位が印加される。各グループとも、同様に構成される。そして、各グループに正電位Ｖｄｄを供給する各配線は、それぞれ当該グループ用のスイッチ４５の両端のうちの一方に並列に接続され、スイッチ４５の両端のうちの他方は並列に直流電源４６の正極に接続され、直流電源４６に直列に電流計４８が接続される。また、直流電源４６の負極は接地される。かかる構成は、スイッチ４５のＯＮ／ＯＦＦを切り替えることで、グループ単位で正電位（Ｖｄｄ）の供給を切り離すことができる。言い換えれば、グループ毎に個別ブランキング機構４７群の検査が可能となる。

電流測定（３）工程（Ｓ１２２）として、ブランキングプレート２０４（ブランキング装置）に搭載されたすべての個別ブランキング機構４７のうち、測定対象グループの個別ブランキング機構４７群を測定対象として、グループ毎に、当該グループ内の各個別ブランキング機構４７について制御回路４１（第１の電位印加部）から正電位Ｖｄｄ（第１の電位）が制御電極２４（第１の電極）に印加され、当該グループ用の制御回路４３（第２の電位印加部）からグランド電位（第２の電位）が対向電極２６（第２の電極）に印加され、他のグループ内の各個別ブランキング機構４７については電流が流れないように制御された状態で、当該グループ内の各個別ブランキング機構へ正電位Ｖｄｄとグランド電位の電圧を供給する直流電源４６から流れる電流値（第３の電流値）を測定する。具体的には、測定対象グループ以外のグループについてはスイッチ４５をＯＦＦ（開）にして、測定対象グループの各ＣＭＯＳインバータ回路７０の入力がＬ電位で、各ＣＭＯＳインバータ回路６８の入力がＨ電位の場合における全電流の電流値Ｉｔｏｔａｌを電流計４８で測定する。

判定（３）工程（Ｓ１２４）として、グループ毎に、測定された全電流の電流値Ｉｔｏｔａｌ（第３の電流値）がゼロではない有限値である場合に、当該グループ内の個別ブランキング機構４７群のうち短絡（ショート）が生じた個別ブランキング機構４７が存在すると判定する。例えば、測定対象グループ内の個別ブランキング機構４７の個数がＳ’個である場合、Ｓ’個の個別ブランキング機構４７が短絡していた場合、全電流の電流値Ｉｔｏｔａｌは、理論上、Ｓ’・Ｖｄｄ（Ｒ_０＋Ｒ_２）／Ｒ_０Ｒ_２という有限の値になる。また、Ｓ’個の個別ブランキング機構４７のうち、ｎ’個の個別ブランキング機構４７が短絡していた場合、全電流の電流値Ｉｔｏｔａｌは、理論上、ｎ’・Ｖｄｄ（Ｒ_０＋Ｒ_２）／Ｒ_０Ｒ_２という有限の値になる。よって、有限値を示せば、グループ内に短絡（ショート）が生じた個別ブランキング機構４７が存在することがわかる。短絡（ショート）が生じた個別ブランキング機構４７が存在するグループについては、描画装置１００に搭載した際にビームが試料１０１に届かないように対策を講じることになる。

さらに、全電流の電流値Ｉｔｏｔａｌがゼロの場合に、当該グループ内の個別ブランキング機構４７群は、それぞれ、異常が無い正常のブランキング動作ができる状態（Ｎｏｒｍａｌ）であるか、或いはＣＭＯＳインバータ回路７０と制御電極２４間に断線等が生じてＣＭＯＳインバータ回路７０と制御電極２４間が浮遊状態となった状態（電極線Ｏｐｅｎ）であると判定される。判定結果は、出力される。

電流測定（４）工程（Ｓ１２６）として、グループ毎に、当該グループ内の各個別ブランキング機構４７について制御回路４１（第１の電位印加部）からグランド電位（第２の電位）が制御電極２４（第１の電極）に印加され、当該グループ用の制御回路４３（第２の電位印加部）からグランド電位（第２の電位）が対向電極２６（第２の電極）に印加され、他のグループ内の各個別ブランキング機構については電流が流れないように制御された状態で直流電源４６から流れる電流値（第４の電流値）を測定する。具体的には、測定対象グループ以外のグループについてはスイッチ４５をＯＦＦ（開）にして、測定対象グループの各ＣＭＯＳインバータ回路７０の入力がＨ電位で、各ＣＭＯＳインバータ回路６８の入力がＨ電位の場合における全電流の電流値Ｉｔｏｔａｌを電流計４８で測定する。

判定（４）工程（Ｓ１２８）として、グループ毎に、測定された電流値（第４の電流値）が有限値であり、予め設定された閾値（第３の閾値）より小さい場合に当該グループ内の個別ブランキング機構４７群のうち断線が生じた個別ブランキング機構４７が存在すると判定する。例えば、測定対象グループ内の個別ブランキング機構４７の個数がＳ’個である場合、Ｓ’個の個別ブランキング機構４７が、異常が無い正常のブランキング動作ができる状態（Ｎｏｒｍａｌ）である場合、全電流の電流値Ｉｔｏｔａｌは、理論上、Ｓ’・Ｖｄｄ／Ｒ_１という有限の値になる。よって、閾値を予め設定しておく。例えば、閾値をＳ’・Ｖｄｄ／Ｒ_１という有限値に設定する。そして、測定された電流値Ｉｔｏｔａｌがかかる閾値より小さければ、当該グループ内に断線が生じた個別ブランキング機構４７が存在することがわかる。判定結果は、出力される。

以上の電流測定（３）工程（Ｓ１２２）から判定（４）工程（Ｓ１２８）によって、ショートが生じているグループと、断線が生じているグループとを特定することができる。

上述した実施の形態１によれば、描画装置１００にブランキングプレート２０４（ブランキング装置）を搭載する前の段階で、ブランキングプレート２０４内に、短絡（ショート）が生じた個別ブランキング機構が存在するかどうかを検査できる。さらに、描画装置１００にブランキングプレート２０４（ブランキング装置）を搭載する前の段階で、ブランキングプレート２０４内に、制御回路４１と制御電極２４間の断線が生じている個別ブランキング機構が存在するかどうかを検査できる。さらに、短絡（ショート）が生じた個別ブランキング機構および制御回路４１と制御電極２４間の断線が生じている個別ブランキング機構については、グループ単位で特定できる。

描画装置１００にブランキングプレート２０４を搭載した際に、制御回路４１と制御電極２４間の断線については、制御回路４３（キャンセル回路）を使って、ビームＯＦＦに制御できる。よって、断線が生じているグループが特定できれば、かかるグループ内の個別ブランキング機構４７群をすべてビームＯＦＦに制御することで描画動作を進めることができる。一方、制御電極２４と対向電極２６との間にショートが生じている場合には、制御回路４３（キャンセル回路）を使って、ビームＯＦＦに制御することは困難である。よって、ショートが生じているグループが特定できれば、かかるグループ内の個別ブランキング機構４７群から照射されるビームを遮蔽する必要が生じる。その他、制御回路４１等の異常により制御電極２４の電位がグランド電位に固定され、制御回路４１によって制御不能になった場合には、制御回路４３（キャンセル回路）を使って、ビームＯＦＦに制御できる。以下、検査済のブランキングプレート２０４を搭載した描画装置１００の動作について説明する。

図１１は、実施の形態１における描画動作の一例を説明するための概念図である。図１１に示すように、試料１０１の描画領域３０は、例えば、ｙ方向に向かって所定の幅で短冊状の複数のストライプ領域３２に仮想分割される。かかる各ストライプ領域３２は、描画単位領域となる。まず、ＸＹステージ１０５を移動させて、第１番目のストライプ領域３２の左端、或いはさらに左側の位置に一回のマルチビーム２０の照射で照射可能な照射領域３４が位置するように調整し、描画が開始される。第１番目のストライプ領域３２を描画する際には、ＸＹステージ１０５を例えば−ｘ方向に移動させることにより、相対的にｘ方向へと描画を進めていく。ＸＹステージ１０５は所定の速度で例えば連続移動させる。第１番目のストライプ領域３２の描画終了後、ステージ位置を−ｙ方向に移動させて、第２番目のストライプ領域３２の右端、或いはさらに右側の位置に照射領域３４が相対的にｙ方向に位置するように調整し、今度は、ＸＹステージ１０５を例えばｘ方向に移動させることにより、−ｘ方向にむかって同様に描画を行う。第３番目のストライプ領域３２では、ｘ方向に向かって描画し、第４番目のストライプ領域３２では、−ｘ方向に向かって描画するといったように、交互に向きを変えながら描画することで描画時間を短縮できる。但し、かかる交互に向きを変えながら描画する場合に限らず、各ストライプ領域３２を描画する際、同じ方向に向かって描画を進めるようにしても構わない。１回のショットでは、アパーチャ部材２０３の各穴２２を通過することによって形成されたマルチビームによって、各穴２２と同数の複数のショットパターンが一度に形成される。

具体的には、制御計算機１１０が、記憶装置１４０から描画データを読み出し、試料１０１の描画領域、或いは描画されるチップ領域がメッシュ状に仮想分割された複数のメッシュ領域のメッシュ領域毎にその内部に配置されるパターンの面積密度を算出する。例えば、まず、試料１０１の描画領域、或いは描画されるチップ領域を所定の幅で短冊状のストライプ領域に分割する。そして、各ストライプ領域を上述した複数のメッシュ領域に仮想分割する。メッシュ領域のサイズは、例えば、ビームサイズ、或いは、それ以下のサイズであると好適である。例えば、１０ｎｍ程度のサイズにすると好適である。データ処理部５６は、例えば、ストライプ領域毎に記憶装置１４０から対応する描画データを読み出し、描画データ内に定義された複数の図形パターンをメッシュ領域に割り当てる。そして、メッシュ領域毎に配置される図形パターンの面積密度を算出すればよい。

また、制御計算機１１０は、所定のサイズのメッシュ領域毎に、１ショットあたりの電子ビームの照射時間Ｔ（ショット時間、或いは露光時間ともいう。以下、同じ）を算出する。多重描画を行う場合には、各階層における１ショットあたりの電子ビームの照射時間Ｔを算出すればよい。基準となる照射時間Ｔは、算出されたパターンの面積密度に比例して求めると好適である。また、最終的に算出される照射時間Ｔは、図示しない近接効果、かぶり効果、ローディング効果等の寸法変動を引き起こす現象に対する寸法変動分を照射量によって補正した補正後の照射量に相当する時間にすると好適である。照射時間Ｔを定義する複数のメッシュ領域とパターンの面積密度を定義した複数のメッシュ領域とは同一サイズであってもよいし、異なるサイズで構成されても構わない。異なるサイズで構成されている場合には、線形補間等によって面積密度を補間した後、各照射時間Ｔを求めればよい。メッシュ領域毎の照射時間Ｔは、照射時間マップに定義され、照射時間マップが例えば記憶装置１４２に格納される。

また、制御計算機１１０は、対応するビームの照射時間のデータを例えば１０ビットのデジタルデータに変換し、照射時間配列データを作成する。作成された照射時間配列データは、偏向制御回路１３０に出力する。

偏向制御回路１３０は、ショット毎に、各制御回路４１に照射時間配列データを出力する。

そして、描画工程として、描画制御部５８の制御のもとで、描画部１５０は、各ビームのショット毎に、該当する照射時間の描画を実施する。具体的には以下のように動作する。

電子銃２０１（放出部）から放出された電子ビーム２００は、照明レンズ２０２によりほぼ垂直にアパーチャ部材２０３全体を照明する。アパーチャ部材２０３には、矩形の複数の穴（開口部）が形成され、電子ビーム２００は、すべての複数の穴が含まれる領域を照明する。複数の穴の位置に照射された電子ビーム２００の各一部が、かかるアパーチャ部材２０３の複数の穴をそれぞれ通過することによって、例えば矩形形状の複数の電子ビーム（マルチビーム）２０ａ〜ｅが形成される。かかるマルチビーム２０ａ〜ｅは、ブランキングプレート２０４のそれぞれ対応するブランカー（第１の偏向器：個別ブランキング機構）内を通過する。かかるブランカーは、それぞれ、個別に通過する電子ビーム２０を偏向する（ブランキング偏向を行う）。

ブランキングプレート２０４を通過したマルチビーム２０ａ〜ｅは、縮小レンズ２０５によって、縮小され、制限アパーチャ部材２０６に形成された中心の穴に向かって進む。ここで、ブランキングプレート２０４のブランカーによって偏向された電子ビーム２０は、制限アパーチャ部材２０６（ブランキングアパーチャ部材）の中心の穴から位置がはずれ、制限アパーチャ部材２０６によって遮蔽される。一方、ブランキングプレート２０４のブランカーによって偏向されなかった電子ビーム２０は、図１に示すように制限アパーチャ部材２０６の中心の穴を通過する。かかる個別ブランキング機構のＯＮ／ＯＦＦによって、ブランキング制御が行われ、ビームのＯＮ／ＯＦＦが制御される。このように、制限アパーチャ部材２０６は、個別ブランキング機構によってビームＯＦＦの状態になるように偏向された各ビームを遮蔽する。そして、ビームＯＮになってからビームＯＦＦになるまでに形成された、制限アパーチャ部材２０６を通過したビームにより、１回分のショットのビームが形成される。制限アパーチャ部材２０６を通過したマルチビーム２０は、対物レンズ２０７により焦点が合わされ、所望の縮小率のパターン像となり、偏向器２０８によって、制限アパーチャ部材２０６を通過した各ビーム（マルチビーム２０全体）が同方向にまとめて偏向され、各ビームの試料１０１上のそれぞれの照射位置に照射される。また、例えばＸＹステージ１０５が連続移動している時、ビームの照射位置がＸＹステージ１０５の移動に追従するように偏向器２０８によって制御される。ＸＹステージ１０５の位置は、ステージ位置検出器１３９からレーザーをＸＹステージ１０５上のミラー２１０に向けて照射し、その反射光を用いて測定される。一度に照射されるマルチビーム２０は、理想的にはアパーチャ部材２０３の複数の穴の配列ピッチに上述した所望の縮小率を乗じたピッチで並ぶことになる。描画装置１００は、ショットビームを連続して順に照射していくラスタースキャン方式で描画動作を行い、所望のパターンを描画する際、パターンに応じて必要なビームがブランキング制御によりビームＯＮに制御される。

ここで、描画装置１００に搭載前の検査によって、制御回路４１と制御電極２４間が断線した個別ブランキング機構４７については、ＣＭＯＳインバータ回路６８の入力をＨ電位にする。これにより、制御回路４１と制御電極２４間が断線した個別ブランキング機構４７の制御電極２４には、プルアップ抵抗６６を介して正電位Ｖｄｄが印加され、一方、対向電極２６には、制御回路４３からグランド電位が印加される。よって、電極間の電位差によって、通過するビームは偏向され、制限アパーチャ２０６によって遮蔽されるのでビームＯＦＦにできる。

一方、制御電極２４と対向電極２６間がショートしている個別ブランキング機構４７を含むグループについては、例えば、上述した特許文献１の手法と同様、当該グループ内の個別ブランキング機構４７を通過するビーム群が試料に照射される前にかかるビーム群の直下に可動式の遮蔽部材を移動させて強制的に遮蔽してしまえばよい。

また、実施の形態１におけるブランキングプレート２０４では、制御回路４３（キャンセル回路）を使って、制御電極２４の電位が常時グランド電位に固定されることに起因するビームＯＮ固定の状態をビームＯＦＦに制御することができる。具体的には、制御電極２４の電位が常時グランド電位に固定された場合には、ＣＭＯＳインバータ回路６８の入力（ＩＮ）にＬ電位（アクティブ電位）を印加する。これにより、対向電極２６の電位は実質的に正電位（Ｖｄｄ）になるので、対応ビームを、通常のブランキング偏向と逆方向となる対向電極２６側に偏向して、制限アパーチャ部材２０６に照射させてビームＯＦＦにできる。言い換えれば、制御回路４３（電位変更部）は、制御電極２４（第１の電極）の電位がグランド電位に固定された場合に、グランド接続された対向電極２６（第２の電極）の電位をグランド電位から正電位に変更する。このように、制御回路４３（電位変更部）内のＣＭＯＳインバータ回路６８（第２の電位印加部）は、対向電極２６（第２の電極）に、正電位を含む異なる２つの電位（Ｖｄｄ，グランド電位）を選択的に印加する。また、ビームＯＮ固定となる個別ブランキング機構４７を含むグループについては、各ＣＭＯＳインバータ回路７０の入力をＨ電位にし、ＣＭＯＳインバータ回路６８の入力をＬ電位にすればよい。これにより、ビームＯＮ固定となる個別ブランキング機構４７の制御電極２４には、元々、グランド電位が印加され、当該グループ内の正常な個別ブランキング機構４７の制御電極２４には、制御回路４１からグランド電位が印加される。一方、対向電極２６には、制御回路４３から正電位Ｖｄｄが印加される。よって、電極間の電位差によって、通過するビームは偏向され、制限アパーチャ２０６によって遮蔽されるのでビームＯＦＦにできる。

なお、実施の形態１では、不良個別ブランキング機構を含むグループを描画処理から外しているので、かかるグループの個別ブランキング機構４７を通過するビームで描画されるはずであった照射位置は描画されていないことになる。そこで、実施の形態１では、かかる照射位置を正常な個別ブランキング機構４７によって構成されるグループが描画するように追加露光を実施する。これにより、一部のグループが使用不可であっても高精度な描画処理を実施することができる。

以上のように実施の形態１によれば、描画装置にブランキング装置を搭載する前の段階で、ブランキング装置内に、少なくとも電極間の短絡（ショート）もしくは電極線の開放（オープン）が生じた個別ブランキング機構が存在するかどうかを検査できる。

実施の形態２．
実施の形態１では、制御回路４１と制御電極２４間の断線や制御電極２４がグランド電位固定になった場合でもビームＯＦＦに制御可能な構成の一例について説明したが、これに限るものではない。実施の形態２では、他の一例について説明する。また、描画装置１００の構成は図１と同様である。また、以下、特に説明する点以外の内容は実施の形態１と同様である。

図１２は、実施の形態２における個別ブランキング機構の一例を示す図である。図１２において、保護抵抗６９の配置位置が、対向電極２６側から制御電極２４側に変わった点以外は、図４と同様である。すなわち、図１２において、制御電極２４には、プルアップ抵抗６６と保護抵抗６９の両端子の一方とが接続され、保護抵抗６９の両端子の他方には制御回路４１の出力端子が接続される。保護抵抗６９の抵抗値は十分小さい値に設定する。保護抵抗６９によって、制御電極２４と対向電極２６がショートした際に、制御回路４１のインバータ回路７０及び制御回路４３のインバータ回路６８を保護できる。さらに、ブランキングプレート２０４上のアパーチャ部材２０３で散乱された電子が制御電極２４から侵入して、制御回路４１のインバータ回路７０を破壊することを防ぐことができる。保護抵抗の配置としてはより重要なインバータ回路７０を保護する目的においては、実施の形態１よりも好適である。保護抵抗６９は、通常は抵抗のない回路に挿入しているので（回路の浮遊容量Ｃによる時定数τ＝ＣＲを小さくするために）、抵抗値はできるだけ低い方が望ましい。プルアップ抵抗６６との分圧比を考慮して、保護抵抗６９の抵抗値は、例えば、数１００Ω以下、好ましくは数十Ω以下にすると好適である。一方、対向電極２６は、プルダウン抵抗６０と制御回路４３の出力端子が接続される。かかる構成では、図４の個別ブランキング機構とは、流れる電流の理論値が異なる。

図１３は、実施の形態２における個別ブランキング機構に流れる電流の関係を示す図である。図１３において、プルアップ抵抗６６の抵抗値Ｒ_１、プルダウン抵抗６０の抵抗値Ｒ_２、保護抵抗６９の抵抗値Ｒ_０、および正電位Ｖｄｄを用いて、個別ブランキング機構４７に流れる電流の関係を示す。図１３では、ＣＭＯＳインバータ回路７０と制御電極２４間を流れる電流Ｉ_１の絶対値｜Ｉ_１｜と、ＣＭＯＳインバータ回路６８と対向電極２６間を流れる電流Ｉ_２の絶対値｜Ｉ_２｜と、電流計４８を流れる全電流の電流値Ｉｔｏｔａｌが示されている。図１３では、個別ブランキング機構４７に異常が無い正常のブランキング動作ができる状態（Ｎｏｒｍａｌ）と、制御電極２４と対向電極２６との間が短絡（ショート）した状態（電極間Ｓｈｏｒｔ）と、ＣＭＯＳインバータ回路７０と制御電極２４間に断線等が生じてＣＭＯＳインバータ回路７０と制御電極２４間が浮遊状態となった状態（電極線Ｏｐｅｎ）との各場合を示している。なお、電極線Ｏｐｅｎでは、ＣＭＯＳインバータ回路７０と制御電極２４間に断線等が生じても、制御電極２４にはプルアップ抵抗６６が接続されているので制御電極２４には正電位Ｖｄｄが印加される。よって、実際に制御電極２４が浮遊状態になるわけではないことは言うまでもない。

（１）「Ｎｏｒｍａｌ」ケースについて説明する。
（１−１）ＣＭＯＳインバータ回路７０の入力がＨ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、Ｖｄｄ／（Ｒ_０＋Ｒ_１）となる。電流Ｉ_２の絶対値｜Ｉ_２｜は、ゼロとなる。全電流の電流値Ｉｔｏｔａｌは、Ｖｄｄ／（Ｒ_０＋Ｒ_１）となる。
（１−２）ＣＭＯＳインバータ回路７０の入力がＨ電位で、ＣＭＯＳインバータ回路６８の入力がＬ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、Ｖｄｄ／（Ｒ_０＋Ｒ_１）となる。電流Ｉ_２の絶対値｜Ｉ_２｜は、Ｖｄｄ／Ｒ_２となる。全電流の電流値Ｉｔｏｔａｌは、Ｖｄｄ／（Ｒ_０＋Ｒ_１）＋Ｖｄｄ／Ｒ_２となる。
（１−３）ＣＭＯＳインバータ回路７０の入力がＬ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、ゼロとなる。電流Ｉ_２の絶対値｜Ｉ_２｜は、ゼロとなる。全電流の電流値Ｉｔｏｔａｌは、ゼロとなる。
（１−４）ＣＭＯＳインバータ回路７０の入力がＬ電位で、ＣＭＯＳインバータ回路６８の入力がＬ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、ゼロとなる。電流Ｉ_２の絶対値｜Ｉ_２｜は、Ｖｄｄ／Ｒ_２となる。全電流の電流値Ｉｔｏｔａｌは、Ｖｄｄ／Ｒ_２となる。

（２）「電極間Ｓｈｏｒｔ」ケースについて説明する。
（２−１）ＣＭＯＳインバータ回路７０の入力がＨ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、ゼロとなる。電流Ｉ_２の絶対値｜Ｉ_２｜は、Ｖｄｄ／Ｒ_１となる。全電流の電流値Ｉｔｏｔａｌは、Ｖｄｄ／Ｒ_１となる。
（２−２）ＣＭＯＳインバータ回路７０の入力がＨ電位で、ＣＭＯＳインバータ回路６８の入力がＬ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、Ｖｄｄ／Ｒ_１となる。電流Ｉ_２の絶対値｜Ｉ_２｜は、Ｖｄｄ／Ｒ_２となる。全電流の電流値Ｉｔｏｔａｌは、Ｖｄｄ（Ｒ_０＋Ｒ_２）／Ｒ_０Ｒ_２となる。
（２−３）ＣＭＯＳインバータ回路７０の入力がＬ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、Ｖｄｄ／Ｒ_０となる。電流Ｉ_２の絶対値｜Ｉ_２｜は、Ｖｄｄ（Ｒ_０＋Ｒ_１）／Ｒ_０Ｒ_１となる。全電流の電流値Ｉｔｏｔａｌは、Ｖｄｄ（Ｒ_０＋Ｒ_２）／Ｒ_０Ｒ_２となる。
（２−４）ＣＭＯＳインバータ回路７０の入力がＬ電位で、ＣＭＯＳインバータ回路６８の入力がＬ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、ゼロとなる。電流Ｉ_２の絶対値｜Ｉ_２｜は、Ｖｄｄ／Ｒ_２となる。全電流の電流値Ｉｔｏｔａｌは、Ｖｄｄ／Ｒ_２となる。

（３）「電極線Ｏｐｅｎ」ケースについて説明する。
（３−１）ＣＭＯＳインバータ回路７０の入力がＨ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、ゼロとなる。電流Ｉ_２の絶対値｜Ｉ_２｜は、ゼロとなる。全電流の電流値Ｉｔｏｔａｌは、ゼロとなる。
（３−２）ＣＭＯＳインバータ回路７０の入力がＨ電位で、ＣＭＯＳインバータ回路６８の入力がＬ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、ゼロとなる。電流Ｉ_２の絶対値｜Ｉ_２｜は、Ｖｄｄ／Ｒ_２となる。全電流の電流値Ｉｔｏｔａｌは、Ｖｄｄ／Ｒ_２となる。
（３−３）ＣＭＯＳインバータ回路７０の入力がＬ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、ゼロとなる。電流Ｉ_２の絶対値｜Ｉ_２｜は、ゼロとなる。全電流の電流値Ｉｔｏｔａｌは、ゼロとなる。
（３−４）ＣＭＯＳインバータ回路７０の入力がＬ電位で、ＣＭＯＳインバータ回路６８の入力がＬ電位の場合、電流Ｉ_１の絶対値｜Ｉ_１｜は、ゼロとなる。電流Ｉ_２の絶対値｜Ｉ_２｜は、Ｖｄｄ／Ｒ_２となる。全電流の電流値Ｉｔｏｔａｌは、Ｖｄｄ／Ｒ_２となる。

よって、ＣＭＯＳインバータ回路７０の入力がＬ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、全電流の電流値Ｉｔｏｔａｌがゼロならば、測定対象の個別ブランキング機構４７は、異常が無い正常のブランキング動作ができる状態（Ｎｏｒｍａｌ）であるか、或いはＣＭＯＳインバータ回路７０と制御電極２４間に断線等が生じてＣＭＯＳインバータ回路７０と制御電極２４間が浮遊状態となった状態（電極線Ｏｐｅｎ）であることがわかる。一方、全電流の電流値Ｉｔｏｔａｌがゼロでなく、有限の値（Ｖｄｄ（Ｒ_０＋Ｒ_１）／Ｒ_０Ｒ_１＋測定誤差）ならば、測定対象の個別ブランキング機構４７は、制御電極２４と対向電極２６との間が短絡（ショート）した状態（電極間Ｓｈｏｒｔ）であることがわかる。

ＣＭＯＳインバータ回路７０の入力がＬ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、全電流の電流値Ｉｔｏｔａｌがゼロであり、さらに、ＣＭＯＳインバータ回路７０の入力がＨ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、全電流の電流値Ｉｔｏｔａｌがゼロでなく、有限の値（Ｖｄｄ／（Ｒ_０＋Ｒ_１）＋測定誤差）ならば、測定対象の個別ブランキング機構４７は、異常が無い正常のブランキング動作ができる状態（Ｎｏｒｍａｌ）であることがわかる。一方、ＣＭＯＳインバータ回路７０の入力がＬ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、全電流の電流値Ｉｔｏｔａｌがゼロであり、さらに、ＣＭＯＳインバータ回路７０の入力がＨ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、全電流の電流値Ｉｔｏｔａｌがゼロならば、測定対象の個別ブランキング機構４７は、制御電極２４が浮遊状態となった状態（電極線Ｏｐｅｎ）であることがわかる。

さらに、複数の個別ブランキング機構４７に対して同時に上記操作を行った場合、以下のようになる。かかる場合、全電流の電流値Ｉｔｏｔａｌは、測定対象の複数の個別ブランキング機構４７の合成値となる。

各ＣＭＯＳインバータ回路７０の入力がＬ電位で、各ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、全電流の電流値Ｉｔｏｔａｌがゼロならば、測定対象の複数の個別ブランキング機構４７は、異常が無い正常のブランキング動作ができる状態（Ｎｏｒｍａｌ）であるか、或いはＣＭＯＳインバータ回路７０と制御電極２４間に断線等が生じてＣＭＯＳインバータ回路７０と制御電極２４間が浮遊状態となった状態（電極線Ｏｐｅｎ）であることがわかる。一方、全電流の電流値Ｉｔｏｔａｌがゼロでなく、有限の値（ｎ・Ｖｄｄ（Ｒ_０＋Ｒ_１）／Ｒ_０Ｒ_１＋測定誤差）ならば、測定対象の複数の個別ブランキング機構４７のうちｎ個の個別ブランキング機構４７は、制御電極２４と対向電極２６との間が短絡（ショート）した状態（電極間Ｓｈｏｒｔ）であることがわかる。

ＣＭＯＳインバータ回路７０の入力がＬ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、全電流の電流値Ｉｔｏｔａｌがゼロであり、さらに、ＣＭＯＳインバータ回路７０の入力がＨ電位で、ＣＭＯＳインバータ回路６８の入力がＨ電位の場合、全電流の電流値Ｉｔｏｔａｌがゼロでなく、有限の値（ｍ・Ｖｄｄ／（Ｒ_０＋Ｒ_１）＋測定誤差）ならば、測定対象の複数の個別ブランキング機構４７（Ｓ個の個別ブランキング機構４７）のうちｍ個の個別ブランキング機構４７は、異常が無い正常のブランキング動作ができる状態（Ｎｏｒｍａｌ）であることがわかる。そして、残りの（Ｓ−ｍ）個の個別ブランキング機構４７は、ＣＭＯＳインバータ回路７０と制御電極２４間に断線等が生じてＣＭＯＳインバータ回路７０と制御電極２４間が浮遊状態となった状態（電極線Ｏｐｅｎ）であることがわかる。

そこで、実施の形態２では、実施の形態１と同様、かかる全電流の電流値Ｉｔｏｔａｌを測定し、結果を判定することで、ブランキングプレート２０４の検査を行う。実施の形態１と同様、それぞれの判定結果は、出力される。実施の形態２の検査方法を用いることで、ブランキングプレート２０４（ブランキング装置）を描画装置１００に搭載する前の段階で、ブランキングプレート２０４の検査が可能となる。

実施の形態２におけるマルチビームのブランキング装置の検査方法は、図６とお同様である。

なお、判定（１）工程（Ｓ１０４）において、例えば、ブランキングプレート２０４（ブランキング装置）に搭載された個別ブランキング機構４７の個数がＳ個である場合、Ｓ個の個別ブランキング機構４７が短絡していた場合、全電流の電流値Ｉｔｏｔａｌは、理論上、Ｓ・Ｖｄｄ（Ｒ_０＋Ｒ_１）／Ｒ_０Ｒ_１という有限の値になる。また、Ｓ個の個別ブランキング機構４７のうち、ｎ個の個別ブランキング機構４７が短絡していた場合、全電流の電流値Ｉｔｏｔａｌは、理論上、ｎ・Ｖｄｄ（Ｒ_０＋Ｒ_１）／Ｒ_０Ｒ_１という有限の値になる。しかし、実際には、測定誤差が含まれるので、理論値で測定することは困難である。そこで、実施の形態２では、ブランキングプレート２０４に生じる短絡（ショート）数の許容値ａを予め設定する。そして、かかる許容値ａを使って閾値を予め設定しておく。例えば、閾値をａ・Ｖｄｄ（Ｒ_０＋Ｒ_１）／Ｒ_０Ｒ_１という有限値に設定する。そして、測定された電流値Ｉｔｏｔａｌがかかる閾値以下のゼロではない有限値であれば、短絡（ショート）が生じた許容値内の個数の個別ブランキング機構４７が存在すると判定する。測定された電流値Ｉｔｏｔａｌがかかる閾値を超える場合には、当該ブランキングプレート２０４は使用不可と判定される。

さらに、全電流の電流値Ｉｔｏｔａｌがゼロの場合に、ブランキングプレート２０４（ブランキング装置）に搭載されたすべての個別ブランキング機構４７（複数の個別ブランキング機構４７）は、それぞれ、異常が無い正常のブランキング動作ができる状態（Ｎｏｒｍａｌ）であるか、或いはＣＭＯＳインバータ回路７０と制御電極２４間に断線等が生じてＣＭＯＳインバータ回路７０と制御電極２４間が浮遊状態となった状態（電極線Ｏｐｅｎ）であると判定される点は実施の形態１と同様である。判定結果は、出力される。

判定（２）工程（Ｓ１０８）において、例えば、ブランキングプレート２０４（ブランキング装置）に搭載された個別ブランキング機構４７の個数がＳ個である場合、Ｓ個の個別ブランキング機構４７が、異常が無い正常のブランキング動作ができる状態（Ｎｏｒｍａｌ）である場合、全電流の電流値Ｉｔｏｔａｌは、理論上、Ｓ・Ｖｄｄ／（Ｒ_０＋Ｒ_１）という有限の値になる。また、Ｓ個の個別ブランキング機構４７のうち、ｍ個の個別ブランキング機構４７が、異常が無い正常のブランキング動作ができる状態（Ｎｏｒｍａｌ）である場合、全電流の電流値Ｉｔｏｔａｌは、理論上、ｍ・Ｖｄｄ／（Ｒ_０＋Ｒ_１）という有限の値になる。しかし、実際には、測定誤差が含まれるので、理論値で測定することは困難である。そこで、実施の形態２では、ブランキングプレート２０４に生じる断線が生じた個別ブランキング機構４７の許容数ｂを予め設定する。そして、かかる許容数ｂを使って閾値を予め設定しておく。例えば、閾値を（Ｓ−ｂ）・Ｖｄｄ／（Ｒ_０＋Ｒ_１）という有限値に設定する。そして、測定された電流値Ｉｔｏｔａｌがかかる閾値より小さければ、異常が無い正常のブランキング動作ができる状態（Ｎｏｒｍａｌ）の個別ブランキング機構４７の数が不足している、言い換えれば、ブランキングプレート２０４（ブランキング装置）に搭載されたすべての個別ブランキング機構４７（複数の個別ブランキング機構４７）のうち断線が生じた予め設定された許容数ｂ（第１の許容数）を超える個別ブランキング機構４７が存在すると判定する。判定結果は、出力される。

また、判定（３）工程（Ｓ１２４）において、例えば、測定対象グループ内の個別ブランキング機構４７の個数がＳ’個である場合、Ｓ’個の個別ブランキング機構４７が短絡していた場合、全電流の電流値Ｉｔｏｔａｌは、理論上、Ｓ’・Ｖｄｄ（Ｒ_０＋Ｒ_１）／Ｒ_０Ｒ_１という有限の値になる。また、Ｓ’個の個別ブランキング機構４７のうち、ｎ’個の個別ブランキング機構４７が短絡していた場合、全電流の電流値Ｉｔｏｔａｌは、理論上、ｎ’・Ｖｄｄ（Ｒ_０＋Ｒ_１）／Ｒ_０Ｒ_１という有限の値になる。よって、有限値を示せば、グループ内に短絡（ショート）が生じた個別ブランキング機構４７が存在することがわかる。短絡（ショート）が生じた個別ブランキング機構４７が存在するグループについては、描画装置１００に搭載した際にビームが試料１０１に届かないように対策を講じることになる。判定結果は、出力される。

また、判定（４）工程（Ｓ１２８）において、例えば、測定対象グループ内の個別ブランキング機構４７の個数がＳ’個である場合、Ｓ’個の個別ブランキング機構４７が、異常が無い正常のブランキング動作ができる状態（Ｎｏｒｍａｌ）である場合、全電流の電流値Ｉｔｏｔａｌは、理論上、Ｓ’・Ｖｄｄ／（Ｒ_０＋Ｒ_１）という有限の値になる。よって、閾値を予め設定しておく。例えば、閾値をＳ’・Ｖｄｄ／（Ｒ_０＋Ｒ_１）という有限値に設定する。そして、測定された電流値Ｉｔｏｔａｌがかかる閾値より小さければ、当該グループ内に断線が生じた個別ブランキング機構４７が存在することがわかる。判定結果は、出力される。

以上のように、実施の形態２によれば、実施の形態１と同様、描画装置１００にブランキングプレート２０４（ブランキング装置）を搭載する前の段階で、ブランキングプレート２０４内に、短絡（ショート）が生じた個別ブランキング機構が存在するかどうかを検査できる。さらに、描画装置１００にブランキングプレート２０４（ブランキング装置）を搭載する前の段階で、ブランキングプレート２０４内に、制御回路４１と制御電極２４間の断線が生じている個別ブランキング機構が存在するかどうかを検査できる。さらに、短絡（ショート）が生じた個別ブランキング機構および制御回路４１と制御電極２４間の断線が生じている個別ブランキング機構については、グループ単位で特定できる。

以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。上述した例では、各制御回路４１の制御用に１０ビットの制御信号が入力される場合を示したが、ビット数は、適宜設定すればよい。例えば、２ビット、或いは３ビット〜９ビットの制御信号を用いてもよい。なお、１１ビット以上の制御信号を用いてもよい。

また、装置構成や制御手法等、本発明の説明に直接必要しない部分等については記載を省略したが、必要とされる装置構成や制御手法を適宜選択して用いることができる。例えば、描画装置１００を制御する制御部構成については、記載を省略したが、必要とされる制御部構成を適宜選択して用いることは言うまでもない。

その他、本発明の要素を具備し、当業者が適宜設計変更しうる全てのマルチ荷電粒子ビームのブランキング装置、マルチ荷電粒子ビーム描画装置、及びマルチ荷電粒子ビームのブランキング装置の検査方法は、本発明の範囲に包含される。

２０ マルチビーム
２２ 穴
２４ 制御電極
２６ 対向電極
３０ 描画領域
３２ ストライプ領域
４１，４３ 制御回路
４６ 直流電源
４７ 個別ブランキング機構
４８ 直流電流計
６０ プルダウン抵抗
６６ プルアップ抵抗
６８，７０ ＣＭＯＳインバータ回路
６９ 保護抵抗
１００ 描画装置
１０１ 試料
１０２ 電子鏡筒
１０３ 描画室
１０５ ＸＹステージ
１０６ ファラディーカップ
１１０ 制御計算機
１１２ メモリ
１３０ 偏向制御回路
１３９ ステージ位置検出器
１４０，１４２ 記憶装置
１５０ 描画部
１６０ 制御部
２００ 電子ビーム
２０１ 電子銃
２０２ 照明レンズ
２０３ アパーチャ部材
２０４ ブランキングプレート
２０５ 縮小レンズ
２０６ 制限アパーチャ部材
２０７ 対物レンズ
２０８ 偏向器
２１０ ミラー

Claims (9)

1. ブランキング装置の不良個別ブランキング機構を検査するブランキング装置の検査方法であって、
   第１と第２の電位を選択的に印加可能な第１の電位印加部と、
   前記第１の電位が印加される第１の抵抗と、
   前記第１の電位印加部から前記第１と第２の電位が選択的に印加されると共に、前記第１の抵抗が接続された第１の電極と、
   前記第２の電位が印加される第２の抵抗と、
   前記第２の抵抗が接続されると共に、配線を介して前記第１と第２の電位が選択的に印加される第２の電極と、
   前記第１の電位印加部と前記第１の電極との間、若しくは前記配線中に直列に接続された第３の抵抗と、
   をそれぞれ備えた、アレイ配置され、マルチ荷電粒子ビームの対応ビームのブランキング制御を行う複数の個別ブランキング機構と、
   前記複数の個別ブランキング機構の第２の電極に、前記第１と第２の電位を選択的に印加可能な少なくとも１つの第２の電位印加部と、
   が搭載されたブランキング装置を用いて、各個別ブランキング機構について前記第１の電位印加部から前記第１の電位が前記第１の電極に印加され、前記少なくとも１つの第２の電位印加部のうち対応する第２の電位印加部から前記第２の電位が前記第２の電極に印加された状態で、各個別ブランキング機構へ前記第１と第２の電位差の電圧を供給する電源から流れる第１の電流値を測定する工程と、
   測定された第１の電流値が有限値であり、予め設定された第１の閾値以下の場合に、前記複数の個別ブランキング機構のうち短絡が生じた個別ブランキング機構が存在すると判定し、結果を出力する工程と、
   を備えたことを特徴とするマルチ荷電粒子ビームのブランキング装置の検査方法。
2. 前記第１の電位は正電位であり、前記第２の電位はグランド電位であることを特徴とする請求項１記載のマルチ荷電粒子ビームのブランキング装置の検査方法。
3. 測定された前記第１の電流値が前記第１の閾値を超える場合に、前記ブランキング装置は使用不可であると判定し、結果を出力することを特徴とする請求項２記載のマルチ荷電粒子ビームのブランキング装置の検査方法。
4. 前記第１の閾値は、前記複数の個別ブランキング機構のうち、短絡している個別ブランキング機構の数の許容値を用いて設定されることを特徴とする請求項３記載のマルチ荷電粒子ビームのブランキング装置の検査方法。
5. 前記各個別ブランキング機構について前記第１の電位印加部から前記第２の電位が前記第１の電極に印加され、前記対応する第２の電位印加部から前記第２の電位が前記第２の電極に印加された状態で前記電源から流れる第２の電流値を測定する工程と、
   測定された第２の電流値が有限値であり、予め設定された第２の閾値より小さい場合に、前記複数の個別ブランキング機構のうち断線が生じた予め設定された第１の許容数を超える個別ブランキング機構が存在すると判定し、結果を出力する工程と、
   をさらに備えたことを特徴とする請求項１記載のマルチ荷電粒子ビームのブランキング装置の検査方法。
6. 前記第２の電位はグランド電位であることを特徴とする請求項５記載のマルチ荷電粒子ビームのブランキング装置の検査方法。
7. 測定された第２の電流値が、前記第２の閾値以上の場合に前記ブランキング装置が使用可能であると判定し、結果を出力することを特徴とする請求項５記載のマルチ荷電粒子ビームのブランキング装置の検査方法。
8. 前記複数の個別ブランキング機構を個別ブランキング機構群ごとに複数のグループにグループ化する工程と、
   グループ毎に、当該グループ内の各個別ブランキング機構について前記第１の電位印加部から前記第１の電位が前記第１の電極に印加され、前記対応する第２の電位印加部から前記第２の電位が前記第２の電極に印加され、他のグループ内の各個別ブランキング機構については電流が流れないように制御された状態で、各個別ブランキング機構へ前記第１と第２の電位差の電圧を供給する電源から流れる第３の電流値を測定する工程と、
   グループ毎に、測定された第３の電流値が有限値である場合に、当該グループ内の個別ブランキング機構群のうち短絡が生じた個別ブランキング機構が存在すると判定し、結果を出力する工程と、
   をさらに備えたことを特徴とする請求項１記載のマルチ荷電粒子ビームのブランキング装置の検査方法。
9. グループ毎に、当該グループ内の各個別ブランキング機構について前記第１の電位印加部から前記第２の電位が前記第１の電極に印加され、前記対応する第２の電位印加部から前記第２の電位が前記第２の電極に印加され、他のグループ内の各個別ブランキング機構については電流が流れないように制御された状態で前記電源から流れる第４の電流値を測定する工程と、
   グループ毎に、測定された第４の電流値が有限値であり、予め設定された第３の閾値より小さい場合に当該グループ内の個別ブランキング機構群のうち断線が生じた個別ブランキング機構が存在すると判定し、結果を出力する工程と、
   をさらに備えたことを特徴とする請求項８記載のマルチ荷電粒子ビームのブランキング装置の検査方法。

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