KR101696983B1 - FinFET 상에 트렌치를 형성하는 방법 및 그 FinFET - Google Patents

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Abstract

FinFET 상에 트렌치를 형성하기 위한 방법이 제공된다. 예시적인 실싱예에 있어서, 제 1 층간 유전체층가 FinFET의 제 1 게이트와 제 2 게이트 사이에 개재된 방식으로 형성된다. 제 2 층간 유전체층이 제 1 층간 유전체층, FinFET의 제 1 게이트 및 FinFET의 제 2 게이트 위에 형성된다. 포토레지스트층이 제 2 층간 유전체층 상부에 형성된다. 그리고, 포토레지스트층 아래에 있지 않는 제 2 층간 유전체층의 부분이 에칭된다.

Description

FinFET 상에 트렌치를 형성하는 방법 및 그 FinFET{METHOD OF FORMING TRENCH ON FINFET AND FINFET THEREOF}
본 특허 문헌에서 설명된 기술은 일반적으로 반도체 구조물 상에 트렌치를 형성하는 방법 및 그 반도체 구조물에 관한 것이고, 보다 구체적으로는 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 상에 트렌치를 형성하는 방법 및 그 FinFET에 관한 것이다.
FinFET 공정에서, 트렌치는 금속 게이트 재료를 그 내부에 성막(deposite)하기 위해 형성된다. 그러나, FinFET 상에 트렌치를 형성하는 종래의 공정에서는 더미 폴리 게이트를 패터닝하는 동안에 트렌치의 테이퍼드 프로파일(tapered profile)이 쉽게 도입된다. 테이퍼드 프로파일은, 트렌치가 게이트 금속 재료로 성막된 후에 어 트렌치 내에 공동(void)을 초래할 수 있다.
도 1 내지 도 5는 FinFET의 트렌치 형성 동안의 여러 단면도를 도시한다.
도 6은 FinFET의 예시적인 실시예의 사시도를 도시한다.
도 7 내지 도 13은 도 6의 실시예의 형성 동안의 게이트 부분의 일부의 여러 단면도를 도시한다.
도 14는 FinFET 상에 트렌치를 형성하기 위한 예시적인 방법의 흐름도를 도시한다.
도 1 내지 도 5는 FinFET의 트렌치 형성 동안의 여러 단면도를 도시한다.
도 1은 폴리 포토리소그래피 공정에서 포토레지스트(101 및 102)가 폴리층(130) 상에 형성되는 것을 나타낸다. 게이트 산화물층(120)이 폴리층(130) 아래에 있다. 기판층(110)이 게이트 산화물층(120) 아래에 있다.
도 1에 나타낸 구조물 상에 폴리 패터닝 공정을 완료한 후에, 도 2는 기판층(110) 위의 더미 폴리 부분으로서 작용하는 폴리층(130)의 테이퍼드 부분을 나타낸다.
도 2에 나타낸 구조물 상에 층간 유전체(inter-layer dielectric; ILD) 성막 공정 및 ILD 화학 기계적 연마(chemical mechanical polishing; CMP) 공정을 수행한 후에, 도 3은 ILD층의 복수의 부분들, 예를 들어 폴리층(130)의 테이퍼드 부분이 사이에 개재되는 2개의 ILD 부분(310 및 320)을 나타낸다. 제 1 스페이서(330)가 폴리층(130)의 테이퍼드 부분과 ILD 부분(310) 사이에 형성된다. 제 2 스페이서(340)가 폴리층(130)의 테이퍼드 부분과 ILD 부분(320) 사이에 형성된다.
도 3에 나타낸 구조물 상에 더미 폴리 제거 공정을 수행한 후에, 도 4는 트렌치(460)를 형성하기 위해 제거된 폴리층(130)의 테이퍼드 부분을 나타낸다.
예를 들어 하이 k/금속 게이트(HK/MG) 공정을 이용하여, 도 4에 나타낸 구조물 상에 게이트 성막 공정을 수행한 후에, 도 5는 트렌치(460) 위와 트렌치(460) 내의 금속 게이트층(570)을 나타낸다. 트렌치(460)의 테이퍼드 프로파일 때문에, 도 5에 나타낸 공동(580)와 같은 어떤 공동들이 또한 게이트 성막 공정 동안에 도입될 수 있다. 이들 공동들은 금속 게이트층(570)의 도전성을 크게 감소시킬 수 있다.
상기 언급된 FinFET 공정에서 금속 게이트층 내의 공동들에 의해 야기되는 도전성 문제를 개선하기 위해서, 본 개시는 개선된 FinFET의 트렌치 형성 방법 및 그 FinFET을 교시한다.
도 6은 FinFET(600)의 예시적인 실시예의 사시도를 도시한다. FinFET(600)은 게이트 부분(610), 소스 부분(620), 및 드레인 부분(630)을 포함한다.
도 7 내지 도 13은 도 6의 실시예의 형성 동안의 게이트 부분(610)의 일부의 여러 단면도를 도시한다.
도 7에서, 기판(705)이 먼저 형성된다. 기판(705) 상에 게이트 산화물층(725)이 성막된다. 게이트 산화물층(725) 위에 제 1 폴리층(730)이 성막된다. 게이트 산화물층(725) 및 제 1 폴리층(730)이 게이트 부분의 제 1 게이트(710) 및 제 2 게이트(720)의 바디를 형성하기 위해 패터닝된다. 게이트 산화물층(725) 및 제 1 폴리층(730)은 패터닝된 후에 복수의 분리된 부분들을 포함할 수 있다. 예를 들어, 제 1 게이트(710)의 바디는 제 1 폴리층(730)의 제 1 부분(732) 및 게이트 산화물층(725)의 제 1 부분(722)을 포함한다. 제 2 게이트(720)의 바디는 제 1 폴리층(730)의 제 2 부분(734) 및 게이트 산화물층(725)의 제 2 부분(724)을 포함한다.
게다가, 일부 스페이서는 제 1 게이트(710) 및 제 2 게이트(720)의 측면 상에 배치될 수 있다. 예를 들어, 제 1 스페이서(752)는 제 1 게이트(710)의 바디의 제 1 측면(예를 들어, 우측면)에 인접하여 형성될 수 있다. 제 2 스페이서(754)는 제 1 게이트(710)의 바디의 제 1 측면에 대향하는 제 1 게이트(710)의 바디의 제 2 측면(예를 들어, 좌측면)에 인접하여 형성될 수 있다. 제 3 스페이서(756)는 제 1 게이트(710)의 바디의 제 2 측면에 마주보는 제 2 게이트(720)의 바디의 제 1 측면(예를 들어, 우측면)에 인접하여 형성될 수 있다. 제 4 스페이서(758)는 제 2 게이트(720)의 바디의 제 1 측면에 대향하는 제 2 게이트(720)의 바디의 제 2 측면(예를 들어, 좌측면)에 인접하여 형성될 수 있다.
화학 기계적 연마(CMP) 절차가, 제 1 스페이서(752), 제 2 스페이서(754), 제 3 스페이서(756) 및 제 4 스페이서(758)를 형성한 후에, 제 1 게이트(710) 및 제 2 게이트(720) 상에 선택적으로 수행된다. CMP 절차는 제 1 게이트(710) 및 제 2 게이트(720)의 상면을 평탄화하기 위해 이용된다. 그리고 구체적으로, CMP 절차는 스페이서(752 및 754) 및 제 1 폴리층(730)의 제 1 부분(732)의 상면을 평탄화하기 위해 이용되고, 또한 스페이서(756 및 758) 및 제 1 폴리층(730)의 제 2 부분(734)의 상면을 평탄화하기 위해 이용된다.
도 8에서는, 도 7에서 제 1 게이트 및 제 2 게이트가 형성된 후에, 초기 ILD층(820)이 도 7에 도시되었던 게이트 부분의 일부 상에 더 성막된다.
도 9에서는, 초기 ILD층(820)의 성막이 완료된 후에, 초기 ILD층(820)이 제1 ILD층(930)을 형성하기 위해 에칭될 수 있다. CMP 절차는 제 1 ILD층(930)의 상면의 평탄화 및 제 1 게이트 및 제 2 게이트의 상면의 평탄화를 위해 제 1 ILD층(930) 상에 선택적으로 수행된다.
제 1 ILD층(930)을 형성한 후에, 제 2 ILD층(910)이 제 1 게이트, 제 2 게이트, 및 제 1 ILD층(930) 위에 성막된다. 포토레지스트층(920)은 또한 제 1 게이트 및 제 2 게이트의 액티브 영역을 정의하기 위해 제 2 ILD층(910) 위에 패터닝된다.
도 10에서, 에칭 공정이 도 9에 나타낸 게이트 영역의 부분 상에 수행된다. 에칭 공정 후에, 포토레지스트층(920) 아래에 있지 않은 제 2 ILD층(910)의 부분은 트렌치(1010 및 1020)와 같은 복수의 트렌치를 형성하기 위해 실질적으로 에칭된다. 포토레지스트층(920)은 또한 실질적으로 제거된다. 트렌치(1010 및 1020) 주위의 제 2 ILD층(910)의 코너들도 약간 에칭될 수 있다.
일실시예에 있어서, 도 10에서의 에칭 공정은 건식 에칭 공정일 수 있다. 다른 실시예에서, 도 10에서의 에칭 공정은 습식 에칭 공정일 수 있다.
도 11에서는, 도 10에 도시한 에칭 공정 후에, 제 2 폴리층(1105)이 트렌치(1010 및 1020) 내와 제 1 게이트 및 제 2 게이트 위에 성막될 수 있다. CMP 공정은 평탄화를 위해 제 2 폴리층(1105) 및 제 2 ILD층(910)의 상면에 선택적으로 수행된다.
도 12에서는, 제 2 폴리층(1105) 및 제 1 폴리층의 제 1 부분(732) 및 제 2 부분(734)이 제 1 트렌치(1201) 및 제 2 트렌치(1202)를 형성하기 위해 실질적으로 에칭된다. 제 1 트렌치(1201)는 제 1 게이트를 위해 정의된다. 제 2 트렌치(1202)는 제 2 게이트를 위해 정의된다. 게이트 산화물층의 부분들(722 및 724)도 에칭된다.
일실시예에 있어서, 도 12에서의 에칭 공정은 건식 에칭 공정일 수 있다. 다른 실시예에 있어서, 도 12에서의 에칭 공정은 습식 에칭 공정일 수 있다.
도 13에서는, 제 1 트렌치(1201) 및 제 2 트렌치(1202) 내에 게이트 금속 재료를 성막한 후에, 게이트 금속 재료(1310)가 게이트 영역의 일부에 정의된 제 1 트렌치(1201) 및 제 2 트렌치(1202) 내에 성막된다. 게이트 금속 재료(1310)를 성막한 후에 대체 게이트 공정이 완료된다. 게이트 금속 재료(1310)를 성막하기 전에 산화막(1320)이 제 2 ILD층(910) 및 스페이서(752, 754, 756 및 758) 위에 실질적으로 형성될 수 있다.
도 7 내지 도 13에 나타낸 공정으로부터 관찰될 수 있는 바와 같이, 제 1 트렌치(1201) 및 제 2 트렌치(1202)는 2단계에 의해 형성될 수 있다. 제 1 단계는 도 9에 나타낸 제 1 ILD층(930)의 성막을 수행하도록 도 7 내지 도 9에 의해 나타내어진다. 제 2 단계는 도 10에 나타낸 제 2 ILD층(910)의 성막을 수행하도록 도 9 내지 도 10에 의해 나타내어진다.
2단계 공정의 도움으로, 도 10에서의 ILD층(910)의 부분들(911 및 914) 사이의 예시적인 트렌치 및 그 부분들 사이의 제 2 트렌치의 개구부는 충분히 넓을 것이다. 그 결과, 공동의 형성은 도 13에 나타낸 게이트 성막 공정 동안에 감소될 것이다. 게이트의 도전성은 게이트 성막 공정을 수행한 후에 잘 유지될 수 있다. 다르게 말하면, 도 4에 나타낸 트렌치(460)의 테이퍼드 개구부는 상기 언급된 실시예에서 도입되지 않는다.
본 발명개시를 읽은 후의 당업자는 실시예들이 또한 본 발명개시의 상세에 따라 FinFET 상에 다수의 트렌치를 생성함으로써 형성될 수도 있다는 것을 인지할 것이다.
도 14는, 도 6 내지 도 13에 관련된 설명 및 도면에 기초하여 FinFET 상에 트렌치를 형성하는 예시적인 방법의 흐름도를 도시한다. 상기 방법은 다음의 단계들을 포함한다: FinFET의 제 1 게이트(710)와 제 2 게이트 사이에 개재된 방식으로 제 1 층간 유전체층(930)을 형성한다(1402). 제 1 층간 유전체층(820), FinFET의 제 1 게이트, 및 FinFET의 제 2 게이트 위에 제 2 층간 유전체층(910)을 형성한다(1404). 제 2 층간 유전체층(910) 상부에 포토레지스트층(920)을 패터닝한다(1406). 포토레지스트층(920) 아래에 있지 않은 제 2 층간 유전체층(910)의 부분을 에칭한다(1408).
본 발명개시는 FinFET 상에 트렌치를 형성하는 방법을 교시한다. 일실시예에 있어서, 제 1 층간 유전체층이 FinFET의 제 1 게이트와 제 2 게이트 사이에 개재된 방식으로 형성된다. 제 2 층간 유전체층이 제 1 층간 유전체층, FinFET의 제 1 게이트, 및 FinFET의 제 2 게이트 위에 형성된다. 포토레지스트층이 제 2 층간 유전체층 상부에 패터닝된다. 그리고, 포토레지스트층 아래에 있지 않는 제 2 층간 유전체층의 부분이 에칭된다.
본 발명개시는 FinFET을 또한 교시한다. 일실시예에 있어서, FinFET은 제 1 게이트, 제 2 게이트, 제 1 층간 유전체층, 및 제 2 층간 유전체층을 포함한다. 1 층간 유전체층은 제 1 게이트와 제 2 게이트 사이에 개재된 방식으로 형성된다. 제 2 층간 유전체층은 제 1 층간 유전체층 상부에 패터닝된다.
본 발명개세는 또한 FinFET 상에 트렌치를 형성하는 방법을 교시한다. 일실시예에 있어서, 기판 상에 게이트 산화물이 성막된다. 게이트 산화물 위에 폴리층이 성막된다. FinFET의 제 1 게이트의 바디 및 FinFET의 제 2 게이트의 바디를 형성하기 위해 게이트 산화물층 및 폴리층이 패터닝된다. 제 1 게이트와 제 2 게이트 사이에 개재된 방식으로 제 1 층간 유전체층이 형성된다. 제 1 층간 유전체층, FinFET의 제 1 게이트, 및 FinFET의 제 2 게이트 위에 제 2 층간 유전체층이 형성된다. 제 2 층간 유전체 상부에 포토레지스트층이 패터닝된다. 포토레지스트층 아래에 있지 않는 제 2 층간 유전체층의 부분이 에칭된다.
본 기재된 설명은, 본 발명개시의 실시예를 개시하고, 최고의 모드를 포함하고, 또한 당업자로 하여금 본 발명개시의 여러 실시예들을 제조 및 이용할 수 있게 하기 위한 예들을 이용한다. 본 발명개시의 특허가능한 범위는 당업자에게 발생하는 다른 예들을 포함할 수 있다. 당업자는 여러 실시예들이 특정 상세들 중 하나 이상 없이, 또는 다른 대체 및또는 추가의 방법, 재료 또는 컴포넌트들과 함께 실시될 수 있다는 것을 인지할 것이다. 잘 알려진 구조물, 재료 또는 동작은, 본 발명개시의 여러 실시예의 양상들을 모호하게 하는것을 피하기 위해 상세히 도시되거나 설명되지 않을 수 있다. 도면에 나타낸 여러 실시예들은 예시의 표현을 도시한 것이고, 반드시 일정한 비율로 그려지지는 않는다. 특정 피처, 구조물, 재료 또는 특성이 하나 이상의 실시예들에서 임의의 적합한 방식으로 결합될 수 있다. 다양한 추가의 층들 및/또는 구조물들이 포함될 수 있고/있거나 설명된 피처들이 다른 실시예에서 생략될 수 있다. 여러 동작들이, 본 발명개시를 이해하는데 가장 도움이 되는 방식으로, 차례대로 다중 이산 동작들로 설명될 수 있다. 그러나, 설명의 순서는 이들 동작들이 반드시 순서에 의존한다는 것을 의미하도록 해석되어서는 안된다. 특히, 이들 동작들은 제시의 순서대로 수행될 필요는 없다. 여기서 설명된 동작들은 설명된 실시예들과 상이한 순서로, 직렬 또는 병렬로 수행될 수 있다. 여러 추가의 동작들이 수행되고/수행되거나 설명될 수 있다. 동작들은 추가의 실시예에서 생략될 수 있다.
서술된 설명 및 다음의 청구 범위들은 좌, 우, 상부, 저부, 위, 아래, 상위, 하위, 제 1, 제 2 등과 같은 용어들을 포함할 수 있고, 이들은 설명의 목적으로만 사용되고, 제한을 의미하지 않는다. 예를 들어, 상대적인 수직 위치를 나타내는 용어들은, 기판 또는 집적 회로의 디바이스측(또는 액티브 표면)이 그 기판의 "상부" 표면이고, 기판은 실제, 기판의 "상부"측이 표준 측지 좌표에서 "저부"측보다 낮을 수 있고, 여전히 "상부"라는 용어의 의미 내에 떨어질 수 있도록, 임의의 방위로 있을 수 있는 상황을 말할 수 있다. 여기서 사용된(청구 범위에서 포함하는) 바와 같은 "상"이란 용어는 특별히 언급되지 않는 한, 제 2 층 "상"의 제 1 층은 제 2 층 상에 직접적으로 있고 제 2 층에 바로 접촉하여 있다는 것을 나타내지 않을 수 있고; 제 1 층과 상기 제 1 층 상의 제 2 층 사이에 제 3 층 또는 다른 구조물이 있을 수 있다. 예로서, 여기서 설명된(청구 범위에서 포함하는) "소스' 및 "드레인"에 관한 구조물, 레이아웃, 재료, 동작, 전압 레벨, 또는 전류 레벨은 대칭의 디바이스인 "소스" 및 "드레인"을 갖는 트랜지스터의 결과로서 교환가능할 수 있다. "기판"이란 용어는 반도체 재료층(다른 재료를 포함하는 어셈블리 내에서 또는 단독으로) 및 반도체 웨이퍼(다른 재료를 그 위에 포함하는 어셈블리 내에서 또는 단독으로)와 같은 벌크 반도체 재료를 포함하지만, 그것에 제한되지 않은 하나 이상의 반도체 재료를 포함하는 임의의 구성물을 말할 수 있다. 여기서 설명된 디바이스 또는 물품의 실시예는 다양한 위치 및 방위로 제조, 사용 또는 적재될 수 있다. 당업자는 도면에 도시된 여러 컴포넌트에 대한 여러 동등한 조합 및 대체들을 인지할 것이다.

Claims (10)

  1. 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 상에 트렌치(trench)를 형성하는 방법에 있어서,
    상기 FinFET의 제 1 게이트와 제 2 게이트 상부에 제 1 층간 유전체층을 형성하는 단계;
    상기 제 1 층간 유전체층, 상기 FinFET의 상기 제 1 게이트, 및 상기 FinFET의 상기 제 2 게이트 위에 제 2 층간 유전체층을 형성하는 단계;
    상기 제 2 층간 유전체층 상부의 포토레지스트층을 패터닝하는 단계;
    상기 제 1 게이트 및 상기 제 2 게이트를 노출시키기 위하여 상기 포토레지스트층 아래에 있지 않는 상기 제 2 층간 유전체층의 부분을 에칭하는 단계;
    상기 제 2 층간 유전체층 내에, 그리고 상기 제 1 게이트 및 상기 제 2 게이트 상부에 제 1 폴리실리콘층을 형성하는 단계; 및
    상기 제 1 층간 유전체층 및 상기 제 2 층간 유전체층을 통해 제 1 트렌치 및 제 2 트렌치를 형성하기 위해 상기 제 1 게이트, 상기 제 2 게이트 및 상기 제 1 폴리실리콘층을 제거하는 단계
    를 포함하는, FinFET 상에 트렌치를 형성하는 방법.
  2. 제 1 항에 있어서,
    기판 상에 게이트 산화물층을 성막하는(depositing) 단계;
    상기 게이트 산화물층 위에 제 2 폴리실리콘층을 성막하는 단계; 및
    상기 FinFET의 상기 제 1 게이트의 바디 및 상기 FinFET의 상기 제 2 게이트의 바디를 형성하기 위해 상기 게이트 산화물층 및 상기 제 2 폴리실리콘층을 패터닝하는 단계
    를 더 포함하는, FinFET 상에 트렌치를 형성하는 방법.
  3. 제 2 항에 있어서,
    상기 FinFET의 상기 제 1 게이트의 바디의 제 1 측면에 인접하여 제 1 스페이서를 형성하는 단계; 및
    상기 FinFET의 상기 제 1 게이트의 바디의 상기 제 1 측면에 대향하는 상기 FinFET의 상기 제 1 게이트의 바디의 제 2 측면에 인접하여 제 2 스페이서를 형성하는 단계
    를 더 포함하는, FinFET 상에 트렌치를 형성하는 방법.
  4. 제 3 항에 있어서,
    상기 FinFET의 상기 제 1 게이트의 바디의 상기 제 2 측면에 마주보는 상기 FinFET의 상기 제 2 게이트의 바디의 상기 제 1 측면에 인접하여 제 3 스페이서를 형성하는 단계; 및
    상기 FinFET의 상기 제 2 게이트의 바디의 상기 제 1 측면에 대향하는 상기 FinFET의 상기 제 2 게이트의 바디의 제 2 측면에 인접하여 제 4 스페이서를 형성하는 단계
    를 더 포함하는, FinFET 상에 트렌치를 형성하는 방법.
  5. 제 4 항에 있어서,
    상기 제 1 스페이서, 상기 제 2 스페이서, 상기 제 3 스페이서, 및 상기 제 4 스페이서를 형성하는 단계 후에, 상기 FinFET의 상기 제 1 게이트 및 상기 제 2 게이트 상에 화학 기계적 연마(chemical mechanical polishing; CMP)를 수행하는 단계
    를 더 포함하는, FinFET 상에 트렌치를 형성하는 방법.
  6. 제 1 항에 있어서,
    상기 FinFET의 상기 제 1 게이트와 상기 제 2 게이트 상부에 상기 제 1 층간 유전체층을 형성하는 단계 후에, 상기 제 1 층간 유전체층 상에 화학 기계적 연마를 수행하는 단계
    를 더 포함하는, FinFET 상에 트렌치를 형성하는 방법.
  7. 제 1 항에 있어서,
    상기 포토레지스트층 아래에 있지 않는 상기 제 2 층간 유전체층의 부분을 에칭하는 단계 동안에 상기 포토레지스트층을 에칭하는 단계
    를 더 포함하는, FinFET 상에 트렌치를 형성하는 방법.
  8. 제 1 항에 있어서,
    상기 포토레지스트층 아래에 있지 않는 상기 제 2 층간 유전체층의 부분을 에칭하는 단계는 건식 에칭 또는 습식 에칭 중 적어도 하나를 이용하여 상기 포토레지스트층 아래에 있지 않는 상기 제 2 층간 유전체층의 부분을 에칭하는 단계를 포함하는 것인, FinFET 상에 트렌치를 형성하는 방법.
  9. 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)에 있어서,
    서로 다른 폭의 상부 부분 및 하부 부분을 갖는 제 1 게이트로서, 상기 제 1 게이트의 상부 부분은 상기 제 1 게이트의 하부 부분 위에 배치되는 것인, 제 1 게이트;
    서로 다른 폭의 상부 부분 및 하부 부분을 갖는 제 2 게이트로서, 상기 제 2 게이트의 상부 부분은 상기 제 2 게이트의 하부 부분 위에 배치되는 것인, 제 2 게이트;
    상기 제 1 게이트와 상기 제 2 게이트 사이에 개재된 방식으로 형성된 제 1 층간 유전체층으로서, 상기 제 1 층간 유전체층은 상기 제 1 게이트 및 상기 제 2 게이트의 하부 부분들의 높이와 동일한 두께를 갖는 것인, 제 1 층간 유전체층; 및
    상기 제 1 층간 유전체층 상부에 패터닝되고 상기 제 1 게이트 및 상기 제 2 게이트 사이에 개재된 방식으로 형성된 제 2 층간 유전체층
    을 포함하고,
    상기 제 1 게이트의 하부 부분은 상기 제 1 게이트의 상부 부분보다 작은 폭을 갖고, 상기 제 2 게이트의 하부 부분은 상기 제 2 게이트의 상부 부분보다 작은 폭을 갖는 것인, FinFET.
  10. 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 상에 트렌치를 형성하는 방법에 있어서,
    기판 상에 게이트 산화물을 성막하는 단계;
    상기 게이트 산화물 위에 제 1 폴리실리콘층을 성막하는 단계;
    상기 FinFET의 제 1 게이트의 바디 및 상기 FinFET의 제 2 게이트의 바디를 형성하기 위해 상기 게이트 산화물층 및 상기 제 1 폴리실리콘층을 패터닝하는 단계;
    상기 제 1 게이트와 상기 제 2 게이트 상부에 제 1 층간 유전체층을 형성하는 단계;
    상기 제 1 층간 유전체층, 상기 FinFET의 상기 제 1 게이트, 및 상기 FinFET의 상기 제 2 게이트 위에 제 2 층간 유전체층을 형성하는 단계;
    상기 제 2 층간 유전체층 상부의 포토레지스트층을 패터닝하는 단계;
    상기 제 1 게이트 및 상기 제 2 게이트를 노출시키기 위하여 상기 포토레지스트층 아래에 있지 않는 상기 제 2 층간 유전체층의 부분을 에칭하는 단계;
    상기 제 2 층간 유전체층 내에, 그리고 상기 제 1 게이트 및 상기 제 2 게이트 상부에 제 2 폴리실리콘층을 형성하는 단계; 및
    상기 제 1 층간 유전체층 및 상기 제 2 층간 유전체층을 통해 제 1 트렌치 및 제 2 트렌치를 형성하기 위해 상기 제 1 게이트, 상기 제 2 게이트 및 상기 제 2 폴리실리콘층을 제거하는 단계
    를 포함하는, FinFET 상에 트렌치를 형성하는 방법.
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