KR101692513B1 - 향상된 2차 노이즈 성형 구획 및 동적 엘리먼트 매칭 기술 - Google Patents

향상된 2차 노이즈 성형 구획 및 동적 엘리먼트 매칭 기술 Download PDF

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Abstract

디지털 입력 신호의 노이즈 성형 분할을 수행하기 위한 방법 및 회로는 입력 신호를 프로세싱하기 위해 다수의 층들을 사용하는 것을 포함할 수도 있다. 제1의 층에서, 입력 신호의 최상위 비트는 복수의 브랜치로 분배될 수도 있다. 동적 엘리먼트 매칭은 입력 신호의 최하위 비트를 사용하여 수행될 수도 있다. 동적 엘리먼트 매칭의 결과에 기초하여, 복수의 브랜치에 값이 더해질 수도 있다. 불충분한 데이터 액티비티가 있으면, 데이터 액티비티를 증가시키기 위해 다이내믹스 향상이 수행될 수도 있다. 제1의 층의 복수의 브랜치 각각의 출력 신호는 제2의 층에 제공될 수도 있고, 제2의 층에서는, 출력 신호의 각각에 대해 이들 단계가 반복될 수 있다. 제2의 층의 출력은 복수의 3레벨 유닛 엘리먼트에 제공될 수도 있다.

Description

향상된 2차 노이즈 성형 구획 및 동적 엘리먼트 매칭 기술{ENHANCED SECOND ORDER NOISE SHAPED SEGMENTATION AND DYNAMIC ELEMENT MATCHING TECHNIQUE}
관련 출원의 상호 참조
본 출원은 2012년 11월 30일자로 출원된 미국 특허 가출원 제61/731,970호에 의해 주어지는 우선권의 이익을 주장하며, 상기 출원 전체는 참조에 의해 본원에 통합된다.
배경
본 출원의 주제는 시그마-델타(ΣΔ) 노이즈 성형 타입(noise shaping type)의 혼합 신호 컨버터를 대상으로 하며, 특히, 균일하게 가중치가 부여된 엘리먼트를 활용하는 혼합 신호 디지털-아날로그 컨버터(digital-to-analog converter; DAC)를 대상으로 한다.
다중 비트 시그마-델타 DAC는 독립형 디지털-아날로그 변환에서 고정밀 아날로그 신호를 재구성하기 위해, 또는 아날로그-디지털 변환 회로의 일부로서 널리 사용된다. 이러한 타입의 DAC에서, 회로 불완전성의 결과로서, 균일하게 가중치가 부여된 아날로그 엘리먼트의 미스매치는, 변환기의 성능을 심각하게 저하시키는 고조파 왜곡(harmonic distortion)을 가져온다. DEM(Dynamic element matching; 동적 엘리먼트 매칭) 기술은, 스펙트럼적으로 편평하게 하거나, 또는 더 좋게는, 고조파를, 신호 대역폭을 넘는 고역통과된 노이즈로 변환하는 것에 의해, 변환기 신호대잡음비를 향상시키기 위해 사용되어 왔다. 결과적으로, 변환기의 THD(total-harmonic-distortion; 전고조파 왜곡) 및 SNR(signal-to-noise ratio; 신호대잡음비)가 크게 향상된다.
그러나, 기존 디지털-아날로그 변환 방법은, 여전히 2차 DEM이 더 높은 OSR(over-sampling ratios; 오버샘플링 비)을 필요로 하는 고차 노이즈를 성형할 수 없고 또한 저레벨 신호를 효율적으로 핸들링할 수 없게 된다. 또한, 기존 2차 DEM 로직은 더 큰 양의 공간을 차지하고 3레벨 유닛 엘리먼트와 함께 동작하지 않는다.
따라서, 본 발명가는 선행기술에서, 낮은 신호 레벨에서도 고차 노이즈 성형을 달성할 수 있고, 면적 효율적이며 3레벨 유닛 엘리먼트와 함께 동작할 수 있는 고차 DEM의 효율성을 증가시킬 필요성을 확인하였다.
따라서, 본 발명의 특징이 이해될 수 있도록, 다수의 도면이 하기에 설명된다. 그러나, 첨부된 도면은 본 발명의 특정 실시형태만을 예시하는 것이며 따라서 본 발명의 범위를 제한하는 것으로 간주되어선 안되고, 발명에 대해 다른 균등하게 유효한 실시형태를 포괄할 수도 있다는 것을 주목해야 한다.
도 1a 내지 도 1c는 전형적인 다중 비트 노이즈 성형 오버샘플링 ADC(multi-bit noise-shaped oversampling ADC) 및 그 ADC에서 사용될 수 있는 상이한 유닛 엘리먼트를 예시한다.
도 2는 일반화된 2차 DEM 로직을 예시한다.
도 3은 본 개시의 예시적인 실시형태에 따른 회로와 함께 애플리케이션을 발견할 수도 있는 예시적인 분할 회로의 블록도이다.
도 4는 본 개시의 예시적인 실시형태에 따른 DEM DAC 회로와 함께 애플리케이션을 발견할 수도 있는 예시적인 DEM DAC의 아키텍쳐를 예시한다.
도 5 및 도 6은 본 개시의 예시적인 실시형태에 따른 DEM DAC 회로와 함께 애플리케이션을 발견할 수도 있는 예시적인 분할 회로를 예시한다.
도 7은 도 5 및 도 6에 도시된 분할 회로에 의해 프로세싱되는 입력 신호의 트리도를 예시한다.
도 8은 본 개시의 예시적인 실시형태에 따라 애플리케이션을 발견할 수도 있는 다층 DEM DAC 회로에 대한 아키텍쳐를 예시한다.
도 9는 본 개시의 실시형태에 따른 입력 신호에 대해 노이즈 성형 분할(noise shaped splitting)을 수행하는 방법을 예시한다.
상세한 설명
본 발명의 실시형태는 다수의 층을 사용하여 디지털 입력 신호의 노이즈 성형 분할을 수행하기 위한 방법 및 회로를 포함한다. 2개의 층을 사용하는 일 실시형태에서, 제1의 층에서, 입력 신호의 최상위 비트는 복수의 브랜치로 분배될 수도 있다. 동적 엘리먼트 매칭은 입력 신호의 최하위 비트를 사용하여 수행될 수도 있다. 동적 엘리먼트 매칭의 결과에 기초하여, 복수의 브랜치에 값이 더해질 수도 있다. 입력 신호는 충분한 데이터 액티비티가 있는지를 결정하도록 분석될 수도 있다. 불충분한 데이터 액티비티가 있으면, 데이터 액티비티를 증가시키기 위해 다이내믹스 향상이 수행될 수도 있다. 제1의 층의 복수의 브랜치 각각의 출력 신호는 제2의 층에 제공될 수도 있고, 제2의 층에서는, 출력 신호의 각각에 대해 이들 단계가 반복될 수 있다. 제2의 층의 출력은 복수의 3레벨 유닛 엘리먼트에 제공될 수도 있다. 복수의 3레벨 유닛 엘리먼트는 출력 각각의 출력 값에 기초하여 양으로(positively) 선택될 수도 있거나, 음으로(negatively) 선택될 수도 있거나 또는 선택되지 않을 수 있다.
전형적인 다중 비트 노이즈 성형 오버샘플링 ADC(100)가 도 1a에 도시된다. ADC(100)는 가산기(105), 루프 필터(110), 양자화기(120), DEM(동적 엘리먼트 매칭) 로직 블록(130) 및 피드백 DAC(140)를 포함할 수도 있다. 피드백 DAC(140)는 다수의 유닛 엘리먼트(144.1~144.N) 및 가산기(146)를 포함할 수도 있다. ADC(100)는 아날로그 입력 신호(y(t))를 수신하고 또한 입력 신호(y(t))의 디지털 표현인 N개의 값의 디지털 출력(y[n])을 생성할 수도 있다. 입력 신호(y(t))는 가산기(105)를 통해 DAC(140)의 출력(ya(t))과 비교될 수도 있다. 가산기(105)로부터의 출력 신호는 루프 필터(110)에 의해 필터링될 수 있고, 루프 필터(110)는 가산기(105)로부터 출력되는 신호에 대해 적분을 효율적으로 수행할 수도 있다. 루프 필터(110)로부터의 출력은 N개의 값의 디지털 출력(y[n])을 제공하는 양자화기(120)로 제공될 수도 있다.
DEM 로직 블록(130)은 N개의 값의 디지털 출력(y[n])을, yS1[n]~ySN[n]으로 표시되는 N개의 1비트 시퀀스로 매핑할 수도 있다. DEM 로직 블록(130)의 출력은 유닛 엘리먼트(144.1~144.N)로 라우팅될 수도 있다. 유닛 엘리먼트(144.1~144.N)의 각각은 DEM 로직 블록(130)으로부터 수신된 신호를 아날로그 신호로 변환하고 유닛 엘리먼트(144.1~144.N)의 각각의 출력은 가산기(146)를 통해 가산되어 출력 신호(ya(t))를 생성할 수도 있다.
ADC(100)는 엘리먼트 대 엘리먼트 미스매치를 선형화하기 위한 DEM 로직 블록(130)을 포함한다. DEM 로직 블록(130)은 엘리먼트(144.1~144.N) 미스매치 에러에 대해 하이패스 기능을 적용하여, 변환기의 SNR을 저하시키지 않도록 아주 작은 인밴드 미스매치 노이즈를 발생시킨다. 지금까지, 2레벨 유닛 엘리먼트 아키텍쳐를 갖는 DEM을 구현하기 위한 다양한 방식을 나타내는 많은 공개 문헌이 있어 왔다.
ADC 디자인에서 메인 노이즈 기여자 중 하나는 피드백 DAC(140)이다. DAC(140)로부터의 열 노이즈 기여를 줄이는 것은 ADC(100)의 SNR(신호대잡음비)를 크게 향상시킬 것이다. 독립형 DAC 애플리케이션에서, 엘리먼트 열 노이즈 기여를 줄여 DAC의 전체 SNR을 향상시키기 위해, 3레벨 유닛 엘리먼트 다중 비트 아키텍쳐가 사용된다.
도 1b 및 도 1c는 종래의 2레벨 및 3레벨 유닛 엘리먼트를 예시한다. 도 1b에 도시된 바와 같이, 2레벨 유닛 엘리먼트는 2개의 아날로그 양, 즉 "+1" 및 "-1"만을 생성할 수 있다. 반면, 도 1c에 도시된 바와 같이, 3레벨 엘리먼트는 "+1", "0", 및 "-1"을 생성할 수 있다. 2레벨 데이터를 나타내는 데는 1비트 워드가 충분하지만, 3레벨 데이터를 나타내기 위해서는 2비트 워드가 필요하게 된다. 디코딩된 값 p, n 및 z는 양, 음 및 제로를 나타내고 이들은 3레벨 엘리먼트에 인가된다. 도 1c에 도시된 바와 같이, 디지털 "0" 입력에 의해, 3레벨 전류원은 출력에 연결되지 않는다. 따라서, 디지털 "0" 입력을 갖게 되면, 3레벨 전류원은 출력에 노이즈를 기여하지 않는다. 대조적으로, 2레벨 유닛 엘리먼트에 의하면, 전류원으로부터의 노이즈는 출력에 항상 존재한다. 3레벨 유닛 엘리먼트를 사용하면, ADC 디자인에서의 DAC는 ADC의 SNR을 크게 향상시킬 것이다. 다른 이점은 연속 시간 적분기(continuous-time integrator)의 커패시터 사이즈의 감소, 및 더 높은 입력 ADC 임피던스로 인한 완화된 구동 세기 요건을 포함한다.
DEM 기술은 3레벨 유닛 엘리먼트에 대해서도 제안되어 있다. 이들 기술은 엘리먼트 미스매치 에러에 대해 1차 하이패스 기능을 수행하는 1차 DEM을 구현한다. 임의의 1차 DEM 기술이 유효하게 되도록 하기 위해, OSR(오버샘플링비), 즉 나이퀴스트 레이트와 변조기의 샘플링 레이트 사이의 비는 충분히 높아야(예를 들면, 적어도 64배) 한다. 그렇지 않다면, 성형 미스매치 에러가 시작되어 변환기의 SNR을 저하시킬 수도 있다. 그러나, 높은 클록 레이트로 변조기를 동작시키는 것은 많은 이유, 예컨대 높은 소비 전력, 디지털 데시메이션 필터(digital decimation filter)에 대한 높은 동작 클록 레이트, 및 연산증폭기 또는 비교기와 같은 변조기의 아날로그 컴포넌트에 대한 보다 엄격한 요건 때문에 바람직하지 않다. 따라서, 이들 문제점을 방지하기 위해 낮은 OSR로 변조기를 동작시키는 것이 바람직하다. 낮은 OSR에도 불구하고, 낮은 OSR에서는 1차 DEM이 무효하게 되기 때문에 고차 DEM이 사용되어야 한다. 따라서, 높은 OSR을 요구하지 않는 3레벨 유닛 엘리먼트와 함께 작동하는 2차 DEM 로직에 대한 필요성이 존재한다.
도 2는 일반화된 2차 DEM 로직(200)을 예시한다. 2차 DEM 로직(200)은 벡터 양자화기(210) 및 필터(220)를 포함한다. 벡터 양자화기(210)는 엘리먼트 선택기(212)와 분류기(sorter; 214)를 포함할 수도 있다. 벡터 양자화기(210)는 디지털 입력을 수신하고 유닛 엘리먼트에 대해 신호(예를 들면, 3레벨 유닛 엘리먼트에 대해 -1, 0 또는 1)를 제공하는 벡터를 제공한다. 이점 중 하나는, 분류기(214)의 분류 알고리즘과 관련된 복잡성으로 인해 벡터 양자화기(210)는 상당한 실리콘 영역을 차지한다는 것이다. 미국 특허 제5,684,482호는, N개의 엘리먼트를 2진 트리 형상으로 구획하여, 벡터 양자화기를 제거하는 기술을 교시한다. 그러나, 이 접근법에 의한 이슈는, 높은 입력 레벨의 경우, 개개의 변조기와 관련된 2차 적분기의 포화로 인해, 2차 DEM 로직이 다시 1차 DEM으로 되돌아간다는 것이다. 따라서, 트리 구조는 본질적으로 엘리먼트 미스매치 에러에 대해 1차 하이패스 성형(1st-order highpass shaping)만을 생성할 수 있다. 또한, 그것은 3레벨 유닛 엘리먼트와 함께 작동하지 않는다.
또한, 3레벨 유닛 엘리먼트에 대한 2차 DEM 로직의 기존 구현예는 낮은 입력 레벨에서 효과적이지 않을 수도 있다. 낮은 입력 레벨에서, 단지 몇몇의 유닛 엘리먼트가 사용되는 경우, DEM은 미스매치를 수정할 아주 적은 옵션을 갖는다. 따라서, DEM은 엘리먼트 미스매치의 불량한 노이즈 성형에 대해 아주 민감하다.
따라서, 선행기술에서, 낮은 신호 레벨에서도 고차 노이즈 성형을 달성할 수 있고, 면적 효율적이며 3레벨 유닛 엘리먼트와 함께 동작할 수 있는 고차 DEM의 효율성을 증가시킬 필요성이 존재한다.
본 발명의 실시형태는, 모든 입력 신호 조건에서 2차 하이패스 성형을 달성할 수 있고, 면적 효율적이며, 3레벨 유닛 엘리먼트와 함께 동작할 수 있는 2차 DEM 로직을 제시한다. 다양한 실시형태는 연속 시간 변조기 내의 전류 구동형 DAC(current steering DAC)와 함께 동작하도록 도시되지만, 전류 구동형 DAC에 제한되는 것은 아니다. 선행기술의 당업자는, 스위칭식 커패시터, 또는 스위칭식 저항기 타입과 같은 다른 DAC에서 그 응용성을 발견할 것이다.
도 3은 본 개시의 예시적인 실시형태에 따른 회로를 사용하여 애플리케이션을 발견할 수도 있는 예시적인 DEM DAC 회로(300)의 블록도이다. DEM DAC 회로(300)는 입력 신호(310)를 수신하고, 복수의 유닛 엘리먼트(314)의 동작을 제어하기 위한 복수의 제어 신호(312)를 제공할 수도 있다. 제어 신호(312)는 입력 신호(310)를 대표하는 아날로그 출력 신호(316)를 제공하도록 유닛 엘리먼트(314)를 제어할 수도 있다. 제어 신호(312)의 각각은, 3레벨 신호(예를 들면, -1, 0, 1)를 나타내는 2비트 워드일 수도 있다. 각각의 제어 신호(312)는, 양으로 선택되거나, 음으로 선택되거나 또는 선택되지 않을 수 있는 3레벨 유닛 엘리먼트(314)로 제공되는 엘리먼트 선택 신호일 수 있다. 유닛 엘리먼트(314)는 출력 신호(316)에 양의 전하를 제공하거나, 음의 전하를 제공하거나, 또는 아무런 전하도 제공하지 않을 수도 있다.
2진(예를 들면, 부호가 있는 2진) 또는 온도계 코드일 수도 있는 입력 신호(310)는 하나 이상의 층(320.1~320.X)을 통해 DEM DAC 회로(300)에 의해 분할될 수도 있다. 이전 층의 각각의 출력은, 복수의 유닛 엘리먼트(314)의 동작을 제어하기 위한 복수의 제어 신호(312)를 최종 층(320.X)이 출력하도록, 추가 층에 의해 분할될 수도 있다. 분할은 노이즈 성형 분할(또는 구획)을 포함할 수도 있다. 복수의 층(320.1~320.X)은 제어 신호(312)를 제공하기 위해 입력 신호(310)를 분할하는 트리 구조의 패턴을 형성할 수도 있다.
각각의 층(320.1~320.X)은 하나 이상의 분할 회로(330)를 포함할 수도 있다. 분할 회로(330)는 분배기(336) 및 DEM 컨트롤러(338)를 포함할 수도 있다. 분배기(336)는 분할기 입력 신호(332)를 수신하고 분할기 입력 신호(332)를 나타내는 복수의 분할기 출력 신호(334)를 제공한다. 분할기 입력 신호(332) 및 분할기 출력 신호(334)는 2진(예를 들면, 부호가 있는 2진) 또는 온도계 코드일 수도 있다. 분할기 출력 신호(334)는, 분할 회로가 최종 층의 일부이면, 유닛 엘리먼트(314)를 제어하는 데 사용될 수도 있다. 분할기 출력 신호(334)의 각각은 분할기 입력 신호(332)보다 더 적은 수의 비트를 갖는 디지털 출력일 수도 있다.
분배기(336)는 분할기 입력 신호(332)의 더 작은 워드로의 노이즈 성형 분할을 수행할 수도 있다. DEM 컨트롤러(338)는, 관심을 갖는 주파수 밖으로 미스매치 에러가 밀려나도록 미스매치 에러를 랜덤화하거나 또는 미스매치 에러를 성형하기 위해, 입력 신호에 기초하여 동적 엘리먼트 매칭을 수행할 수도 있다. 동적 엘리먼트 매칭은, 분할된 입력 신호 중 하나 이상으로 동적 엘리먼트 매칭을 위한 값을 더하는 것을 포함할 수도 있다. 분할 회로(330)는, 분할기 입력 신호(332)에 불충분한 데이터 액티비티가 존재한다는 것이 결정되면 데이터 액티비티를 증가시키기 위한 다이내믹스 인핸서 회로(dynamics enhancer circuit; 340)를 포함할 수도 있다.
예시적인 회로는, 3레벨 유닛 엘리먼트(314)와 함께 사용될 수도 있는 2차 DEM DAC를 제공한다. 이들 회로를 사용하는 예시적인 회로 및 방법은 하드웨어 효율적이고 더 낮은 오버샘플링 비에 적용될 수 있다. 또한, 이들 예시적인 회로의 성능은 입력 신호의 데이터 액티비티에 독립적일 수 있다.
도 4는 본 개시의 예시적인 실시형태에 따른 DEM DAC 회로와 함께 애플리케이션을 발견할 수도 있는 예시적인 분할 회로(400)의 아키텍쳐를 예시한다. 분할 회로(300) 중 하나 이상은 도 3에 도시된 층의 각각에 포함될 수도 있다. 분할 회로(400)는 복수의 브랜치(416.1~416.N), DEM 컨트롤러(430) 및 복수의 가산기(420.1~420.N)를 포함할 수도 있다. 분할 회로는 입력 신호(410)를 브랜치(416.1~416.N)의 각각으로 분할할 수도 있다. DEM 컨트롤러(430)는, 브랜치(416.1~416.N) 중 하나 이상에서 신호에 값을 더하는 것에 의해 브랜치(416.1~416.N)의 각각에서 동적 엘리먼트 매칭을 수행할 수도 있다.
도 4에 도시된 바와 같이, 입력 신호(410)의 최상위 비트(412)는 브랜치(416.1~416.N)의 각각에 제공될 수도 있고 최하위 비트(414)(예를 들면, 최하위 2비트(two least significant bits))는 2차 DEM 컨트롤러(430)에 제공될 수도 있다. 2차 DEM 컨트롤러(430)는, 브랜치(416.1~416.N) 중 하나 이상에서의 워드에 1을 더할지 또는 0을 더할지의 여부를 결정하기 위해 최하위 비트를 사용하는 것에 의해 동적 엘리먼트 매칭을 수행할 수도 있다. 1 또는 0은 각각의 가산기(420.1~420.N)를 통해 브랜치(416.1~416.N)의 하나 이상에서의 워드에 더해질 수 있다. 이러한 배치에서 최하위 비트에 대해 DEM을 수행하는 것은, DEM이 낮은 레벨의 신호에 대해서도 유효하게 되는 것을 허용한다.
분할 회로(400)는 데이터 액티비티를 증가시키기 위한 다이내믹스 인핸서 회로(440)를 포함할 수도 있다. 브랜치(416.1~416.N) 중 2개 이상에 신호를 더하는 것에 의해 데이터 액티비티가 증가되어야 하는지의 여부를 결정하기 위해 입력 신호(410)가 다이내믹스 인핸서 회로(440)에 제공될 수도 있다. 다이내믹스 인핸서 회로(440)는, 각각의 가산기(450.1~450.N)를 통해 하나 이상의 브랜치에 1을 더하고 동일한 수의 브랜치에 -1을 더하는 것에 의해 데이터 액티비티를 증가시킬 수 있다.
도 4에 도시된 바와 같이, DEM 컨트롤러(430)는 입력 신호(410)의 최하위 비트를 수신하고 이들 비트를 사용하여 브랜치(416.1~416.N)의 분할 신호에 대한 동적 엘리먼트 매칭을 수행한다. DEM 컨트롤러(430)는 브랜치(416.1~416.N)의 각각에 값을 더할 수도 있다. DEM 컨트롤러(430)는 2차 DEM일 수도 있고 벡터 기반 미스매치 성형을 수행할 수도 있다. DEM 컨트롤러(430)는 브랜치(416.1~416.N)의 각각에 제공되어야 하는 값을 결정하기 위해 벡터 양자화기 및 복수의 2차 변조기(예를 들면, 4개의 변조기)를 포함할 수도 있다.
다이내믹스 인핸서 회로(440)는 입력 신호를 프로세싱하여 입력 신호에 충분한 데이터 액티비티가 존재하는지를 결정할 수도 있다. 충분한 액티비티가 없다는 것이 결정되면, 다이내믹스 인핸서 회로(440)는 액티비티를 증가시키기 위해 2개 이상의 브랜치(416.1~416.N)에서의 값을 변경할 수도 있다. 다이내믹스 인핸서 회로(440)는 디지털 값을 변경하지 않고 유지하면서 데이터 액티비티를 증가시킬 수도 있다. 예를 들면, 다이내믹스 인핸서 회로(440)는 회로의 한 브랜치에 +1을 회로의 다른 브랜치에 -1을 더할 수도 있다. +1은 최고의 등급이 매겨진 워드를 갖는 브랜치에 더해질 수도 있고 -1은 최하위의 등급이 매겨진 워드를 갖는 브랜치에 더해질 수도 있다. 다른 실시형태에서, 데이터 액티비티를 최대로 하기 위해, 다이내믹스 인핸서 회로(440)는 +1을 브랜치의 절반에 그리고 -1을 브랜치의 나머지 절반에 더할 수도 있다. 데이터 액티비티를 증가시킴으로써, 다이내믹스 인핸서 회로(440)는 회로의 열 노이즈를 증가시킬 수도 있다. 그러나 미스매치 성형의 유효성은 다이내믹스 인핸서 회로(440)의 동작으로 인해 향상될 수도 있다. 절충은 설계자의 재량에 완전히 달려 있다.
액티비티의 레벨은 입력 신호(410)의 최하위 비트(예를 들면, 최하위 2비트)의 값에 기초하여 및/또는 입력 신호(410)의 값을 미리 결정된 값에 비교하는 것에 의해 결정될 수도 있다. 예를 들면, 최하위 2비트가 0이면 액티비티의 레벨은 충분하지 않다고 결정될 수도 있다. 다른 실시형태에서, 미리 결정된 수의 최하위 비트가 0이고 입력 신호 값이 미리 결정된 임계치 이하이면 액티비티의 레벨은 충분하지 않다고 결정될 수도 있다. 다른 실시형태에서, 미리 결정된 수의 최하위 비트가 0이고 입력 신호 값이 -3 및 3과 동일하거나 -3과 3의 범위 내에 있으며 액티비티의 레벨은 충분하지 않다고 결정될 수도 있다.
다이내믹스 인핸서 회로(440)는, 낮은 데이터 액티비티를 미리 결정된 횟수 검출한 이후 데이터 액티비티를 증가시킬 수도 있다. 예를 들면, 다이내믹스 인핸서 회로(440)는 데이터 액티비티를 증가시키기 이전에 낮은 액티비티를 연속해서 4번 검출하도록 구성될 수도 있다. 다수의 층을 갖는 한 실시형태에서, 데이터 액티비티를 증가시키기 이전에 검출될 필요가 있는 액티비티의 횟수는 각각의 층에 대해 상이한 값으로 설정될 수 있다. 예를 들면, 제1의 층에서, 다이내믹스 인핸서 회로(440)는 낮은 데이터 액티비티가 결정될 때마다 데이터 액티비티를 증가시키도록 구성될 수 있고, 제2의 층에서, 다이내믹스 인핸서 회로(440)는, 낮은 데이터 액티비티가 연속하여 4번 결정되면 데이터 액티비티를 증가시키도록 설정될 수 있다.
분할 회로(400)에서의 브랜치(416.1~416.N)의 수는 입력 워드의 사이즈, DEM DAC 회로(400)를 갖는 층의 수 또는 하드웨어 요건에 기초할 수도 있다. 하드웨어 요건은, 브랜치의 수(N)가 상당히 증가되면 높아질 수도 있다. 하기에 나타내어진 일 실시형태에서, 입력 신호는 각 층에서 4개의 브랜치로 분할될 수 있다. 입력 신호를 4개의 브랜치로 분할하는 것은, 관리가능한 하드웨어 요건을 허용할 수도 있다.
도 4에서는 DEM 컨트롤러(430)와 다이내믹스 인핸서 회로(440)가 별개로 도시되지만, DEM 컨트롤러(430)와 다이내믹스 인핸서 회로(440)는 함께 제공될 수도 있고 DEM 컨트롤러(430) 및 다이내믹스 인핸서 회로(440)로부터의 결합된 신호는 각각의 가산기(420.1~420.N)를 통해 브랜치(416.1~416.N) 중 하나 이상으로 전송될 수 있다. 이러한 구성에서, 브랜치(416.1~416.N)로 전송되는 신호는 -1, 0 또는 1일 수도 있다.
도 3에 관해 위에서 논의된 바와 같이, 복수의 분할 회로(400)는 복수의 층을 형성하는 트리 구조의 패턴에서 결합될 수도 있다. 결합된 아키텍쳐에서의 층의 수는 브랜치의 수 및/또는 입력 신호에서의 비트의 수에 의존할 수도 있다.
도 5 및 도 6은 본 개시의 예시적인 실시형태에 따른 DEM DAC 회로와 함께 애플리케이션을 발견할 수도 있는 예시적인 분할 회로를 예시한다. 도 5는 제1의 분할 회로(400)를 예시하고 도 6은 5비트 입력 신호를 프로세싱하도록 결합될 수도 있는 제2의 분할 회로(600)를 예시한다. 제1의 DEM 분할 회로(500) 및 제2의 분할 회로(600)는 2층 아키텍쳐에서 사용될 수도 있다. 제1의 층에서, 단일의 제1의 분할 회로(500)가 입력 신호(510)를 수신할 수도 있다. 제2의 층에서, 제1의 분할 회로(500)의 각각의 출력이 제2의 분할 회로(600)에 대한 입력으로서 제공될 수도 있다. 4개의 제2의 분할 회로(600)가 제1의 분할 회로(500)의 출력 중 하나를 수신할 수도 있다.
도 5에 도시된 제1의 분할 회로(500)는 4개의 브랜치(516.1~516.4), 2차 DEM 컨트롤러(530), 동적 향상 회로(dynamic enhancing circuit; 540), 및 가산기(520.1~520.4 및 550.1~550.4)를 포함할 수도 있다. 5비트의 입력 신호는, 4개의 브랜치(516.1~516.4)의 각각으로 제공되는 최상위 3비트(512)로 그리고 2차 DEM 컨트롤러(530)로 제공되는 최하위 2비트(514)로 분할될 수도 있다. 입력 신호는 또한 동적 향상 회로(540)로 제공될 수도 있다.
2차 DEM 컨트롤러(530)는, 브랜치(516.1~516.4)의 각각에 1을 더할지 또는 0을 더할지의 여부를 결정하기 위해 입력 신호의 최하위 2비트를 사용하는 것에 의해 동적 엘리먼트 매칭을 수행할 수도 있다. 1 또는 0은 각각의 가산기(520.1~520.4)를 통해 브랜치(516.1~516.4)의 워드에 더해질 수 있다.
제1의 분할 회로(500)는 데이터 액티비티를 증가시키기 위한 다이내믹스 인핸서 회로(540)를 포함할 수도 있다. 다이내믹스 인핸서 회로(540)는, 브랜치(516.1~516.4) 중 2개 이상으로 신호를 더하는 것에 의해 데이터 액티비티가 증가되어야 하는지의 여부를 입력 신호(510)에 기초하여 결정하도록 구성된다. 다이내믹스 인핸서 회로(540)는, 각각의 가산기(550.1~550.4)를 통해 하나 이상의 브랜치에 1을 더하고 동일한 수의 브랜치에 -1을 더하는 것에 의해 데이터 액티비티를 증가시킬 수 있다. 도 4에 관해 위에서 논의된 바와 같이, 다이내믹스 인핸서 회로(540)는, 입력 신호의 미리 결정된 수에 대해 낮은 데이터 액티비티가 검출될 때까지 브랜치에 값을 더하는 것을 지연시킬 수도 있다.
동적 엘리먼트 매칭 및 다이내믹스 향상 이후에, 분할 회로(500)의 브랜치(516.1~516.4)의 각각으로부터의 출력 신호(560)는 4비트의 신호이다. 출력 신호(560)의 각각은, 도 6에 도시된 제2의 분할 회로(600)에 제공될 수 있다.
도 6에 도시된 제2의 분할 회로(600)는 4개의 브랜치(616.1~616.4), 2차 DEM 컨트롤러(630), 및 가산기(620.1~620.4)를 포함할 수도 있다. 4비트의 입력 신호는, 4개의 브랜치(616.1~616.4)의 각각으로 제공되는 최상위 2비트(612)로 그리고 2차 DEM 컨트롤러(630)로 제공되는 최하위 2비트(614)로 분할될 수도 있다. 입력 신호는 또한 동적 향상 회로(640)로 제공될 수도 있다.
2차 DEM 컨트롤러(630)는, 브랜치(616.1~616.4)의 각각에 1을 더할지 또는 0을 더할지의 여부를 결정하기 위해 입력 신호의 최하위 2비트를 사용하는 것에 의해 동적 엘리먼트 매칭을 수행할 수도 있다. 1 또는 0은 각각의 가산기(620.1~620.4)를 통해 브랜치(616.1~616.4)의 워드에 더해질 수 있다.
제2의 분할 회로(600)는 데이터 액티비티를 증가시키기 위한 옵션적인 다이내믹스 인핸서 회로(640)를 포함할 수도 있다. 다이내믹스 인핸서 회로(640)는, 브랜치(616.1~616.4) 중 2개 이상으로 신호를 더하는 것에 의해 데이터 액티비티가 증가되어야 하는지의 여부를 입력 신호(610)에 기초하여 결정하도록 구성된다. 다이내믹스 인핸서 회로(640)는, 각각의 가산기(650.1~650.4)를 통해 하나 이상의 브랜치에 1을 더하고 동일한 수의 브랜치에 -1을 더하는 것에 의해 데이터 액티비티를 증가시킬 수 있다.
도 7은 도 5 및 도 6에 도시된 분할 회로(500, 600)에 의해 프로세싱되는 입력 신호의 트리도를 예시한다. 입력 신호(710)는 제1의 층에 제공될 수도 있고, 제1의 층에서는, 도 5에 도시된 분할 회로(500)일 수 있는 DEM DAC 회로(720)가 입력 신호(710)의 노이즈 성형 분할을 수행한다. 5비트의 입력 신호는 4개의 브랜치로 분할될 수 있고 동적 엘리먼트 매칭 및/또는 다이내믹스 향상 이후에, 4개의 비트 신호가 출력의 각각에서 생성된다. 제1의 층의 출력은 제2의 층에 제공될 수 있고, 제2의 층에서, 제1의 층의 각각의 브랜치의 출력은 제2의 층의 DEM DAC 회로(730.1~730.4)로 제공된다. DEM DAC 회로(730.1~730.4)의 각각은 도 6에 도시된 분할 회로(600)일 수도 있다. DEM DAC 회로(730.1~730.4)의 각각에서, 4비트의 입력 신호는 4개의 브랜치로 분할될 수 있다. 동적 엘리먼트 매칭 및/또는 다이내믹스 향상 이후에, 2비트의 신호가 출력(760)의 각각에서 생성된다. DEM DAC 회로(730.1~730.4)의 각각의 2비트 출력 신호는, 양으로 선택되거나, 음으로 선택되거나 또는 선택되지 않을 수 있는 3레벨 유닛 엘리먼트로 제공되는 엘리먼트 선택 신호일 수 있다.
도 8은 본 개시의 예시적인 실시형태에 따라 애플리케이션을 발견할 수도 있는 다층 DEM DAC 회로(800)에 대한 아키텍쳐를 예시한다. 다층 DEM DAC 회로(800)는 복수의 층(예를 들면, X 층)에 하나 이상의, 도 4에 도시된, DEM DAC 회로(400)를 포함할 수도 있다. 각 층에서, DEM DAC 회로는 출력의 클러스터를 제공할 수도 있고, 출력의 각각은 다음 층의 복수의 DEM DAC 회로의 상이한 DEM DAC 회로에 대한 입력으로서 제공된다. 최종 층(X)의 출력(850)의 클러스터는, 3레벨 신호(예를 들면, -1, 0, 1)를 나타내는 2비트 워드일 수 있다.
다층 DEM DAC 회로(800)의 제1의 층은 다중 비트 입력 신호(810)를 수신하는 분배기(812)를 포함할 수도 있다. 분배기(812)는, 분배기(812)의 각각의 브랜치에 대해 동적 엘리먼트 매칭 및/또는 다이내믹스 향상을 수행하도록, 입력 신호를 DEM 및/또는 다이내믹스 인핸서 회로(814)에 제공할 수도 있다.
분배기(812)의 브랜치의 각각에서의 출력(816)은 제2의 층의 상이한 분배기(822)에 제공될 수도 있다. 제2의 층의 각각의 분배기(822)는 DEM 및/또는 다이내믹스 인핸서 회로(824)를 구비할 수도 있다. 분배기(822)는, 분배기(822)의 각각의 브랜치에 대해 동적 엘리먼트 매칭 및/또는 다이내믹스 향상을 수행하도록, 입력 신호를 DEM 및/또는 다이내믹스 인핸서 회로(824)에 제공할 수도 있다.
최종 층(X), 분배기, DEM 및 다이내믹스 인핸서 회로는 이전 층으로부터 출력 신호를 수신하고 입력 신호의 노이즈 성형 분할 및 각각의 브랜치에 대해 동적 엘리먼트 매칭 및/또는 다이내믹스 향상을 수행할 수도 있다. 최종 층(X)의 출력(850)은, 3레벨 신호(예를 들면, -1, 1, 0)를 나타내는 2비트 워드일 수 있다. 최종 층(X)의 출력(850)은, 양으로 선택되거나, 음으로 선택되거나 또는 선택되지 않을 수 있는 3레벨 유닛 엘리먼트로 제공되는 엘리먼트 선택 신호일 수 있다.
도 9는 본 개시의 실시형태에 따른 입력 신호에 대해 노이즈 성형 분할을 수행하는 방법을 예시한다. 도 9에 예시된 바와 같이, 그 방법은 입력 신호를 복수의 브랜치로 분배하는 것을 포함할 수도 있다(단계 910). 입력 신호의 최상위 비트는 복수의 브랜치로 분배될 수 있다. 그 방법은 입력 신호에 기초하여 동적 엘리먼트 매칭을 수행할 수도 있다(블록 920). 입력 신호의 최하위 비트(예를 들면, 최하위 2비트)는 동적 엘리먼트 매칭을 수행하는 데 사용될 수도 있다. 동적 엘리먼트 매칭의 결과에 기초하여, 값(예를 들면, 0 또는 1)이 복수의 브랜치의 워드에 더해질 수 있다(블록 930).
그 방법은 다이내믹스 향상을 수행하는 것을 포함할 수도 있다(블록 950). 다이내믹스 향상은, 입력 신호에 불충분한 데이터 액티비티가 있다는 것이 결정되면(블록 940) 수행될 수도 있다. 다이내믹스 향상(블록 950)은 디지털 값을 변경하지 않고 유지하면서 데이터 액티비티를 증가시킬 수도 있다. 예를 들면, 다이내믹스 향상(블록 950)에서, 디지털 값을 변경하지 않고 유지하기 위해 회로의 한 브랜치에 +1이 더해질 수도 있고 회로의 다른 브랜치에 -1이 더해질 수도 있다(블록 960). +1은 최고의 등급이 매겨진 워드를 갖는 브랜치에 더해질 수도 있고 -1은 최하위의 등급이 매겨진 워드를 갖는 브랜치에 더해질 수도 있다. 다른 실시형태에서, 데이터 액티비티를 최대로 하기 위해, 브랜치의 절반에 +1이 더해질 수도 있고 브랜치의 나머지 절반에 -1이 더해질 수도 있다.
방법(900)은 다수의 층에서 신호를 분석하는 것에 의해 수행될 수도 있다. 제1의 층에서, 방법(800)은 입력 신호에 대해 수행될 수도 있다. 다음 층에서, 방법(800)은 제1의 층으로부터의 출력 신호의 각각에 대해 수행될 수도 있다. 최종 층에서, 방법은, 출력 신호가 3레벨 신호(예를 들면, -1, 0, 1)를 나타내는 2비트 신호이도록 수행될 수도 있다. 제어 신호의 각각은, 양으로 선택되거나, 음으로 선택되거나 또는 선택되지 않을 수 있는 3레벨 유닛 엘리먼트로 제공되는 엘리먼트 선택 신호일 수 있다.
위의 설명에서, 설명을 위한 목적으로, 본 발명의 개념의 완전한 이해를 제공하기 위해 다양한 특정 세부사항들이 제시되었다. 이 설명의 일부로서, 몇몇 구조 및 디바이스는 본 발명을 모호하게 하는 것을 방지하기 위해 블록도 형태로 되었을 수도 있다. 명세서에서 "일 실시형태" 또는 "한 실시형태"에 대한 언급은, 실시형태와 연계하여 설명되는 특정 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시형태에 포함된다는 것을 의미하고, "일 실시형태" 또는 "한 실시형태"에 대한 다수의 언급이 반드시 모두 동일한 실시형태를 언급하는 것으로 이해되어선 안된다.
본원에서 설명되는 방법의 하나 또는 복수의 상기 예시된 동작은, 그 동작을 수행하도록 시스템을 프로그래밍하기 위한 명령을 갖는 저장 매체 상에 저장될 수도 있는 컴퓨터 프로그램에서 구현될 수도 있다. 저장 매체는, 플로피 디스크, 광학 디스크, CD-ROM(compact disk read-only random access; 컴팩트 디스크 판독 전용 메모리), CD-RW(compact disk rewritable; 컴팩트 디스크 재기록가능), 및 광자기 디스크를 포함하는 임의의 타입의 디스크, ROM(read-only memory; 판독 전용 메모리)과 같은 반도체 디바이스, 동적 및 정적 RAM(random access random access; 랜덤 액세스 메모리)와 같은 RAM, EPROM(erasable programmable read-only memory; 소거가능 프로그래머블 판독 전용 메모리), EEPROM(electrically erasable programmable read-only memory; 전자적으로 소거가능한 프로그래머블 판독 전용 메모리), 플래시 메모리, 자기 또는 광 카드, 또는 전자적 명령을 저장하는 데 적합한 임의의 타입이 미디어를 포함할 수도 있지만, 이들에 제한되는 것은 아니다. 다른 실시형태는 프로그래머블 제어 디바이스에 의해 실행되는 소프트웨어 모듈로서 구현될 수도 있다.
본 개시의 임의의 실시형태에서 사용되는 바와 같이, "회로부"는, 예를 들면, 아날로그 회로부, 디지털 회로부, 하드웨어에 내장된(hardwired) 회로부, 프로그래머블 회로부, 상태 머신 회로부, 및/또는 프로그래머블 회로부에 의해 실행되는 명령을 저장하는 펌웨어를, 단일로 또는 임의의 조합으로, 포함할 수도 있다. 또한, 본원의 임의의 실시형태에서, 회로부는 하나 이상의 집적 회로로서 구체화될 수도 있고, 및/또는 그 하나 이상의 집적 회로의 일부를 형성할 수도 있다.
본원에서 예시되고 설명되는 방법이 일련의 단계를 포함하지만, 몇몇 단계가 상이한 순서로 발생할 수도 있고, 몇몇은 본원에서 나타내어지고 설명되는 것과는 별개의 다른 단계와 동시에 발생할 수도 있기 때문에, 본 개시의 상이한 실시형태는 예시된 단계의 순서에 제한되지 않음을 알 수 있을 것이다. 또한, 본 발명에 따른 방법론을 구현하는 데, 예시된 모든 단계가 요구되지 않을 수도 있다. 또한, 프로세스는, 본원에서 예시되고 설명되는 장치 및 시스템과 관련하여 또한 예시되지 않은 다른 시스템과 관련하여 구현될 수도 있음을 알 수 있을 것이다.
(임의의 개발 프로젝트에서와 같이) 임의의 실제 구현예의 개발에서, 개발자의 특정 목표를 달성하기 위해 다양한 결정이 이루어져야 하고(예를 들면, 시스템 및 비지니스 관련 제약사항 준수), 이들 목표가 구현예마다 변할 것임을 알 수 있을 것이다. 이러한 개발 노력은 복잡하고 시간 소모적이지만, 그럼에도 불구하고 본 개시의 이점을 갖는 선행기술의 당업자에게는 일상적인 일이 될 것임을 또한 알 수 있을 것이다.

Claims (24)

  1. 디지털 아날로그 변환기로서,
    복수의 유닛 셀들로서, 각각의 유닛 셀은 각각의 제어 신호에 응답하여 다수의 레벨들에서 공통 출력에 전기 신호를 제공하는 유닛 셀들;
    대응하는 유닛 셀들로 상기 제어 신호들을 제공하는 복수의 브랜치들을 포함하는 제어 시스템으로서, 각각의 브랜치는 입력 신호의 복수의 최상위 비트들을 수신하는 제어 시스템; 및
    상기 제어 시스템으로의 각각의 출력 신호들을 생성하기 위해 상기 입력 신호의 복수의 최하위 비트들을 수신하는 동적 엘리먼트 매칭 회로를 포함하고,
    각각의 브랜치는 상기 동적 엘리먼트 매칭 회로로부터의 각각의 출력 및 상기 입력 신호의 상기 최상위 비트들에 대한 입력들을 갖는 각각의 가산기를 포함하며,
    상기 동적 엘리먼트 매칭 회로는 상기 복수의 브랜치들에 의해 상기 복수의 유닛 셀들로 제공되는 상기 제어 신호들에서의 데이터 액티비티를 증가시키기 위한 다이내믹스 향상 회로(dynamics enhancement circuit)를 포함하는, 디지털 아날로그 변환기.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 다이내믹스 향상 회로는, 상기 입력 신호에 불충분한 데이터 액티비티가 있다는 것이 결정되면 상기 데이터 액티비티를 증가시키고 상기 데이터 액티비티는 상기 복수의 브랜치들의 상기 제어 신호들에 의해 표현되는 디지털 값을 변경하지 않고 증가되는, 디지털 아날로그 변환기.
  4. 청구항 1에 있어서,
    상기 다이내믹스 향상 회로는, 상기 입력 신호에 불충분한 데이터 액티비티가 있다는 것이 미리 결정된 횟수 결정되면 상기 제어 신호들에서의 상기 데이터 액티비티를 증가시키는, 디지털 아날로그 변환기.
  5. 청구항 1에 있어서,
    상기 다이내믹스 향상 회로는 상기 입력 신호에 충분한 레벨의 데이터 액티비티가 있는지를 결정하도록 구성되고,
    복수의 다이내믹스 향상 가산기들이 상기 복수의 브랜치들에 커플링되며,
    상기 다이내믹스 향상 회로는, 불충분한 레벨의 데이터 액티비티가 있다는 것이 결정되면 상기 다이내믹스 향상 가산기들을 통해 상기 브랜치들 중 적어도 2개의 브랜치들에 값들을 더하는, 디지털 아날로그 변환기.
  6. 청구항 5에 있어서,
    불충분한 레벨의 데이터 액티비티가 있다는 것이 결정되면, 브랜치들의 각각에 값들이 더해지는, 디지털 아날로그 변환기.
  7. 청구항 1에 있어서,
    상기 동적 엘리먼트 매칭 회로는 벡터 기반 미스매칭 성형(vector based mismatch shaping)을 수행하는, 디지털 아날로그 변환기.
  8. 청구항 1에 있어서,
    상기 제어 신호에 기초하여 상기 유닛 셀들의 각각은 양으로 선택되거나, 음으로 선택되거나 또는 선택되지 않는, 디지털 아날로그 변환기.
  9. 청구항 1에 있어서,
    상기 입력 신호는 4비트 워드이고 각각의 브랜치로부터 3 엘리먼트 유닛 엘리먼트들로의 상기 제어 신호는 2비트 워드인, 디지털 아날로그 변환기.
  10. 다중 비트 디지털 아날로그 변환기로서,
    복수의 유닛 셀들로서, 각각의 유닛 셀은 각각의 제어 신호에 응답하여 다수의 레벨들에서 공통 출력에 전기 신호를 제공하는 유닛 셀들;
    다수의 층들의 브랜치 회로들을 구비하는 제어 시스템을 포함하고,
    각각의 브랜치 회로는:
    상기 제어 시스템으로의 각각의 출력 신호들을 생성하기 위해 입력 코드의 복수의 최하위 비트들을 수신하는 동적 엘리먼트 매칭 회로;
    복수의 브랜치들로서, 각각의 브랜치는 상기 각각의 층으로의 상기 입력 코드의 최상위 비트들을 수신하고 상기 동적 엘리먼트 매칭 회로로부터의 각각의 출력 및 상기 층의 입력 코드의 상기 최상위 비트들에 대한 가산기를 구비하는 브랜치들을 포함하고,
    상기 디지털 아날로그 컨버터로의 입력 신호는 제1의 층에 그 층의 입력 코드로서 입력되고,
    다른 층들의 입력 코드들은 이전 층들의 출력 신호들로부터 취해지며,
    최종 층의 출력 신호들은 제어 신호들로서 상기 유닛 셀들에 입력될 수도 있는, 다중 비트 디지털 아날로그 변환기.
  11. 청구항 10에 있어서,
    상기 유닛 셀들은 3레벨 유닛 엘리먼트들인, 다중 비트 디지털 아날로그 변환기.
  12. 청구항 11에 있어서,
    상기 3레벨 유닛 엘리먼트들은 상기 각각의 제어 신호에 기초하여 양으로 선택되거나, 음으로 선택되거나 또는 선택되지 않는, 다중 비트 디지털 아날로그 변환기.
  13. 청구항 11에 있어서,
    상기 제어 시스템은 두 개의 층들을 포함하고;
    상기 입력 신호는 5비트 워드이며;
    각각의 제2의 레벨 브랜치로부터 상기 3레벨 유닛 엘리먼트들로의 상기 제어 신호는 2비트 워드인, 다중 비트 디지털 아날로그 변환기.
  14. 청구항 10에 있어서,
    상게 제어 시스템의 상기 제1의 층은, 상기 제1의 층의 상기 복수의 브랜치들에 의해 제공되는 상기 제1의 층 출력 신호들에서의 데이터 액티비티를 증가시키기 위한 다이내믹스 향상 회로를 추가로 포함하는, 다중 비트 디지털 아날로그 변환기.
  15. 청구항 14에 있어서,
    상기 다이내믹스 향상 회로는, 상기 입력 신호에 충분한 레벨의 데이터 액티비티가 있는지를 결정하고 상기 입력 신호에 불충분한 데이터 액티비티가 있다는 것이 미리 결정된 횟수 결정되면 상기 제1의 층 출력 신호에서의 상기 데이터 액티비티를 증가시키는, 다중 비트 디지털 아날로그 변환기.
  16. 청구항 15에 있어서,
    불충분한 레벨의 데이터 액티비티가 있다는 것이 결정되면, 상기 제1의 층의 브랜치들의 각각에 값들이 더해지는, 다중 비트 디지털 아날로그 변환기.
  17. 청구항 10에 있어서,
    상기 제어 시스템의 각각의 층은 상기 입력 코드에서의 데이터 액티비티를 증가시키기 위한 다이내믹스 향상 회로를 추가로 포함하는, 다중 비트 디지털 아날로그 변환기.
  18. 청구항 17에 있어서,
    상기 다이내믹스 향상 회로는, 상기 입력 코드에 충분한 레벨의 데이터 액티비티가 있는지를 결정하고 불충분한 데이터 액티비티가 있다는 것이 미리 결정된 횟수 결정되면 상기 제어 신호들에서의 상기 데이터 액티비티를 증가시키는, 다중 비트 디지털 아날로그 변환기.
  19. 청구항 10에 있어서,
    상기 동적 엘리먼트 매칭 회로는 벡터 기반 미스매칭 성형을 수행하는, 다중 비트 디지털 아날로그 변환기.
  20. 다중 비트 디지털 아날로그 변환기로서,
    4개의 제1의 층 브랜치들을 포함하는 제1의 제어 시스템으로서, 각각의 브랜치는 입력 신호의 최상위 3비트를 수신하고 제1의 층 출력 신호를 제공하는 제어 시스템 ,
    상기 입력 신호의 최하위 2비트들에 기초하여 동적 엘리먼트 매칭을 수행하며 상기 제1의 층 브랜치들 중 적어도 하나에 값들을 더하는 제1의 층 동적 엘리먼트 매칭 회로, 및
    상기 입력 신호에 불충분한 데이터 액티비티가 있다는 것이 결정되면, 상기 제1의 층 브랜치들에 값들을 더하는 것에 의해 상기 제1의 층 출력 신호들에서의 데이터 액티비티를 증가시키기 위한 다이내믹스 향상 회로를 포함하는 제 1 층; 및
    출력들의 4개의 클러스터들을 포함하는 제2의 층으로서, 각각의 클러스터는 상기 제1의 층 출력 신호들을 수신하도록 상기 제1의 층 브랜치들 중 하나에 커플링되고, 출력들의 각각의 클러스터는,
    4개의 제2의 층 브랜치들을 포함하는 제2의 층 제어 시스템으로서, 각각의 브랜치는 상기 제1의 층 출력 신호의 최상위 2비트를 수신하고 제2의 층 제어 신호를 제공하는 층 제어 시스템,
    상기 제1의 층 출력 신호의 최하위 비트들에 기초하여 동적 엘리먼트 매칭을 수행하며 상기 제2의 층 브랜치들에서의 상기 제어 신호들 중 적어도 하나에 값들을 더하는 제2의 층 동적 엘리먼트 매칭 회로, 및
    제어 신호들을 제공하는 상기 제2의 층 브랜치들에 커플링된 4개의 3레벨 유닛 엘리먼트들을 포함하는 제 2 층을 포함하는, 다중 비트 디지털 아날로그 변환기.
  21. 청구항 20에 있어서,
    상기 3레벨 유닛 엘리먼트들은 양으로 선택되거나, 음으로 선택되거나 또는 선택되지 않는, 다중 비트 디지털 아날로그 변환기.
  22. 디지털 입력 신호의 노이즈 성형 분할(noise shaped splitting)을 수행하기 위한 방법으로서,
    상기 입력 신호의 최상위 비트들을 제어 시스템의 복수의 브랜치들로 분배하는 단계;
    상기 입력 신호의 최하위 비트들의 값들에 기초하여 동적 엘리먼트 매칭을 수행하는 단계;
    상기 동적 엘리먼트 매칭의 결과들을 상기 복수의 브랜치들에 더하는 단계;
    상기 입력 신호에 불충분한 데이터 액티비티가 있는지를 결정하는 단계;
    상기 입력 신호에 불충분한 데이터 액티비티가 있다는 것이 결정되면, 디지털 값을 변경하지 않고 유지하면서 상기 데이터 액티비티를 증가시키기 위해 상기 복수의 브랜치들에 값들을 더하는 것에 의해 다이내믹스 향상을 수행하는 단계를 포함하는, 디지털 입력 신호의 노이즈 성형 분할을 수행하기 위한 방법.
  23. 청구항 22에 있어서,
    제2의 세트의 브랜치들의 각각의 출력 값에 기초하여 양으로 선택되거나, 음으로 선택되거나 또는 선택되지 않는 복수의 3레벨 유닛 엘리먼트들로 상기 복수의 브랜치들의 상기 출력들을 제공하는 단계를 추가로 포함하는, 디지털 입력 신호의 노이즈 성형 분할을 수행하기 위한 방법.
  24. 청구항 22에 있어서,
    상기 복수의 브랜치들의 출력 신호의 최상위 비트들을 제2의 세트의 브랜치들로 분배하는 단계;
    상기 출력 신호의 최하위 비트들의 값들에 기초하여 동적 엘리먼트 매칭을 수행하는 단계;
    상기 동적 엘리먼트 매칭의 결과들을 상기 제2의 세트의 브랜치들에 더하는 단계; 및
    상기 제2의 세트의 브랜치들의 각각의 출력 값에 기초하여 양으로 선택되거나, 음으로 선택되거나 또는 선택되지 않는 복수의 3레벨 유닛 엘리먼트들로 상기 제2의 세트의 브랜치들의 상기 출력들을 제공하는 단계를 추가로 포함하는, 디지털 입력 신호의 노이즈 성형 분할을 수행하기 위한 방법.
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