KR101647438B1 - 유도성 부하 검출장치 - Google Patents

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이진우
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Abstract

유도성 부하와 드라이브 IC의 연결지점의 오픈여부를 감지하는 오픈 로드 검출기에 관한 것으로서, 부하의 환류를 감지하여 환류가 발생할 경우, 드라이브 IC의 출력값이 전원의 전압값보다 큰지 여부를 감지함으로써 부하의 오픈을 감지하는 기술을 공개한다.

Description

유도성 부하 검출장치{Device for detecting inductive load}
본 발명은 전자장치에 관한 것으로서 특히 유도성 부하가 연결되었는지 여부를 검출하는 장치에 관한 것이다.
일반적으로, 모터 또는 코일과 같은 유도 부하는 한 방향으로 회전할 수 있다. 이러한 유도 부하를 정방향 및 역방향으로 회전시키기 위해서는 유도 부하에 가하는 전압의 방향을 바꾸면 되는데, 단순 회로에서는 복잡할 수 있다. 이러한 유도 부하의 회전 방향을 쉽게 바꾸기 위해서 드라이버 IC가 사용될 수 있다. 즉, 단일 전원을 사용하여 DC 모터, BLDC 모터, 및 기타 인덕터(inductor)를 정방향 및 역방향으로 회전시키기 위해서 드라이버 IC가 사용될 수 있다. 단일 전원을 사용하여 유도 부하에 가하는 전압의 방향을 바꿀 수 있는 회로로는 'H 브리지 회로'가 있으며, 상기 'H 브리지 회로'는 드라이버 IC에 내장되어 있을 수 있다.
유도 부하와 드라이버 IC는 PCB 기판 위에 납땜과 같은 방식으로 연결될 수 있는데, 이러한 연결시에 납땜이 제대로 되지 않은 경우 저온에서 납땜이 녹아 떨어지는 냉납현상이 나타날 수 있다.
본 발명에서는 상술한 문제를 해결하기 위해, 납땜 불량에 의한 오픈 상태를 검출할 수 있는 오픈 로드 검출기를 제공하고자 한다.
본 발명의 일 관점에 따른 유도성 부하 연결상태 판별방법은, 하프브리지 구조의 드라이버를 정방향 모드와 역방향 모드 간을 전환하도록 구동하는 구동단계; 상기 드라이버의 제1 출력단자의 제1전위 또는 제2 출력단자의 제2전위가, 상기 드라이버의 접지전위보다 작은 시구간이 존재하거나 또는 상기 드라이버의 구동전위보다 높은 시구간이 존재하는지 여부를 감지하는 감지단계; 및 상기 감지단계에서 상기 작은 시구간이나 상기 높은 시구간이 존재하는 것을 감지한 경우에는 상기 드라이버의 출력단자에 유도성 부하가 연결되어 있다고 판단하고, 그렇지 않은 경우에는 상기 드라이버의 출력단자에 유도성 부하가 연결되어 있지 않다고 판단하는 판단단계;를 포함한다.
본 발명의 일 관점에 따른 유도성 부하 연결상태 판단장치는, 하프브리지 구조의 드라이버로서, 정방향 모드와 역방향 모드 간을 전환하여 구동되는 상기 드라이버의 제1 출력단자(OUT1)와 제2 출력단자(OUT2)에 연결되어, 상기 드라이버의 출력단자에 유도성 부하(U3)가 연결되어 있는지 여부를 판단하는 유도성 부하 연결상태 판단장치이다. 이때, 상기 제1 출력단자의 제1전위 또는 상기 제2 출력단자의 제2전위가, 상기 드라이버의 접지전위(GND)보다 작은 시구간이 존재하거나 또는 상기 드라이버의 구동전위(VM)보다 높은 시구간이 존재하는지 여부에 관한 감지신호(COMP)를 생성하는 환류감지부(410); 및 상기 작은 시구간이나 상기 높은 시구간이 존재하는 것을 감지한 경우에는 상기 드라이버의 출력단자에 유도성 부하가 연결되어 있음을 나타내고, 그렇지 않은 경우에는 상기 드라이버의 출력단자에 유도성 부하가 연결되어 있지 않음을 나타내는 츨력신호(OUT)를 생성하는 오픈감지부(420)를 포함한다.
이때, 상기 환류감지부는, 상기 제1전위를 상기 드라이버의 구동전위 또는 상기 드라이버의 접지전위와 비교하는 제1비교기(U8); 상기 제2전위를 상기 드라이버의 구동전위 또는 상기 드라이버의 접지전위와 비교하는 제2비교기(U9); 및 상기 제1비교기와 상기 제2비교기의 출력을 AND 조합하여 상기 감지신호를 제공하는 AND 게이트(U13)를 포함할 수 있다.
이때, 상기 오픈감지부는, 상기 드라이버에 포함되는 하프브리지에 포함되는 트랜지스터의 온/오프를 제어하는 제어전위(HD1, HD2)를 이용하여 클럭(CK_R)을 발생시키는 클럭발생부(U14); 및 상기 클럭을 입력받고, 상기 감지신호를 리셋신호로서 입력받아 상기 출력신호를 생성하는 D 플립플롭(U15, U16)을 포함할 수 있다.
본 발명의 다른 관점에 따른 유도성 부하 연결상태 판단장치는, 유도성 부하와 상기 유도성 부하를 구동하는 드라이버 IC의 출력단 사이의 연결지점의 오픈여부를 감지하기 위한 유도성 부하 연결상태 판단장치로서, 상기 유도성 부하의 환류를 감지하기 위한 환류감지부를 포함한다. 상기 환류감지부는, 상기 드라이버 IC의 제1 출력단자로부터의 제1출력값 및 제2 출력단자로부터의 제2출력값을 각각 정입력 단자(+)를 통해 입력받도록 되어 있고, 상기 드라이버 IC의 구동전압(VM)을 각각 부입력 단자(-)를 통해 입력받도록 되어 있는 복수 개의 비교기; 및 상기 복수 개의 비교기의 출력값들을 입력받도록 되어 있는 AND 게이트를 포함한다. 그리고, 상기 복수 개의 비교기는 각각, 상기 제1출력값 또는 상기 제2출력값을 상기 드라이버 IC의 구동전압과 비교함으로써 상기 환류를 감지하도록 되어 있다.
이때, 상기 환류가 감지되지 않은 경우에는, 상기 유도성 부하와 상기 드라이버 IC의 출력단 사이의 연결지점이 오픈된 것으로 판단하도록 되어 있을 수 있다.
이때, 상기 비교기는, 전류원 IBIAS 값을 공급받도록 되어 있는 제1 NMOS 트랜지스터(M1); 상기 드라이버 IC의 구동전압(VM)이 인가되는 게이트를 갖는 제2 NMOS 트랜지스터(M2); 상기 제1출력값이 인가되는 게이트를 갖는 제3 NMOS 트랜지스터(M3); 및 상기 제1 NMOS 트랜지스터의 드레인 단자와 상기 제3 NMOS 트랜지스터의 소스 단자 사이를 연결하도록 직렬연결되어 있는 제1 저항 및 제2 저항;을 포함할 수 있다. 그리고 상기 제1 저항, 상기 제2 저항, 및 정전류를 이용하여 상기 비교기의 오프셋을 조절하는 것을 특징으로 할 수 있다.
이때, 상기 비교기는, 상기 제2저항에 병렬연결되도록 되어 있는 제4 NMOS 트랜지스터(M7)를 더 포함하며, 상기 제2저항, 상기 제4 NMOS 트랜지스터(M7) 및 상기 정전류를 이용하여 상기 비교기의 히스테리스(HYSTERIS)를 조절하는 것을 특징으로 할 수 있다.
이때, 상기 비교기는, 상기 비교기의 이득을 결정하기 위하여, 상기 제2 NMOS 트랜지스터(M2)의 드레인 단자에 연결되도록 되어 있는, 제1 PMOS 트랜지스터(M4) 및 제2 PMOS 트랜지스터(M5); 상기 제3 NMOS 트랜지스터(M3)의 드레인 단자에 연결되도록 되어 있는 제3 PMOS 트랜지스터(M6); 및 상기 전류원 IBIAS 값을 게이트 단자로 입력받도록 되어 있는, 제5 NMOS 트랜지스터(M9);를 더 포함할 수 있다. 그리고, 상기 제5 NMOS 트랜지스터(M9)는 상기 복수개의 비교기에 포함되어 있는 각각의 상기 제3 PMOS 트랜지스터(M6)의 소스 단자의 값을 드레인 단자로 입력받도록 상기 제3 PMOS 트랜지스터(M6)의 소스 단자를 전기적으로 연결하도록 되어 있을 수 있다.
상기 유도성 부하 연결상태 판단장치는, 오픈감지&디글리치부(이하, 간단히 '오픈감지부'라고 지칭할 수 있음)를 더 포함할 수 있다. 상기 오픈감지&디글리치부는 상기 환류감지부로부터 출력되는 출력값을 입력받도록 되어 있는 디글리치회로부; 상기 디글리치회로부의 출력값과 리셋 신호를 입력받도록 되어 있는 논리곱 게이트; 라이징에지 검출부; 및 복수 개의 D 플립플롭;을 포함할 수 있다. 이때, 상기 복수 개의 D 플립플롭은 상기 라이징에지 검출부의 출력값을 각각의 클럭단자로 입력받도록 되어 있으며, 상기 논리곱 게이트의 출력값을 리셋단자로 입력받도록 되어있으며, 상기 복수 개의 D 플립플롭을 통해 상기 비교기의 천이를 감지하도록 되어 있을 수 있다.
이때, 상기 라이징에지 검출부는 상기 드라이버 IC에 포함된 브릿지 회로의 두 개의 트랜지스터의 게이트 단자에 각각 연결되는 두 개의 입력단자를 포함하도록 되어 있을 수 있다.
이때, 상기 복수 개의 D 플립플롭 중 제1 플립플롭의 입력단자는 전원의 전압값(VM)을 입력받도록 되어 있고, 제1 플립플롭의 출력단자는 제2 플립플롭의 입력단자에 연결되도록 되어 있을 수 있다.
본 발명에 따르면, 유도 부하의 오픈 상태를 검출할 수 있다. 즉, 유도 부하를 구동하는 드라이버 IC와 부하를 PCB 상에서 서로 연결할 때, 냉납이나 불량에 의해 오픈이 생길 경우를 감지할 수 있다. 또한, 검출된 정보를 호스트(HOST) 기기에 제공함으로써 적절한 조치를 취할 수 있으며, 제품 검수 단계에서 유용하게 사용될 수 있다. 또한, 본 발명에 따르면 비교기의 오프셋과 히스테리스(hysteris)를 조절할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 하프브리지 모터 드라이버의 블록 다이어그램을 도시한 도면이다.
도 1b는 본 발명의 일 실시예에 따른 도 1a를 구동하기 위한 부가 요소들을 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 로직회로의 입출력에 따른 모터의 동작을 표로 나타낸 것이다.
도 3은 본 발명의 일 실시예에 따른 정상 동작시 유도부하인 모터가 존재할 경우, 즉 유도부하가 드라이버 IC의 출력단자에 정상적으로 접속된 경우의 출력단자 OUT1, OUT2의 파형을 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 오픈로드검출기의 블록도를 나타낸 것이다.
도 5는 오픈감지&디글리치부의 블록도를 나타낸 것이다.
도 6은 NMOS 트랜지스터 게이트 입력의 라이징에지를 검출하여 D 플립플롭의 클럭인 CK_R을 만드는 과정을 나타낸 도면이다.
도 7은 유도부하가 드라이버 IC의 출력단자에 정상적으로 연결되어 있을 때의 본 발명의 일 실시예에 따른 오픈로드검출기의 동작 파형이다.
도 8은 유도부하가 드라이버 IC의 출력단자에 정상적으로 연결되지 않았을 때의 본 발명의 일 실시예에 따른 오픈로드 검출기의 동작 파형이다.
도 9는 본 발명의 일 실시예에 따른 환류감지부의 비교기의 구성도이다.
이하, 본 발명의 실시예를 첨부한 도면을 참고하여 설명한다. 그러나 본 발명은 본 명세서에서 설명하는 실시예에 한정되지 않으며 여러 가지 다른 형태로 구현될 수 있다. 본 명세서에서 사용되는 용어는 실시예의 이해를 돕기 위한 것이며, 본 발명의 범위를 한정하고자 의도된 것이 아니다. 또한, 이하에서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다.
도 1a는 본 발명의 일 실시예에 따른 하프브리지 모터 드라이버 (HALF BRIDGE MOTOR DRIVER)의 블록 다이어그램을 도시한 도면이다.
하프브리지 모터 드라이버는 4개의 NMOS 트랜지스터(N1, N2, N3, N4), 2개의 과전류보호 소자(Over Current Protection, OCP)(U1, U2), 및 4개의 환류 다이오드(D1, D2, D3, D4)를 포함할 수 있다. 4개의 NMOS 트랜지스터(N1, N2, N3, N4) 및 4개의 환류 다이오드(D1, D2, D3, D4)가 1개의 하프브리지(HALF BRIDGE)를 이루어 로드(LOAD)(U3)를 구동시킬 수 있다. 상기 NMOS 트랜지스터(N1, N2)의 드레인 단자에는 전원(VM)이 공통 연결되어 있으며, 상기 NMOS 트랜지스터(N3, N4)의 소스 단자에는 그라운드(VSS)가 공통 연결되어 있을 수 있다. 이때, 본 발명에서 로드(U3)는 '모터' 또는 '코일'일 수 있다. 또한, '로드'는 '유도부하(INDUCTIVE LOAD)' 및 '유도성 부하'로 지칭될 수도 있다.
도 1b는 본 발명의 일 실시예에 따른 도 1a를 구동하기 위한 부가 요소들을 도시한 도면이다.
상기 부가 요소들에는, 차지펌프(CHARGE PUMP)(U4), 오실레이터(OSCILLATOR)(U5), 과열차단회로(Thermal shut down, TSD)(U6), 및 로직회로(Logic circuit)(U7) 등이 있을 수 있다. 차지펌프(U4)는 NMOS 트랜지스터(N1, N2)의 게이트를 구동하기 위한 것일 수 있다. 오실레이터(U5)는 차지펌프(U4) 및 내부 로직회로(U7)의 타이밍(TIMING)을 위한 클럭(CLOCK)으로 사용될 수 있다. 과열차단회로(U6)는 칩 내부의 온도가 너무 높아져 칩이 파괴되는 것을 방지하기 위해 칩이 일정온도 예컨대, 섭씨 165도 이상이면 칩을 디스에이블(Disable)하기 위한 회로일 수 있다. OCP(U1, U2)는 NMOS 트랜지스터(N1, N2, N3, N4)에 과도한 전류가 흐르는 경우를 감지해 칩을 디스에이블(Disable)시키기 위한 회로일 수 있다.
로직회로(U7)는 EN, IN의 입력단자와 HD1, HD2, LD1, 및 LD2의 출력단자를 포함할 수 있다. 상기 출력단자의 값에 의해 상기 모터 드라이버의 출력단자 OUT1과 OUT2의 값이 결정될 수 있다. 즉, 로직회로(U7)의 출력단자(HD1, HD2, LD1, LD2)의 값은 도 1a에 도시된 NMOS 트랜지스터로 입력되는 컨트롤 전압값일 수 있다. 본 발명의 명세서에서, 상기 모터 드라이버의 출력단자 OUT1과 OUT2는 각각 '드라이버의 제1 출력단자', '드라이버의 제2 출력단자'로 지칭될 수 있다.
도 2는 본 발명의 일 실시예에 따른 로직회로(U7)의 입출력에 따른 모터의 동작을 표로 나타낸 것이다.
EN이 'L' 값을 갖는 경우, BRAKE MODE가 되고 IN의 값에 무관하게 드라이버 IC의 출력단자 OUT1, OUT2는 각각 'L' 값을 가질 수 있다. 이 경우 NMOS 트랜지스터(N1, N2) 게이트의 컨트롤 전압값은 HD1 = HD2 = 'L' 일 수 있다. 그리고, NMOS 트랜지스터(N3, N4) 게이트(LD1, LD2)의 컨트롤 전압값은 LD1 = LD2 ='H' 가 될 수 있다.
EN이 'H' 값을 갖는 경우, IN 값에 따라 로직회로(U7)의 출력단자(HD1, HD2, LD1, LD2)의 값이 달라질 수 있다. IN이 'H' 값을 갖는 경우, REVERSE 모드가 된다. 즉, HD1 = 'L', LD1='H'가 되어 OUT1이 'L'가 되고, HD2 = 'H', LD2 = 'L'가 되어 OUT2는 'H'가 될 수 있다. IN이 'L' 값을 갖는 경우, FORWARD 모드가 된다. 즉, HD1 = 'H', LD1 = 'L'이 되어 OUT1이 'H'가 되고, HD2='L', LD2='H'가 되어 OUT2는 'L'이 될 수 있다.
본 발명의 명세서에서 로직회로(U7)의 출력단자(HD1, HD2)의 전위는 '제어전위'로 지칭될 수 있다.
도 3은 본 발명의 일 실시예에 따른 정상 동작시(EN='H') 유도부하(INDUCTIVE LOAD)인 모터가 존재할 경우, 즉 유도부하가 드라이버 IC의 출력단자에 정상적으로 접속된 경우의 출력단자 OUT1, OUT2의 파형을 나타낸 도면이다.
상기 '모터(유도부하)가 존재할 경우'는 모터가 드라이버 IC에 전기적으로 잘 연결되어 있는 경우를 의미할 수 있다.
제1 구간(310)은 모터가 정방향(FORWARD)에서 역방향(REVERSE)으로 바뀌는 구간이고 제2 구간(320)은 모터가 역방향(REVERSE)에서 정방향(FORWARD)으로 바뀌는 구간이다. 정방향에서는 전류(i)가 도 1a의 NMOS 트랜지스터(N1)에서 모터(LOAD)(U3)를 거쳐 NMOS 트랜지스터(N4)로 흐른다. 역방향에서는 전류(i)가 도 1a의 NMOS 트랜지스터(N2)에서 모터(U3)를 거쳐 NMOS 트랜지스터(N3)로 흐르게 된다.
상기 모터가 '정방향'일 때를 '정방향 모드'라고 지칭할 수 있고, 상기 모터가 '역방향'일 때를 '역방향 모드'라고 지칭할 수 있다.
모터(U3)가 정방향일때(IN='L') 출력단자 OUT1의 전위는 모터(U3)의 저항 및 NMOS 트랜지스터(N1)의 ON 저항에 의해 Vouth1(=VM - i*RN1) 값을 갖게 되고 출력단자 OUT2의 전위는 Voutl1(i*RN4) 값을 갖게 된다. 모터(U3)가 역방향일때(IN='H') 출력단자 OUT1의 전위는 Voutl1(=i*RN3)이 되고 출력단자 OUT2의 전위는 모터(U3)의 저항 및 NMOS 트랜지스터(N2)의 ON 저항에 의해 Vouth1(=VM-i*RN2)이 된다. 이때, 'VM'은 '구동전위'를 나타낸다.
모터가 정방향에서 역방향으로 바뀜에 따라 즉, 정방향 모드에서 역방향 모드로 전환할 때, 출력단자 OUT1의 전위값은 전위 Vouth1 에서 전위 Voutl1로 하강하는 동안, 구간(311)과 같이 순간적으로 GND 전압(=드라이버의 접지전위)(VGND) 아래로 내려가게 된다. 즉, 순간적으로 출력단자 OUT1의 전위값은 VGND-VDIODE(D3) 값을 갖게 된다. 출력단자 OUT2의 경우 Voutl1에서 Vouth1으로 천이하기전 구간(312)과 같이 VM 전위보다 높은 전위값을 갖게 된다. 즉, 순간적으로 출력단자 OUT2은 VM+VDIODE(D2) 값을 갖게 된다.
모터가 역방향에서 정방향으로 천이할 때 즉, 역방향모드에서 정방향 모드로 전환할 때, 출력단자 OUT1의 전위는 전위 Voutl1에서 전위 Vouth1으로 상승하는 동안, 구간(321)과 같이 순간적으로 VM보다 높게 된다. 즉, 순간적으로 출력단자 OUT1의 전압은 VM+VDIODE(D1) 값을 갖게 된다. 출력단자 OUT2의 전위는 전위 Vouth1에서 전위 Voutl1로 하강하는 동안 순간적으로 GND보다 낮게 된다. 즉, 출력단자 OUT2의 전압은 VM-VDIODE(D4) 값을 갖게 된다.
본 발명은 모터(U3)와 같은 유도성 부하의 오픈 여부를 검출하는 오픈로드검출기(OPEN LOAD DETECTOR)에 관한 것으로서, 상기 오픈로드검출기는 이러한 유도부하(INDUCTIVE LOAD)의 전류 방향전환 시 생기는 환류(recirculation) 효과를 이용할 수 있다.
도 4는 본 발명의 일 실시예에 따른 오픈로드검출기(OPEN LOAD DETECTOR)(5)의 블록도를 나타낸 것이다.
오픈로드검출기(5)는 환류감지부(recirculation sense)(410) 및 오픈감지&디글리치부(OPEN DETECTOR & DEGLITCH)(420)를 포함할 수 있다. 환류감지부(410)는 2개의 비교기(U8, U9)와 1개의 OR 게이트(U10)를 포함할 수 있다. 비교기(U8)의 정입력 단자(+)는 출력단자 OUT1에 연결될 수 있고, 부입력 단자(-)는 VM에 연결될 수 있으며 비교기(U8)의 출력단자는 OR 게이트(U10)의 제1 입력단자에 연결될 수 있다. 비교기(U9)의 정입력 단자(+)는 출력단자 OUT2에 연결될 수 있고, 부입력 단자(-)는 VM에 연결될 수 있으며 비교기(U9)의 출력단자는 OR 게이트(U10)의 제2 입력단자에 연결될 수 있다. OR 게이트(U10)의 출력단자(OUTK)는 오픈감지&디글리치부(OPEN DETECTOR & DEGLITCH)(420)의 입력단자 중 COMP단자에 연결될 수 있다. 상기 COMP단자에 입력되는 신호를 '감지신호(COMP)'로 지칭할 수 있다.
도 5는 오픈감지&디글리치부(OPEN DETECTOR & DEGLITCH)(420)의 블록도를 나타낸 것이다. '오픈감지&디글리치부(420)'는 '오픈감지부'로 지칭될 수 있다.
오픈감지&디글리치부(420)는 디글리치(deglitch 회로)(U12), AND 게이트(U13), 라이징에지검출부(Rising edge detector)(U14), 및 두 개의 D 플립플롭(U15, U16)을 포함할 수 있다. 오픈감지&디글리치부(420)로 OUTK, RESETB, HD1, HD2, 및 VM이 입력되며, 한 개의 출력(OUT)을 가질 수 있다.
환류감지부(410)의 출력 OUTK는 노이즈에 의한 오동작을 방지하기 위해 COMP 단자를 통해 디글리치(Deglitch) 회로(U12)를 거쳐 반전된 후 AND 게이트 (U13)의 제1 단자에 연결될 수 있다. 그리고 RESETB 신호가 AND 게이트(U13)의 제2 단자에 연결될 수 있다. AND 게이트(U13)의 출력 RST는 D 플립플롭(U15, U16)의 RESET단자인 RSTB 단자에 연결될 수 있다.
라이징에지검출부(Rising edge detector)(U14)는 NMOS 트랜지스터의 게이트 입력인 HD1 및 HD2를 입력으로 하여 각각의 라이징에지(rising edge)를 검출하여 CK_R을 생성하고, 생성된 CK_R 값은 D 플립플롭(U15, U16)의 CLOCK 입력단자인 CK 단자에 입력될 수 있다. 상기 '라이징에지검출부'는 '클럭발생부'로 지칭될 수 있다.
D 플립플롭(U15)의 입력단자 D는 전원 VM에 연결되어 있고, 출력단자 Q는 D1을 출력하여 D 플립플롭(U16)의 입력단자 D에 입력하도록 연결될 수 있다. D 플립플롭(U15)은 하강에지형(negative edge type) 플립플롭이고 D 플립플롭(U16)은 상승에지형(positive edge type) 플립플롭일 수 있다.
도 6은 NMOS 트랜지스터 게이트 입력(HD1, HD2)의 라이징에지(rising edge)를 검출하여 D 플립플롭의 클럭인 CK_R을 만드는 과정을 나타낸 도면이다. HD1과 HD2가 각각 상승에지일 때, CK_R도 상승하였다가 일정시간 이후 다시 하강하도록 될 수 있다.
도 7은 유도부하(INDUCTIVE LOAD)가 드라이버 IC의 출력단자에 정상적으로 연결되어 있을 때의 본 발명의 일 실시예에 따른 오픈로드검출기(OPEN LOAD DETECTOR)의 동작 파형이다.
이하, 도 1b와 도2를 함께 참조하여 설명한다.
도 1b에 도시한 로직회로(U7)의 입력인 IN 신호에 따라 즉, IN의 스위칭(SWITCHING)에 따라 HD2는 IN 신호와 동상으로 스위칭하게 되고, HD1은 역상으로 스위칭하게 된다. 이에 따라, 비교기(U8)로 입력되는 OUT1은 IN에 대해 시간 지연된 역상으로 출력되고, 스위칭 시에 유도부하(INDUCTIVE LOAD)에 의한 전압 피킹(PEAKING)이 나타나게 된다. 비교기(U9)로 입력되는 OUT2는 IN의 스위칭(SWITCHING)에 대해 시간 지연된 동상으로 출력되고, 스위칭 시에 유도부하에 의한 전압 피킹(PEAKING)이 나타나게 된다.
OUT1의 피킹(PEAKING) 구간(701)은 환류감지부(410)의 비교기(U8)에 의해 감지되어 환류감지부(410)의 출력인 OUTK 값이 'L'에서 'H'로 천이하게 된다. OUT2의 피킹(PEAKING) 구간(702)은 환류감지부(410)의 비교기(U9)에 의해 감지되어 환류감지부(410)의 출력인 OUTK 값이 'L'에서 'H'로 천이하게 된다. D 플립플롭(U15)의 출력값 D1은 CK_R의 하강에지(falling edge)에서 'H'값을 갖게 된다.
유도부하(INDUCTIVE LOAD)가 존재하는 경우, 즉, 부하의 납땜 연결 지점이 오픈되지 않은 경우 COMP 값은 'H'가 되고 AND 게이트(U13)의 출력 RST는 'L'이 되어, D 플립플롭(U15, U16)의 출력단자(Q)의 값은 각각 'L' 이 된다. 따라서, 오픈로드검출기(OPEN LOAD DETECTOR)(5)의 최종 출력값(OUT 단자의 값)은 'L' 상태를 유지한다.
도 8은 유도부하(INDUCTIVE LOAD)가 드라이버 IC의 출력단자에 정상적으로 연결되지 않았을 때의 본 발명의 일 실시예에 따른 오픈로드 검출기(OPEN LOAD DETECTOR)의 동작 파형이다.
유도부하(INDUCTIVE LOAD)가 존재하지 않을 경우 구간(801)을 통해 알 수 있듯이, OUT1, OUT2의 전위의 천이시 전압 피킹(PEAKING)이 존재하지 않는다. 따라서 환류감지부(410)의 비교기(U8, U9)와 OR 게이트를 통과한 후의 출력값(즉, OUTK의 값)은 'L' 로 유지된다. 그리고 D 플립플롭(U15)의 출력값(D1)은 CK_R의 하강에지(falling edge)에서 'H'가 되어 오픈 로드(OPEN LOAD) 상태를 검출하게 된다.
도 9는 본 발명의 일 실시예에 따른 환류감지부(410)의 비교기(U8, U9)의 구성도이다. 비교기는 2개의 동일한 비교기(U8, U9)가 출력단에서 와이어드 OR(wired or)구조로 연결될 수 있다. 각각의 비교기(U8, U9)는 내부에 인위적인 오프셋(OFFSET) 및 히스테리스(HYSTERIS)를 조절하는 구성을 포함하고 있을 수 있다.
비교기(U8, U9)에는 각각 VM이 입력되는데, 이때, 각 비교기의 NMOS 트랜지스터(M2)의 게이트 단자에 연결되도록 되어 있다. 또한, 비교기(U8, U9)에는 각각 OUT1, OUT2가 입력되는데, 이때, OUT1 및 OUT2는 각 비교기 내의 NMOS 트랜지스터(M3)의 게이트 단자에 연결되도록 되어 있다. M2의 소스 단자는 정전류를 공급하도록 되어 있는 NMOS 트랜지스터(M1)의 드레인 단자에 연결되어 있다. M3의 소스 단자는 오프셋(OFFSET) 및 히스테리스(HYSTERIS) 조절 저항(R1, R2)을 거쳐 정전류를 공급하도록 되어 있는 M1의 드레인 단자에 연결된다. 저항(R2)에는 히스테리스(HYSTERIS)를 조절하는 NMOS 스위치(M7)가 연결되어 있다. PMOS인 M4, M5는 능동부하(active load)로 작용하여 비교기의 이득을 결정하고 최종적으로 PMOS인 M6를 거쳐 정전류를 공급하는 NMOS M9의 드레인 단자에 공통으로 연결된다.
본 발명에 의한 비교기(U8, U9)는 환류(Recirculation) 시 OUT1 또는 OUT2가 VM보다 커지는 것을 감지하기 위한 것으로 이를 위하여 OUT1 및 OUT2가 연결된 NMOS M3의 소스 단자에 저항 R1, R2를 추가하여 구현할 수 있다. 즉, M3의 소스단에 저항을 추가함으로 M3의 게이트 턴온(TURN ON) 전압을 높이는 효과가 있게 된다. 이 오프셋 레벨(OFFSET LEVEL)은 저항 R1, R2의 값 및 전류원 IBIAS 값을 조절하여 조절 가능하다.
비교기(U8, U9)의 동작을 살펴보면, 환류(Recirculation)가 발생하기 전에는 OUT1 및 OUT2 < VM 이 되므로 정전류원 NMOS M1의 전류가 M2로만 흐르고 PMOS M5의 드레인이 'H'가 되고 PMOS M6이 오프(OFF)가 되어 출력은 'L'이 된다.
환류(Recirculation)가 발생하면 OUT1 또는 OUT2 > VM이 되어 정전류원 NMOS M1의 전류가 M3로만 흐르게 되고 PMOS M5의 드레인이 낮아지게 되어 PMOS M6이 온(ON)되어 출력이 'H'가 된다.
비교기(U8, U9)의 히스테리스(HYSTERIS)는 저항(R2) 및 NMOS M7로 조절이 가능하다. 즉, 비교기(U8, U9)의 출력(OUTK)이 'L' 일 때 NMOS M7이 오프(OFF)되어 비교기(U8, U9)의 오프셋(OFFSET)은 IBIAS*(R1+R2)에 비례한다. 하지만, 비교기(U8, U9)의 출력(OUTK)이 'H'인 경우 NMOS M7이 온(ON)되어 비교기(U8, U9)의 오프셋(OFFSET)은 IBIAS*R1에 비례하게 되고, 출력이 'H'일 경우에 비해 그 값이 적게 될 수 있다.
비교기(U8, U9)는 오프셋(OFFSET) 및 히스테리스 레벨(HYSTERIS LEVEL)을 저항(R1, R2) 및 정전류 IBIAS의 값을 조절하여 가변할 수 있는 장점이 있다.
상술한 본 발명의 실시예들을 이용하여, 본 발명의 기술 분야에 속하는 자들은 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에 다양한 변경 및 수정을 용이하게 실시할 수 있을 것이다. 특허청구범위의 각 청구항의 내용은 본 명세서를 통해 이해할 수 있는 범위 내에서 인용관계가 없는 다른 청구항에 결합될 수 있다.

Claims (12)

  1. 하프브리지 구조의 드라이버를 정방향 모드와 역방향 모드 간을 전환하도록 구동하는 구동단계;
    상기 드라이버의 제1 출력단자의 제1전위 또는 제2 출력단자의 제2전위가, 상기 드라이버의 접지전위보다 작은 시구간이 존재하거나 또는 상기 드라이버의 구동전위보다 높은 시구간이 존재하는지 여부를 감지하는 감지단계; 및
    상기 감지단계에서 상기 작은 시구간이나 상기 높은 시구간이 존재하는 것을 감지한 경우에는 상기 드라이버의 출력단자에 유도성 부하가 연결되어 있다고 판단하고, 그렇지 않은 경우에는 상기 드라이버의 출력단자에 유도성 부하가 연결되어 있지 않다고 판단하는 판단단계;
    를 포함하는,
    유도성 부하 연결상태 판단방법.
  2. 하프브리지 구조의 드라이버로서, 정방향 모드와 역방향 모드 간을 전환하여 구동되는 상기 드라이버의 제1 출력단자와 제2 출력단자에 연결되어, 상기 드라이버의 출력단자에 유도성 부하가 연결되어 있는지 여부를 판단하는 유도성 부하 연결상태 판단장치로서,
    상기 제1 출력단자의 제1전위 또는 상기 제2 출력단자의 제2전위가, 상기 드라이버의 접지전위보다 작은 시구간이 존재하거나 또는 상기 드라이버의 구동전위보다 높은 시구간이 존재하는지 여부에 관한 감지신호를 생성하는 환류감지부; 및
    상기 작은 시구간이나 상기 높은 시구간이 존재하는 것을 감지한 경우에는 상기 드라이버의 출력단자에 유도성 부하가 연결되어 있음을 나타내고, 그렇지 않은 경우에는 상기 드라이버의 출력단자에 유도성 부하가 연결되어 있지 않음을 나타내는 출력신호를 생성하는 오픈감지부
    를 포함하는,
    유도성 부하 연결상태 판단장치.
  3. 제2항에 있어서,
    상기 환류감지부는,
    상기 제1전위를 상기 드라이버의 구동전위 또는 상기 드라이버의 접지전위와 비교하는 제1비교기;
    상기 제2전위를 상기 드라이버의 구동전위 또는 상기 드라이버의 접지전위와 비교하는 제2비교기; 및
    상기 제1비교기와 상기 제2비교기의 출력을 AND 조합하여 상기 감지신호를 제공하는 AND 게이트
    를 포함하는,
    유도성 부하 연결상태 판단장치.
  4. 제3항에 있어서,
    상기 오픈감지부는,
    상기 드라이버에 포함되는 하프브리지에 포함되는 트랜지스터의 온/오프를 제어하는 제어전위를 이용하여 클럭을 발생시키는 클럭발생부; 및
    상기 클럭을 입력받고, 상기 감지신호를 리셋신호로서 입력받아 상기 출력신호를 생성하는 D 플립플롭
    을 포함하는,
    유도성 부하 연결상태 판단장치.
  5. 유도성 부하와 상기 유도성 부하를 구동하는 드라이버 IC의 출력단 사이의 연결지점의 오픈여부를 감지하기 위한 유도성 부하 연결상태 판단장치로서,
    상기 유도성 부하의 환류를 감지하기 위한 환류감지부를 포함하며,
    상기 환류감지부는,
    상기 드라이버 IC의 제1 출력단자로부터의 제1출력값 및 제2 출력단자로부터의 제2출력값을 각각 정입력 단자를 통해 입력받도록 되어 있고, 상기 드라이버 IC의 구동전압을 각각 부입력 단자를 통해 입력받도록 되어 있는 복수 개의 비교기; 및
    상기 복수 개의 비교기의 출력값들을 입력받도록 되어 있는 AND 게이트
    를 포함하며,
    상기 복수 개의 비교기는 각각, 상기 제1출력값 또는 상기 제2출력값을 상기 드라이버 IC의 구동전압과 비교함으로써 상기 환류를 감지하도록 되어 있는,
    유도성 부하 연결상태 판단장치.
  6. 제5항에 있어서, 상기 환류가 감지되지 않은 경우에는, 상기 유도성 부하와 상기 드라이버 IC의 출력단 사이의 연결지점이 오픈된 것으로 판단하도록 되어 있는, 유도성 부하 연결상태 판단장치.
  7. 제5항에 있어서,
    상기 비교기는,
    전류원 IBIAS 값을 공급받도록 되어 있는 제1 NMOS 트랜지스터;
    상기 드라이버 IC의 구동전압이 인가되는 게이트를 갖는 제2 NMOS 트랜지스터;
    상기 제1출력값이 인가되는 게이트를 갖는 제3 NMOS 트랜지스터; 및
    상기 제1 NMOS 트랜지스터의 드레인 단자와 상기 제3 NMOS 트랜지스터의 소스 단자 사이를 연결하도록 직렬연결되어 있는 제1 저항 및 제2 저항을 포함하며,
    상기 제1 저항, 상기 제2 저항, 및 정전류를 이용하여 상기 비교기의 오프셋을 조절하는 것을 특징으로 하는,
    유도성 부하 연결상태 판단장치.
  8. 제7항에 있어서,
    상기 비교기는, 상기 제2저항에 병렬연결되도록 되어 있는 제4 NMOS 트랜지스터를 더 포함하며,
    상기 제2저항, 상기 제4 NMOS 트랜지스터 및 상기 정전류를 이용하여 상기 비교기의 히스테리스를 조절하는 것을 특징으로 하는,
    유도성 부하 연결상태 판단장치.
  9. 제8항에 있어서,
    상기 비교기는,
    상기 비교기의 이득을 결정하기 위하여, 상기 제2 NMOS 트랜지스터의 드레인 단자에 연결되도록 되어 있는, 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터;
    상기 제3 NMOS 트랜지스터의 드레인 단자에 연결되도록 되어 있는 제3 PMOS 트랜지스터; 및
    상기 전류원 IBIAS 값을 게이트 단자로 입력받도록 되어 있는, 제5 NMOS 트랜지스터;
    를 더 포함하며,
    상기 제5 NMOS 트랜지스터는 상기 복수개의 비교기에 포함되어 있는 각각의 상기 제3 PMOS 트랜지스터의 소스 단자의 값을 드레인 단자로 입력받도록 상기 제3 PMOS 트랜지스터의 소스 단자를 전기적으로 연결하도록 되어 있는 것을 특징으로 하는,
    유도성 부하 연결상태 판단장치.
  10. 제5항에 있어서,
    오픈감지부를 더 포함하며,
    상기 오픈감지부는 상기 환류감지부로부터 출력되는 출력값을 입력받도록 되어 있는 디글리치회로부;
    상기 디글리치회로부의 출력값과 리셋 신호를 입력받도록 되어 있는 논리곱 게이트;
    라이징에지 검출부; 및
    복수 개의 D 플립플롭;
    을 포함하며,
    상기 복수 개의 D 플립플롭은 상기 라이징에지 검출부의 출력값을 각각의 클럭단자로 입력받도록 되어 있으며, 상기 논리곱 게이트의 출력값을 리셋단자로 입력받도록 되어있으며,
    상기 복수 개의 D 플립플롭을 통해 상기 비교기의 천이를 감지하도록 되어 있는,
    유도성 부하 연결상태 판단장치.
  11. 제10항에 있어서,
    상기 라이징에지 검출부는 상기 드라이버 IC에 포함된 브릿지 회로의 두 개의 트랜지스터의 게이트 단자에 각각 연결되는 두 개의 입력단자를 포함하도록 되어 있는,
    유도성 부하 연결상태 판단장치.
  12. 제10항에 있어서,
    상기 복수 개의 D 플립플롭 중 제1 플립플롭의 입력단자는 전원의 전압값을 입력받도록 되어 있고, 제1 플립플롭의 출력단자는 제2 플립플롭의 입력단자에 연결되도록 되어 있는,
    유도성 부하 연결상태 판단장치.




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