KR101641276B1

KR101641276B1 - 반도체 패키지 검사용 소켓 및 그 제조 방법

Info

Publication number: KR101641276B1
Application number: KR1020140116052A
Authority: KR
Inventors: 안윤태; 김장현; 김경민
Original assignee: (주) 루켄테크놀러지스
Priority date: 2014-09-02
Filing date: 2014-09-02
Publication date: 2016-07-20
Also published as: KR20160042189A

Abstract

반도체 패키지 검사용 소켓이 개시되며, 상기 반도체 패키지 검사용 소켓은 상하로 통공되는 복수 개의 제1 홀이 형성된 상부 웨이퍼; 상기 복수 개의 제1 홀 각각과 대응되는 위치에 상하로 통공되는 복수 개의 제2 홀이 형성된 하부 웨이퍼; 상기 상부 웨이퍼 및 상기 하부 웨이퍼가 상하로 장착되는 하우징; 및 상기 제1 홀과 제2 홀을 관통하며 장착되는 프로브 핀 복수 개를 포함하되, 상기 프로브 핀은, 반도체 패키지에 접촉하는 접촉 부재, 간격을 두고 상기 접촉 부재의 하측에 구비되며 인쇄회로기판과 연결되는 연결 부재 및 상기 접촉 부재와 상기 연결 부재 사이에 구비되는 탄성 부재를 포함하고, 상기 상부 웨이퍼 및 하부 웨이퍼 각각의 재질은 실리콘을 포함한다.

Description

반도체 패키지 검사용 소켓 및 그 제조 방법{SOCKET FOR TESTING SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}

본원은 반도체 패키지 검사용 소켓 및 그 제조 방법에 관한 것이다.

일반적으로 BGA(ball grid array) 타입의 반도체 패키지는 최종적으로 검사 장치에 의해 각종 전기 시험을 통한 특성 측정 또는 불량 검사를 받게 된다. 이때, 검사장치에 설치된 검사용 인쇄회로기판의 회로패턴과 BGA 타입의 반도체 패키지의 컨택볼을 전기적으로 연결하기 위해 소켓이 사용된다.

이러한 소켓은, 프로브 핀 및 프로브 핀이 삽입 장착되는 플레이트를 포함하는데, 종래에는, 프로브 핀이 삽입되는 홀을 플레이트에 형성하기 위해 플레이트에 기계적인 드릴링을 수행하였다. 이에 따라, 프로브 핀이 삽입되는 홀의 직경을 최소화하는데 한계가 발생하였고, 미세한 프로브 핀이 고밀도로 배열된 반도체 패키지 검사용 소켓을 구현하는데 어려움이 있었다.

또한, 종래의 소켓은 그 형상 및 크기가 규격화되어 있고, 부품 수가 많기 때문에 최근의 반도체의 빠른 데이터 처리 속도와 저소비 전력에 대응하기 위해 컨택터를 소형화 하는 데에 적합하지 않다. 또한, 이러한 종래의 검사용 소켓들은 탄성부재의 권선수가 증가할수록 노이즈가 증가하여, 고전류를 인가하는 과정에서 탄성부재가 파손되는 문제점이 있었다.

본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 프로브 핀이 삽입되는 홀의 사이즈와 무관하게, 용이한 제조가 가능하고, 안정적 반도체 패키지 검사가 가능한 반도체 패키지 검사용 소켓 및 그 제조 방법을 제공하는 것을 목적으로 한다.

상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 제1 측면에 따른 반도체 패키지 검사용 소켓은, 상하로 통공되는 복수 개의 제1 홀이 형성된 상부 웨이퍼; 상기 복수 개의 제1 홀 각각과 대응되는 위치에 상하로 통공되는 복수 개의 제2 홀이 형성된 하부 웨이퍼; 상기 상부 웨이퍼 및 상기 하부 웨이퍼가 상하로 장착되는 하우징; 및 상기 제1 홀과 제2 홀을 관통하며 장착되는 프로브 핀 복수 개를 포함하되, 상기 프로브 핀은, 반도체 패키지에 접촉하는 접촉 부재, 간격을 두고 상기 접촉 부재의 하측에 구비되며 인쇄회로기판과 연결되는 연결 부재 및 상기 접촉 부재와 상기 연결 부재 사이에 구비되는 탄성 부재를 포함하고, 상기 상부 웨이퍼 및 하부 웨이퍼 각각의 재질은 실리콘을 포함할 수 있다.

한편, 본원의 제2 측면에 따른 반도체 패키지 검사용 소켓의 제조 방법은, 상하로 통공되는 복수 개의 제1 홀이 형성된 상부 웨이퍼를 준비하는 단계; 상기 복수 개의 제1 홀 각각과 대응되는 위치에 상하로 통공되는 복수 개의 제2 홀이 형성된 하부 웨이퍼를 준비하는 단계; 및 상부 웨이퍼, 하부 웨이퍼, 상기 상부 웨이퍼와 상기 하부 웨이퍼가 상하로 장착되는 하우징 및 상기 제1 홀과 제2 홀을 관통하며 장착되는 프로브 핀을 조립하는 단계를 포함하되, 상기 프로브 핀은, 반도체 패키지에 접촉하는 접촉 부재, 간격을 두고 상기 접촉 부재의 하측에 구비되며 인쇄회로기판과 연결되는 연결 부재 및 상기 접촉 부재와 상기 연결 부재 사이에 구비되는 탄성 부재를 포함하고, 상기 상부 웨이퍼 및 상기 하부 웨이퍼 각각의 재질은 실리콘을 포함할 수 있다.

전술한 본원의 과제 해결 수단에 의하면, 상부 웨이퍼 및 하부 웨이퍼 각각이 실리콘을 포함하는 재질로 이루어짐으로써, 상부 웨이퍼 및 하부 웨이퍼에 기계적 드릴링이 아닌 다른 방법으로 제1 홀 및 제2 홀을 그 사이즈와 무관하게 용이하게 형성할 수 있고, 이에 따라, 미세한 프로브 핀이 고밀도로 배열된 반도체 패키지 검사용 소켓을 용이하게 제조할 수 있다.

또한 전술한 본원의 과제 해결 수단에 의하면, 프로브 핀이 접촉 부재, 연결 부재 및 접촉 부재와 연결 부재 사이에 구비되는 탄성 부재를 포함하는바, 고전류가 인가되더라도 안정적인 반도체 패키지 검사를 수행할 수 있는 반도체 패키지 검사용 소켓을 구현할 수 있다.

도 1은 본원의 일 실시예에 따른 반도체 패키지 검사용 소켓의 분해도이다.
도 2는 제1 홀 및 제2 홀을 관통하며 장착된 프로브 핀을 도시한 개략적인 단면도이다.
도 3의 (a)는 본원의 일 실시예에 따른 프로브 핀의 사시도이고, 도 3의 (b)는 본원의 일 실시예에 따른 프로브 핀의 분해도이다.
도 4는 제1 홀이 형성된 상부 웨이퍼를 도시한 개략적인 단면도이다.
도 5는 제2 홀이 형성된 하부 웨이퍼를 도시한 개략적인 단면도이다.
도 6은 보호 필름 층을 설명하기 위해, 상부 웨이퍼의 상면에서 하우징의 상부에 걸쳐 보호 필름 층이 형성된 본 반도체 패키지 검사용 소켓의 사시도이다.
도 7은 본 반도체 패키지 검사용 소켓의 제조 방법을 설명하기 위한 순서도이다.
도 8은 복수 개의 제1 홀이 형성된 상부 웨이퍼를 준비하는 단계를 설명하기 위한 개략적인 개념도이다.
도 9는 복수 개의 제2 홀이 형성된 하부 웨이퍼를 준비하는 단계를 설명하기 위한 개략적인 개념도이다.

아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.

본원 명세서 전체에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.

본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 본원 명세서 전체에서 사용되는 정도의 용어 "~(하는) 단계" 또는 "~의 단계"는 "~ 를 위한 단계"를 의미하지 않는다.

참고로, 본원의 실시예에 관한 설명 중 방향이나 위치와 관련된 용어(상측, 하측, 상향, 하향, 상부, 하부, 상단, 하단 등)는 탄성 부재를 기준으로 접촉 부재가 배치된 쪽을 상측으로 하여 설정한 것이다. 예를 들어, 도 2를 보았을 때, 탄성 부재를 기준으로 접촉 부재가 배치된 쪽이 상측, 전반적으로 상측을 향한 방향이 상향, 전반적으로 상측을 향하는 부분이 상부, 전반적으로 상측을 향하는 단부 또는 면이 상단 등이 될 수 있다. 또한, 도 2를 보았을 때, 탄성 부재를 기준으로 연결 부재가 배치된 쪽이 하측, 전반적으로 하측을 향한 방향이 하향, 전반적으로 하측을 향하는 부분이 하부, 전반적으로 하측을 향하는 단부 또는 면이 하단 등이 될 수 있다. 다만, 본원의 실시예의 다양한 실제적인 적용에 있어서는, 상측이 하향으로 배치되는 등 다양한 방향으로 배치될 수 있을 것이다.

본원의 일 실시예에 따른 반도체 패키지 검사용 소켓(이하 '본 반도체 패키지 검사용 소켓'이라 함)에 대해 설명한다.

도 1은 본 반도체 패키지 검사용 소켓의 분해도이다.

도 1을 참조하면, 본 반도체 패키지 검사용 소켓은 상하로 통공되는 복수 개의 제1 홀(110)이 형성된 상부 웨이퍼(100), 복수 개의 제1 홀(110) 각각과 대응되는 위치에 상하로 통공되는 복수 개의 제2 홀(210)이 형성된 하부 웨이퍼(200), 상부 웨이퍼(100) 및 하부 웨이퍼(200)가 상하로 장착되는 하우징(500) 및 제1 홀(110)과 제2 홀(210)을 관통하며 장착되는 프로브 핀(300) 복수 개를 포함한다.

복수 개의 제2 홀(210) 각각이 복수 개의 제1 홀(110) 각각과 대응되게 형성된다는 것은, 하부 웨이퍼(200)의 복수 개의 제2 홀(210)이 복수 개의 제1 홀(110) 각각과 서로 동일한 위치에 형성된다는 것을 의미할 수 있다. 다시 말해, 복수 개의 제1 홀(110) 각각의 중심점과 복수 개의 제2 홀(210) 각각의 중심점이 같은 선상에 위치하도록 제2 홀(210)이 형성되는 것을 의미할 수 있다.

또한, 상부 웨이퍼(100) 및 하부 웨이퍼(200) 각각의 재질은 실리콘을 포함한다.

이에 따라, 상부 웨이퍼(100) 및 하부 웨이퍼(200) 각각에 포토리소그래피(photolithography) 공정을 수행함으로써, 제1 홀(110) 및 제2 홀(210) 각각을 용이하게 형성할 수 있다.

종래에는, 상부 플레이트 및 하부 플레이트 각각에 기계적으로 드릴링을 수행함으로써, 제1 홀 및 제2 홀을 형성하였다. 따라서, 종래에는, 제1 및 제2 홀의 직경을 최소화하는데 한계가 발생하였다. 이에 따라, 미세한 프로브 핀이 고밀도로 배열된 반도체 패키지 검사용 소켓을 제작하는데 어려움이 있었으며, 고밀도의 미세 전극이 배열된 반도체 패키지를 검사하기 위한 반도체 패키지 검사용 소켓을 제작하는데 어려움이 있었다.

그러나, 본 반도체 패키지 검사용 소켓에 의하면, 상부 웨이퍼(100) 및 하부 웨이퍼(200) 각각의 재질이 실리콘`을 포함하는바, 단순한 방법(예시적으로, 포토리소그래피 공정)으로 제1 홀(110) 및 제2 홀(210)을 형성할 수 있다. 이에 따라, 제1 및 제2 홀(110, 210)을 그 직경과 무관하게 용이하게 형성할 수 있고, 미세한 프로브 핀(300)이 고밀도로 배열된 반도체 패키지 검사용 소켓을 구현할 수 있다.

한편, 도 2는 제1 홀(110) 및 제2 홀(210)을 관통하며 장착된 프로브 핀(300)을 도시한 개략적인 단면도이고, 도 3의 (a)는 본원의 일 실시예에 따른 프로브 핀(300)의 사시도이며, 도 3의 (b)는 본원의 일 실시예에 따른 프로브 핀(300)의 분해도이다.

도 2를 참조하면, 프로브 핀(300)은 제1 홀(110) 및 제1 홀(110)과 대응되는 위치에 형성된 제2 홀(210)을 관통하며 상부 웨이퍼(100) 및 하부 웨이퍼(200)에 대하여 장착될 수 있다.

프로브 핀(300)은 전기적 신호를 전달할 수 있다. 도 2를 참조하면, 예시적으로, 반도체 패키지에 대한 검사가 수행될 때, 프로브 핀(300)은, 그 하단(접속부(322)(이하 서술))이 접속된 인쇄회로기판에서 출력되는 전기적 신호를 그 상단(컨택부(311)(이하 서술))이 접속된 컨택볼에 전달할 수 있다. 또한, 컨택볼에서 출력되는 전기적 신호를 인쇄회로기판에 전달할 수 있다.

구체적으로, 도 2, 도 3의 (a) 및 (b)를 참조하면, 프로브 핀(300)은 반도체 패키지에 접촉하는 접촉 부재(310), 접촉 부재(310)의 하측에 구비되며 인쇄회로기판과 연결되는 연결 부재(320) 및 접촉 부재(310)와 연결 부재(320) 사이에 구비되는 탄성 부재(330)를 포함한다.

접촉 부재(310), 연결 부재(320) 및 탄성 부재(330)는 전도성 재질로 이루어질 수 있다. 이에 따라, 프로브 핀(300)은, 접촉 부재(310)가 반도체 패키지에 접속하고, 연결 부재(320)가 인쇄회로기판에 접속하면, 반도체 패키지와 인쇄회로기판을 전기적으로 연결할 수 있다.

또한, 반도체 패키지에 대한 검사 시에, 탄성 부재(330)에 의해, 반도체 패키지에 가해지는 충격이 최소화될 수 있다. 탄성 부재(330)는 예시적으로, 코일 스프링일 수 있다.

도 2, 도 3의 (a) 및 (b)에 나타난 바와 같이, 접촉 부재(310)는, 컨택부(311), 턱부(312) 및 둘레부(313)를 포함할 수 있다.

컨택부(311)는 반도체 패키지에 접촉된다. 도 2, 도 3의 (a) 및 (b)에 나타난 바와 같이, 컨택부(311)의 상단에는 반도체 패키지의 컨택볼과 접촉 가능하도록 돌출되는 팁(3111)이 형성될 수 있다 팁(3111)은 컨택볼과 맞물리는 다양한 형상으로 형성될 수 있다.

또한, 도 2에 나타난 바와 같이, 턱부(312)는 컨택부(311)의 단면의 직경보다 큰 직경의 단면을 가지며 컨택부(311)의 하부에 형성될 수 있다.

또한, 도 2에 나타난 바와 같이, 둘레부(313)는 턱부(312)의 외주를 따라 턱부(312)로부터 하측으로 연장 형성될 수 있다.

이에 따라, 도 2에 나타난 바와 같이, 접촉 부재(310)는 둘레부(313)의 내측에 대하여, 상측으로 함몰 형성된 함몰부(3131)를 확보할 수 있다. 도 2에 나타난 바와 같이, 탄성 부재(330)는 함몰부(3131)에 배치될 수 있다.

또한, 둘레부(313)는 턱부(312)와 일체형으로 형성될 수 있다. 이에 따라, 접촉 부재(310)의 제조가 용이할 수 있다.

또한, 도 2 및 도 3의 (b)를 참조하면, 연결 부재(320)는, 삽입부(321) 및 접속부(322)를 포함할 수 있다.

도 2 및 도 3의 (b) 에 나타난 바와 같이, 삽입부(321)는 그 상단이 원뿔 형상일 수 있다. 또한, 도 2에 나타난 바와 같이, 삽입부(321)는 둘레부(313)의 내측으로 삽입 결합될 수 있다. 다시 말해, 도 2에 나타난 바와 같이, 삽입부(321)는 함몰부(3131) 내에 배치될 수 있다.

이때, 도 2에 나타난 바와 같이, 탄성 부재(330)는 그 하단이 삽입부(321)의 상단의 외주를 따라 위치하며, 둘레부(313)의 내측에 구비될 수 있다. 다시 말해, 삽입부(321)의 원뿔 형상인 상단은 탄성 부재(330)의 내측으로 삽입될 수 있다.

반도체 패키지 검사 시, 접촉 부재(310)의 하측 방향으로의 이동에 따라, 탄성 부재(330)는 압축될 수 있다. 탄성 부재(330)의 압축 시에 탄성 부재(330)의 내주면은 삽입부(321)의 외주면과 접촉될 수 있다. 즉, 탄성 부재(330)가 압축되면, 탄성 부재(330)와 삽입부의 접촉 면적은, 탄성 부재(330)가 압축되기 이전보다 더 증가할 수 있다. 이에 따라, 고전류의 인가 시, 탄성 부재(330)의 파손을 방지할 수 있다. 또한, 인쇄회로기판으로부터의 전기 신호 발생 시 또는, 반도체 패키지의 컨택볼로부터의 전기 신호 발생 시에 노이즈가 발생되는 것을 방지할 수 있다.

또한, 도 2에 나타난 바와 같이, 탄성부재(330)는 그 상단이 턱부(312)의 하면과 접촉되며, 둘레부(313)의 내측에 구비될 수 있다.

즉, 탄성 부재(330)는 도 2에 나타난 바와 같이, 접촉 부재(310)의 턱부(312)의 하면과 연결 부재(320)의 상면 사이에 구비됨으로써, 접촉 부재(310)와 연결 부재(320) 사이에 구비될 수 있다.

또한, 도 2 및 도 3의 (b)를 참조하면, 접속부(322)는, 삽입부(321)의 하부의 단면의 직경보다 작은 직경의 단면을 가지며 삽입부(321)로부터 하측으로 연장 형성될 수 있다. 또한, 접속부(322)는 인쇄회로기판에 접속될 수 있다.

또한, 도 2 및 도 3의 (b)를 참조하면, 연결 부재(320)는 삽입부(321)와 접속부(322) 사이에 형성되는 쐐기부(323)를 포함할 수 있다. 도 2 및 도 3의 (b)에 나타난 바와 같이, 쐐기부(323)는 하측을 향할수록 그 직경이 작아지도록 경사(테이퍼, taper)를 가질 수 있다.

이상 상술한 프로브 핀(300)에 의하면, 접속부(322)가 접속된 인쇄회로기판에서 출력되는 전기적 신호는 둘레부(313) 및 탄성부재(330) 중 하나 이상에 의해 컨택부(311)에 전달되어 반도체 패키지의 컨택볼에 전달될 수 있다. 또한, 컨택부(311)의 팁(3111)이 접속된 반도체 패키지의 컨택볼에서 출력되는 전기적 신호는 둘레부(313) 및 탄성부재(330) 중 하나 이상에 의해 연결 부재(320)에 전달될 수 있고, 연결 부재(320)로 전달된 전기적 신호는 인쇄회로기판에 전달될 수 있다.

한편, 도 4는 제1 홀(110)이 형성된 상부 웨이퍼(100)를 도시한 개략적인 단면도이다.

도 2 및 도 4를 참조하면, 제1 홀(110)은 제1 상부 홀(111) 및 제1 하부 홀(112)을 포함할 수 있다.

도 2에 나타난 바와 같이, 제1 상부 홀(111)에는 컨택부(311)가 그 상단이 상부 웨이퍼(100)의 상측으로 돌출되도록 삽입 결합될 수 있다.

또한, 도 4에 나타난 바와 같이, 제1 하부 홀(112)은, 제1 상부 홀(111)의 직경보다 큰 직경을 가지며 제1 상부 홀(111)로부터 하측으로 연장 형성될 수 있다. 또한, 도 2에 나타난 바와 같이, 제1 하부 홀(112)에는, 둘레부(313)의 적어도 일부가 삽입 결합될 수 있다.

도 2 및 도 4에 나타난 바와 같이, 제1 상부 홀(111)의 직경과 제1 하부 홀(112)의 직경의 차이에 의해 제1 단차면(113)이 형성될 수 있다. 도 2에 나타난 바와 같이, 제1 홀(110)에 대한 프로브 핀(300)의 장착시, 접촉 부재(310)의 턱부(312)는 제1 단차면(113)에 지지될 수 있다. 이에 따라, 프로브 핀(300)의 상향으로의 이동이 저지될 수 있다.

도 5는 제2 홀(210)이 형성된 하부 웨이퍼(200)를 도시한 개략적인 단면도이다.

도 2 및 도 5를 참조하면, 제2 홀(210)은 제2 상부 홀(211) 및 제2 하부 홀(212)을 포함할 수 있다.

도 2에 나타난 바와 같이, 제2 상부 홀(211)에는 둘레부(313)의 적어도 일부가 삽입 결합될 수 있다.

또한, 도 5에 나타난 바와 같이, 제2 하부 홀(212)은 제2 상부 홀(211)의 직경보다 더 작은 직경을 가지며 제2 상부 홀(211)로부터 하측으로 연장 형성될 수 있다. 또한, 도 2에 나타난 바와 같이, 제2 하부 홀(212)에는 접속부(322)가 그 하단이 하부 웨이퍼(200)의 하측으로 돌출되도록 삽입 결합될 수 있다.

도 2 및 도 5에 나타난 바와 같이, 제2 상부 홀(211)의 직경과 제2 하부 홀(212)의 직경의 차이에 의해 제2 단차면(213)이 형성될 수 있다. 도 2를 참조하면, 프로브 핀(300)의 제2 홀(210)에 대한 장착시, 제2 단차면(213)에 둘레부(313)의 하면이 지지될 수 있다. 이에 따라, 프로브 핀(300)의 하향으로의 이동이 저지될 수 있다.

한편, 상부 웨이퍼(100) 및 하부 웨이퍼(200)는 하우징(500)에 장착된 후, 결합 부재(미도시)에 의하여 결속될 수 있다. 결합 부재는 예시적으로, 나사, 핀 등일 수 있다.

도 6은 보호 필름 층을 설명하기 위해, 상부 웨이퍼(100)의 상면에서 하우징(500)의 상부에 걸쳐 보호 필름 층(700)이 형성된 본 반도체 패키지 검사용 소켓의 사시도이다.

도 1 및 도 6을 참조하면, 본 반도체 패키지 검사용 소켓은, 상부 웨이퍼(100)의 상면 및 하부 웨이퍼(200)의 하면 중 하나 이상에 형성되는 보호 필름 층(700)을 포함할 수 있다.

도 6에 나타난 바와 같이, 보호 필름 층(700)은 제1 홀(110) 및 제2 홀(210)을 관통하며 장착된 프로브 핀이 관통되는 홀(710) 복수 개를 포함할 수 있다. 다시 말해, 도 1을 참조하면, 보호 필름 층(700)에는 제1 홀(110) 및 제2 홀(210)과 대응되는 위치에 홀(710)이 형성될 수 있다.

도 6에 나타난 바와 같이, 보호 필름 층(700)이 상부 웨이퍼(100)의 상면에 형성되는 경우, 보호 필름 층(700)은 상부 웨이퍼(700)를 외부로부터의 충격으로부터 보호할 수 있다. 또한, 보호 필름 층(700)의 상부 웨이퍼(700)의 상면이 외부로 노출되는 것을 막음으로써 먼지 등이 상부 웨이퍼(700)에 붙는 것을 방지할 수 있다. 보호 필름 층(700)이 하부 웨이퍼(200)의 하면에 형성되는 경우 역시 보호 필름 층(700)은 하부 웨이퍼(200)에 대하여 동일 또는 유사한 효과를 발휘할 수 있다.

도 1 및 도 6에 나타난 바와 같이, 보호 필름 층(700)이 상부 웨이퍼(100)의 상면에 형성되는 경우, 보호 필름 층(700)은, 하우징(500)에 대한 상부 웨이퍼(100)의 장착성이 향상되도록, 하우징(500)의 상면 및 상부 웨이퍼(100)의 상면에 형성될 수 있다.

다시 말해, 보호 필름 층(700)은 상부 웨이퍼(100)의 상면에서 하우징(500)의 상면에 걸쳐 형성될 수 있다.

또한, 보호 필름 층(700)이 하부 웨이퍼(200)의 하면에 형성되는 경우, 보호 필름 층(700)은, 하우징(500)에 대한 하부 웨이퍼(200)의 장착성이 향상되도록, 하우징(500)의 하면 및 하부 웨이퍼(200)의 하면에 형성될 수 있다.

다시 말해, 보호 필름 층(700)은 하부 웨이퍼(200)의 하면에서 하우징(500)의 하면에 걸쳐 형성될 수 있다.

한편, 이하에서는 전술한 본원의 일 실시예에 따른 반도체 패키지 검사용 소켓을 제조하기 위한 본원의 일 실시예에 따른 반도체 패키지 검사용 소켓의 제조 방법(이하 '본 반도체 패키지 검사용 소켓의 제조 방법'이라 함)에 대해 설명한다. 다만, 앞서 살핀 본원의 일 실시예에 따른 반도체 패키지 검사용 소켓에서 설명한 구성과 동일 또는 유사한 구성에 대해서는 동일한 도면부호를 사용하고, 중복되는 설명은 간략히 하거나 생략하기로 한다.

도 7은 본 반도체 패키지 검사용 소켓의 제조 방법을 설명하기 위한 순서도이다.

도 7을 참조하면, 본 반도체 패키지 검사용 소켓의 제조 방법은, 상하로 통공된 복수 개의 제1 홀(110)이 형성된 상부 웨이퍼(100)를 준비하는 단계(S100), 상하로 통공된 복수 개의 제2 홀(210)이 형성된 하부 웨이퍼(200)를 준비하는 단계(S200) 및 상부 웨이퍼(100), 하부 웨이퍼(200), 상부 웨이퍼(100)와 하부 웨이퍼(200)가 상하로 장착되는 하우징(500) 및 제1 홀(110)과 제2 홀(210)을 관통하며 장착되는 프로브 핀(300)을 조립하는 단계(S300)를 포함한다.

상부 웨이퍼(100) 및 하부 웨이퍼(200) 각각의 재질은 실린콘을 포함한다.

상부 웨이퍼(100) 및 하부 웨이퍼(200) 각각의 재질이 실리콘을 포함함으로써, 포토리소그래피 공정으로 제1 홀(110) 및 제2 홀(210)을 용이하게 형성할 수 있는바, 제1 및 제2 홀(110, 210)은 그 직경과 무관하게 용이하게 형성될 수 있다.

예시적으로, 상부 웨이퍼(100) 에 제1 홀(110)을 형성하는 단계(S100)는 이하와 같을 수 있다.

도 8은 복수 개의 제1 홀(110)이 형성된 상부 웨이퍼(100)를 준비하는 단계를 설명하기 위한 개략적인 개념도이다.

S100 단계는, 구체적으로 이하에서 후술하겠지만, 상부 웨이퍼(100)의 하부에 복수 개의 제1 하부 홀(112)을 형성하는 단계(도 8의 (a) 내지 (c) 참조) 및 상부 웨이퍼(100)의 상부에 제1 하부 홀(112)의 직경보다 더 작은 직경을 가지며 제1 하부 홀(112)과 연통되는 제1 상부 홀(111) 복수 개를 형성하는 단계(도 8의 (d) 내지 (f) 참조)를 포함할 수 있다.

참고로, 상부 웨이퍼(100)의 하부에 복수 개의 제1 하부 홀(112)을 형성하는 단계와 상부 웨이퍼(100)의 상부에 복수 개의 제1 상부 홀(111)을 형성하는 단계 사이에 상부 웨이퍼(100)를 뒤집는 단계가 포함될 수 있다.

구체적으로, 상부 웨이퍼(100)의 하부에 복수 개의 제1 하부 홀(112)을 형성하는 단계는, 도 8의 (a)에 나타난 바와 같이, 상부 웨이퍼(100)의 하면에 복수 개의 제1 하부 홀(112)과 대응되는 패턴이 형성되는 포토 레지스트 층(600)을 형성하는 단계를 포함할 수 있다.

도 8의 (a)에 나타난 바와 같이, 포토 레지스트 층(600)을 형성하는 단계가 수행됨으로써, 상부 웨이퍼(100)의 제1 하부 홀(112)이 형성될 영역을 제외한 영역에는 포토 레지스트 층(600)이 피복될 수 있다.

또한, 상부 웨이퍼(100)의 하부에 복수 개의 제1 하부 홀(112)을 형성하는 단계는, 도 8의 (b)를 참조하면, 복수 개의 제1 하부 홀(112)이 형성되도록, 상부 웨이퍼(100)의 하부에 대하여 에칭(etching)을 수행하는 단계를 포함할 수 있다.

도 8의 (b)에 나타난 바와 같이, 상부 웨이퍼(100)의 하부에 대하여 에칭을 수행하는 단계는, 상부 웨이퍼(100)의 포토 레지스트 층(600)이 피복되지 않은 영역에 대하여 수행될 수 있다. 이에 따라, 포토 레지스트 층(600)이 피복되지 않은 영역에 제1 하부 훌(112)이 형성될 수 있다.

또한, 상부 웨이퍼(100)의 하부에 복수 개의 제1 하부 홀(112)을 형성하는 단계는, 도 8의 (c)에 나타난 바와 같이, 상부 웨이퍼(100)의 하면에 형성되었던 포토 레지스트 층(600)을 제거하는 단계를 포함할 수 있다.

다시 말해, 상부 웨이퍼(100)의 제1 하부 홀(112)이 형성되는 영역을 제외한 영역에 피복되어 있던 포토 레지스트 층(600)을 제거할 수 있다.

또한, 상부 웨이퍼(100)의 상부에 복수 개의 제1 상부 홀(111)을 형성하는 단계는, 도 8의 (d)에 나타난 바와 같이, 상부 웨이퍼(100)의 상면에 복수 개의 제1 상부 홀(111)과 대응되는 패턴이 형성되는 포토 레지스트 층(600)을 형성하는 단계를 포함할 수 있다.

도 8의 (d)에 나타난 바와 같이, 포토 레지스트 층(600)을 형성하는 단계가 수행됨으로써, 상부 웨이퍼(100)의 제1 상부 홀(111)이 형성될 영역을 제외한 영역에는 포토 레지스트 층(600)이 피복될 수 있다.

또한, 상부 웨이퍼(100)의 상부에 복수 개의 제1 상부 홀(111)을 형성하는 단계는, 도 8의 (e)에 나타난 바와 같이, 복수 개의 제1 상부 홀(111)이 형성되도록, 상부 웨이퍼(100)의 상부에 대하여 에칭을 수행하는 단계를 포함할 수 있다.

도 8의 (e)에 나타난 바와 같이, 상부 웨이퍼(100)의 상부에 대하여 에칭을 수행하는 단계는, 상부 웨이퍼(100)의 포토 레지스트 층이 피복되지 않은 영역에 대하여 수행될 수 있다. 이에 따라, 포토 레지스트 층(600)이 피복되지 않은 영역에 제1 상부 홀(111)이 형성될 수 있다.

또한, 에칭은 제1 상부 홀(111)이 제1 하부 홀(112)과 연통되게 형성되도록 수행될 수 있다.

또한, 상부 웨이퍼(100)의 상부에 복수 개의 제1 상부 홀(111)을 형성하는 단계는, 도 8의 (f)에 나타난 바와 같이, 상부 웨이퍼(100)의 상면에 형성되었던 포토 레지스트 층을 제거하는 단계를 포함할 수 있다.

다시 말해, 상부 웨이퍼(100)의 제1 상부 홀(111)이 형성될 영역을 제외한 영역에 피복되어 있던 포토 레지스트 층(600)을 제거할 수 있다.

또한, 상부 웨이퍼(100) 에 제1 홀(110)을 형성하는 단계(S100)는, 도 8의 (g)에 나타난 바와 같이, 산화 공정(Oxidation 공정)을 수행하는 단계를 포함할 수 있다.

또한, 상부 웨이퍼(100) 에 제1 홀(110)을 형성하는 단계(S100)는, 도 8의 (h)에 나타난 바와 같이, AG 코팅(Anti Glare Coating)을 수행하는 단계를 포함할 수 있다.

한편, 예시적으로, 하부 웨이퍼(100) 에 제2 홀(210)을 형성하는 단계(S200)는 이하와 같을 수 있다.

도 9는 복수 개의 제2 홀(110)이 형성된 하부 웨이퍼(200) 를 준비하는 단계(S200)를 설명하기 위한 개략적인 개념도이다.

S200 단계는, 하부 웨이퍼(200)의 상부에 복수 개의 제2 상부 홀(211)을 형성하는 단계 및 하부 웨이퍼(200)의 하부에 제2 상부 홀(211)의 직경 보다 더 작은 직경을 가지며 제2 상부 홀(211)과 연통되는 제2 하부 홀(212) 복수 개를 형성하는 단계를 포함할 수 있다.

참고로, 하부 웨이퍼(200)의 상부에 복수 개의 제2 상부 홀(211)을 형성하는 단계와 하부 웨이퍼(200)의 하부에 복수 개의 제2 하부 홀(212)을 형성하는 단계 사이에 하부 웨이퍼(200)를 뒤집는 단계가 포함됨이 바람직하다.

구체적으로, 하부 웨이퍼(200)의 상부에 복수 개의 제2 상부 홀(211)을 형성하는 단계는, 도 9의 (a)에 나타난 바와 같이, 하부 웨이퍼(200)의 상면에 복수 개의 제2 상부 홀(211)과 대응되는 패턴이 형성되는 포토 레지스트 층(600)을 형성하는 단계를 포함할 수 있다.

제2 상부 홀(211)과 대응되는 패턴이 형성되는 포토 레지스트 층(600)이 형성된다는 것은, 도 9의 (a)에 나타난 바와 같이, 하부 웨이퍼(200)의 상부에 제2 상부 홀(211)이 형성될 영역을 제외한 영역에 한하여 포토 레지스트 층(600)이 피복된다는 것을 의미할 수 있다.

또한, 하부 웨이퍼(200)의 상부에 복수 개의 제2 상부 홀(211)을 형성하는 단계는, 도 9의 (b)에 나타난 바와 같이, 복수 개의 제2 상부 홀(211)이 형성되도록, 하부 웨이퍼(200)의 상부에 대하여 에칭을 수행하는 단계를 포함할 수 있다.

도 9의 (b)에 나타난 바와 같이, 하부 웨이퍼(200)의 상부에 대하여 에칭을 수행하는 단계는, 하부 웨이퍼(200)의 포토 레지스트 층(600이) 피복되지 않은 영역에 대하여 수행될 수 있다. 이에 따라, 포토 레지스트 층(600)이 피복되지 않은 영역에 제2 상부 훌(211)이 형성될 수 있다.

또한, 하부 웨이퍼(200)의 상부에 복수 개의 제2 상부 홀(211)을 형성하는 단계는, 도 9의 (c)에 나타난 바와 같이, 하부 웨이퍼(200)의 상면에 형성되었던 포토 레지스트 층(600)을 제거하는 단계를 포함할 수 있다.

다시 말해, 하부 웨이퍼(200)의 제2 상부 홀(211)이 형성되는 영역을 제외한 영역에 피복되어 있던 포토 레지스트 층(600)을 제거할 수 있다.

한편, 하부 웨이퍼(200)의 하부에 복수 개의 제2 하부 홀(212)을 형성하는 단계는, 도 9의 (d)에 나타난 바와 같이, 하부웨이퍼(200)의 하면에 복수 개의 제2 하부 홀(212)과 대응되는 패턴이 형성되는 포토 레지스트 층(600)을 형성하는 단계를 포함할 수 있다.

도 9의 (d)에 나타난 바와 같이, 하부 웨이퍼(200)의 제2 하부 홀(212)이 형성될 영역을 제외한 영역에는 포토 레지스트 층(600)이 피복될 수 있다.

또한, 하부 웨이퍼(200)의 하부에 복수 개의 제2 하부 홀(212)을 형성하는 단계는, 도 9의 (e)에 나타난 바와 같이, 복수 개의 제2 하부 홀(212)이 형성되도록, 하부 웨이퍼(200)의 하부에 대하여 에칭을 수행하는 단계를 포함할 수 있다.

에칭은 하부 웨이퍼(200)의 하부의 포토 레지스트 층(600)이 피복되지 않은 영역에 대하여 수행될 수 있다. 이에 따라, 포토 레지스트 층(600)이 피복되지 않은 영역에 제2 하부 홀(212)이 형성될 수 있다.

또한, 에칭은 제2 하부 홀(212)이 제2 상부 홀(211)과 연통되도록 수행될 수 있다.

또한, 하부 웨이퍼(200)의 하부에 복수 개의 제2 하부 홀(212)을 형성하는 단계는, 도 9의 (f)에 나타난 바와 같이, 하부 웨이퍼(200)의 하면에 형성되었던 포토 레지스트 층(600)을 제거하는 단계를 포함할 수 있다.

또한, 복수 개의 제2 홀(210)이 형성된 하부 웨이퍼(200)를 준비하는 단계(S200)는, 도 9의 (g)에 나타난 바와 같이, 산화 공정(Oxidation 공정)을 수행하는 단계를 포함할 수 있다.

또한, 또한, 복수 개의 제2 홀(210)이 형성된 하부 웨이퍼(200)를 준비하는 단계(S200)는, 도 9의 (h)에 나타난 바와 같이, AG 코팅(Anti Glare Coating)을 수행하는 단계를 포함할 수 있다.

또한, 본 반도체 패키지 검사용 소켓의 제조 방법은, 상부 웨이퍼(100), 하부 웨이퍼(200), 프로브 핀(300) 및 하우징(500)을 조립하는 단계(S300) 이후에, 상부 웨이퍼(100)의 상면에 보호 필름 층(700)을 형성하는 단계를 포함할 수 있다.

보호 필름 층(700)은, 상부 웨이퍼(100)의 상면부터 하우징(500)의 상면에 걸쳐 형성될 수 있다.

또한, 본 반도체 패키지 검사용 소켓의 제조 방법은, 상부 웨이퍼(100), 하부 웨이퍼(200), 프로브 핀(300) 및 하우징(500)을 조립하는 단계(S300) 이후에, 하부 웨이퍼(200)의 하면에 보호 필름 층(700)을 형성하는 단계를 포함할 수 있다.

보호 필름 층(700)은, 하부 웨이퍼(200)의 하면부터 하우징(500)의 하면에 걸쳐 형성될 수 있다.

한편, 상부 웨이퍼(100)를 준비하는 단계(S100)와 하부 웨이퍼(200)를 준비하는 단계(S200)가 수행되는 순서는 본원에 한정되지 않는다. 예를 들어, 상부 웨이퍼(100)를 준비하는 단계(S100)와 하부 웨이퍼(200)를 준비하는 단계(S200)는 동시에 수행될 수 있다. 또는, 하부 웨이퍼(200)를 준비하는 단계(S200)가 상부 웨이퍼(100)를 준비하는 단계 이전에 수행될 수도 있다.

또한, 프로브 핀(300)은 상술한 바와 같이, 반도체 패키지에 접촉하는 접촉 부재(310), 접촉 부재(310)의 하측에 구비되며 인쇄회로기판과 연결되는 연결 부재(320) 및 접촉 부재(310)와 연결 부재(320) 사이에 구비되는 탄성 부재(330)를 포함한다.

프로브 핀(300)은 전기적 신호를 전달할 수 있다. 도 2를 참조하면, 예시적으로, 반도체 패키지에 대한 검사가 수행될 때, 프로브 핀(300)은, 그 하단(접속부(322))이 접속된 인쇄회로기판에서 출력되는 전기적 신호를 그 상단(컨택부(311))이 접속된 컨택볼에 전달할 수 있다. 또한, 컨택볼에서 출력되는 전기적 신호를 인쇄회로기판에 전달할 수 있다.

전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.

본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.

100: 상부 웨이퍼 110: 제1 홀
111: 제1 상부 홀 112: 제1 하부 홀
113: 제1 단차면 200: 하부 웨이퍼
210: 제2 홀 211: 제2 상부 홀
212: 제2 하부 홀 213: 제2 단차면
300: 프로브 핀 310: 접촉 부재
311: 컨택부 3111: 팁
312: 턱부 313: 둘레부
3131: 함몰부 320: 연결 부재
321: 삽입부 322: 접속부
323: 쐐기부 330: 탄성부재
500: 하우징 600: 포토 레지스트 층
700: 보호 필름 층

Claims

반도체 패키지 검사용 소켓에 있어서,
상하로 통공되는 복수 개의 제1 홀이 형성된 상부 웨이퍼;
상기 복수 개의 제1 홀 각각과 대응되는 위치에 상하로 통공되는 복수 개의 제2 홀이 형성된 하부 웨이퍼;
상기 상부 웨이퍼 및 상기 하부 웨이퍼가 상하로 장착되는 하우징; 및
상기 제1 홀과 제2 홀을 관통하며 장착되는 프로브 핀 복수 개를 포함하되,
상기 프로브 핀은, 반도체 패키지에 접촉하는 접촉 부재, 간격을 두고 상기 접촉 부재의 하측에 구비되며 인쇄회로기판과 연결되는 연결 부재 및 상기 접촉 부재와 상기 연결 부재 사이에 구비되는 탄성 부재를 포함하고,
상기 상부 웨이퍼 및 하부 웨이퍼 각각의 재질은 실리콘을 포함하고,
상기 제1 홀 및 제2 홀 각각은 포토리소그래피 공정에 의해 형성되고,
상기 복수 개의 제1 홀이 형성된 상부 웨이퍼 및 상기 복수 개의 제2 홀이 형성된 하부 웨이퍼는 각각 산화 처리되어 그 표면에 산화막이 형성된 반도체 패키지 검사용 소켓.
제1항에 있어서,
상기 접촉 부재는
반도체 패키지에 접촉되는 컨택부;
상기 컨택부의 단면의 직경보다 큰 직경의 단면을 가지며 상기 컨택부의 하부에 형성되는 턱부; 및
상기 턱부의 외주를 따라 상기 턱부로부터 하측으로 연장 형성되는 둘레부를 포함하되,
상기 탄성 부재는 상기 둘레부의 내측에 구비되는 것인 반도체 패키지 검사용 소켓.
제2항에 있어서,
상기 연결 부재는
상기 둘레부의 내측으로 삽입 결합되며, 상단이 원뿔 형상인 삽입부; 및
상기 삽입부의 하부의 단면의 직경보다 작은 직경의 단면을 가지며 상기 삽입부로부터 하측으로 연장 형성되고, 상기 인쇄회로기판에 접속되는 접속부를 포함하되,
상기 탄성 부재는 그 하단이 상기 삽입부의 상단의 외주를 따라 위치하며 상기 둘레부의 내측에 구비되는 것인 반도체 패키지 검사용 소켓.
제3항에 있어서,
상기 연결 부재는 상기 삽입부와 상기 접속부 사이에 형성되는 쐐기부를 더 포함하는 것인 반도체 패키지 검사용 소켓.
제2항에 있어서,
상기 제1홀은
상기 컨택부가 그 상단이 상기 상부 웨이퍼의 상측으로 돌출되도록, 삽입 결합되는 제1 상부 홀; 및
상기 제1 상부 홀의 직경보다 더 큰 직경을 가지며 상기 제1 상부 홀로부터 하측으로 연장 형성되고, 상기 둘레부의 적어도 일부가 삽입 결합되는 제1 하부 홀을 포함하는 것인 반도체 패키지 검사용 소켓.
제3항에 있어서,
상기 제2홀은
상기 둘레부의 적어도 일부가 삽입 결합되는 제2 상부 홀; 및
상기 제2 상부 홀의 직경보다 더 작은 직경을 가지며 상기 제2 상부 홀로부터 하측으로 연장 형성되고, 상기 접속부가 그 하단이 상기 하부 웨이퍼의 하측으로 돌출되도록, 삽입 결합되는 제2 하부 홀을 포함하는 것인 반도체 패키지 검사용 소켓.
삭제
제1항에 있어서,
상기 상부 웨이퍼의 상면 및 상기 하부 웨이퍼의 하면 중 하나 이상에 형성되는 보호 필름 층을 더 포함하는 반도체 패키지 검사용 소켓.
제8항에 있어서,
상기 보호 필름 층이 상기 상부 웨이퍼의 상면에 형성되는 경우,
상기 보호 필름 층은, 상기 하우징에 대한 상기 상부 웨이퍼의 장착성이 향상되도록, 상기 하우징의 상면 및 상기 상부 웨이퍼의 상면에 형성되는 것이고,
상기 보호 필름 층이 상기 하부 웨이퍼의 하면에 형성되는 경우,
상기 보호 필름 층은, 상기 하우징에 대한 상기 하부 웨이퍼의 장착성이 향상되도록, 상기 하우징의 하면 및 상기 하부 웨이퍼의 하면에 형성되는 것인 반도체 패키지 검사용 소켓.
반도체 패키지 검사용 소켓의 제조 방법에 있어서,
상하로 통공되는 복수 개의 제1 홀이 형성된 상부 웨이퍼를 준비하는 단계;
상기 복수 개의 제1 홀 각각과 대응되는 위치에 상하로 통공되는 복수 개의 제2 홀이 형성된 하부 웨이퍼를 준비하는 단계; 및
상부 웨이퍼, 하부 웨이퍼, 상기 상부 웨이퍼와 상기 하부 웨이퍼가 상하로 장착되는 하우징 및 상기 제1 홀과 제2 홀을 관통하며 장착되는 프로브 핀을 조립하는 단계를 포함하되,
상기 프로브 핀은, 반도체 패키지에 접촉하는 접촉 부재, 간격을 두고 상기 접촉 부재의 하측에 구비되며 인쇄회로기판과 연결되는 연결 부재 및 상기 접촉 부재와 상기 연결 부재 사이에 구비되는 탄성 부재를 포함하고,
상기 상부 웨이퍼 및 상기 하부 웨이퍼 각각의 재질은 실리콘을 포함하고,
상기 제1 홀 및 제2 홀 각각은 포토리소그래피 공정에 의해 형성되고,
상기 복수 개의 제1홀이 형성된 상부 웨이퍼를 준비하는 단계는 상기 복수 개의 제1홀이 형성된 상부 웨이퍼를 산화 처리하여 그 표면에 산화막을 형성하는 단계를 포함하며,
상기 복수 개의 제2홀이 형성된 하부 웨이퍼를 준비하는 단계는 상기 복수 개의 제2홀이 형성된 하부 웨이퍼를 산화 처리하여 그 표면에 산화막을 형성하는 단계를 포함하는 반도체 패키지 검사용 소켓의 제조 방법.
제10항에 있어서,
상기 상부 웨이퍼를 준비하는 단계는,
상기 상부 웨이퍼의 하부에 복수 개의 제1 하부 홀을 형성하는 단계; 및
상기 상부 웨이퍼의 상부에 상기 제1 하부 홀의 직경보다 더 작은 직경을 가지며 상기 제1 하부 홀과 연통되는 제1 상부 홀 복수 개를 형성하는 단계를 포함하는 것인 반도체 패키지 검사용 소켓의 제조 방법.
제11항에 있어서,
상기 상부 웨이퍼의 하부에 복수 개의 제1 하부 홀을 형성하는 단계는,
상기 상부 웨이퍼의 하면에 상기 복수 개의 제1 하부 홀과 대응되는 패턴이 형성되는 포토 레지스트 층을 형성하는 단계;
복수 개의 상기 제1 하부 홀이 형성되도록, 상기 상부 웨이퍼의 하부에 대하여 에칭을 수행하는 단계; 및
상기 상부 웨이퍼의 하면에 형성되었던 포토 레지스트 층을 제거하는 단계를 포함하고,
상기 상부 웨이퍼의 상부에 복수 개의 제1 상부 홀을 형성하는 단계는,
상기 상부 웨이퍼의 상면에 상기 복수 개의 제1 상부 홀과 대응되는 패턴이 형성되는 포토 레지스트 층을 형성하는 단계;
복수 개의 상기 제1 상부 홀이 형성되도록, 상기 상부 웨이퍼의 상부에 대하여 에칭을 수행하는 단계; 및
상기 상부 웨이퍼의 상면에 형성되었던 포토 레지스트 층을 제거하는 단계를 포함하는 것인 반도체 패키지 검사용 소켓의 제조 방법.
제10항에 있어서,
상기 하부 웨이퍼를 준비하는 단계는,
상기 하부 웨이퍼의 상부에 복수 개의 제2 상부 홀을 형성하는 단계;
상기 하부 웨이퍼의 하부에 상기 제2 상부 홀의 직경보다 더 작은 직경을 가지며 제2 상부 홀과 연통되는 제2 하부 홀 복수 개를 형성하는 단계를 포함하는 것인 반도체 패키지 검사용 소켓의 제조 방법.
제13항에 있어서,
상기 하부 웨이퍼의 상부에 복수 개의 제2 상부 홀을 형성하는 단계는,
상기 하부 웨이퍼의 상면에 상기 복수 개의 제2 상부 홀과 대응되는 패턴이 형성되는 포토 레지스트 층을 형성하는 단계;
복수 개의 상기 제2 상부 홀이 형성되도록, 상기 하부 웨이퍼의 상부에 대하여 에칭을 수행하는 단계; 및
상기 하부 웨이퍼의 상면에 형성되었던 포토 레지스트 층을 제거하는 단계를 포함하고,
상기 하부 웨이퍼의 하부에 복수 개의 제2 하부 홀을 형성하는 단계는,
상기 하부 웨이퍼의 하면에 상기 복수 개의 제2 하부 홀과 대응되는 패턴이 형성되는 포토 레지스트 층을 형성하는 단계;
복수 개의 상기 제2 하부 홀이 형성되도록, 상기 하부 웨이퍼의 하부에 대하여 에칭을 수행하는 단계; 및
상기 하부 웨이퍼의 하면에 형성되었던 포토 레지스트 층을 제거하는 단계를 포함하는 것인 반도체 패키지 검사용 소켓의 제조 방법.
제10항에 있어서,
상부 웨이퍼, 하부 웨이퍼, 하우징 및 프로브 핀을 조립하는 단계 이후에, 상기 상부 웨이퍼의 상면에 보호 필름 층을 형성하는 단계를 더 포함하는 반도체 패키지 검사용 소켓의 제조 방법.
제15항에 있어서,
상기 보호 필름 층을 형성하는 단계에서,
상기 보호 필름은, 상기 하우징에 대한 상기 상부 웨이퍼의 장착성이 향상되도록, 상기 하우징의 상면 및 상기 상부 웨이퍼의 상면에 형성되는 것인 반도체 패키지 검사용 소켓의 제조 방법.