KR101636437B1 - 증폭 단에 대한 개선된 제어 루프 - Google Patents

증폭 단에 대한 개선된 제어 루프 Download PDF

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Abstract

입력 신호의 저 주파수 콘텐트를 나타내는 복제 신호를 발생시키는 단계; 상기 복제 신호 내의 에러를 나타내는 에러 신호를 발생시키는 단계; 및 상기 복제 신호를 상기 에러 신호와 결합하여 출력 신호를 발생시키는 단계를 포함하고; 상기 에러 신호를 발생시키는 단계가: 상기 입력 신호의 지연된 버전인 지연 신호를 발생시키는 단계; 및 상기 출력 신호 및 상기 지연 신호간의 차이를 결정하는 단계를 추가로 포함하고, 상기 차이가 에러 신호인 입력 신호의 복제를 포함하는 출력 신호를 발생시키는 방법 및 장치가 개시된다.

Description

증폭 단에 대한 개선된 제어 루프{IMPROVED CONTROL LOOP FOR AMPLIFICATION STAGE}
본 발명은 다수의 제어 루프(control loop)들을 사용하는 제어 시스템들에 관한 것이며, 특히, 그러나 독점적이지는 않게, 변조된 공급 전압을 제공하는 증폭 단 내의 제어 루프들에 관한 것이다.
종래의 다중-루프 또는 캐스케이드형 제어 시스템(multi-loop or cascaded control system)들은 동작 속도에 따라 분할될 수 있다: 각각의 루프는 제어 시스템에서의 자신의 목적에 따라 상이한 주파수에서 동작할 수 있다. 그러나, 각각의 루프는 전형적으로 제어 시스템의 전체 주파수 범위에 걸쳐, 전형적으로 0 헤르츠(hertz)까지 동작할 수 있어야 하는데, 즉, 각각의 루프는 일정한 출력을 제공할 수 있어야 한다.
하나 이상의 제어 루프를 갖는 제어 시스템에서, 전형적으로 제 1 경로는 낮은 주파수들에서 제어를 제공한다. 이 제 1 경로는 피드백 제어 경로(feedback control path)의 피드포워드(feedforward)일 수 있다. 제 2 경로는 전형적으로 제 1 경로에서 임의의 에러(error)를 제거하거나 감소시키기 위하여 더 높은 주파수에서 제어를 제공한다. 이 제 2 경로는 전형적으로 피드백 경로이다.
이와 같은 제어 시스템의 예시적 애플리케이션은 증폭 단, 전형적으로 무선 주파수(Radio Frequency: RF) 증폭 단에 공급 전압을 제공하는 변조된 전원이다. 특히 유용한 변조된 전원 단의 예가 영국 특허 번호 제2398648호에서 발견될 수 있다.
이 변조된 전원 단에서, RF 증폭기에 의해 증폭될 RF 입력 신호에 따라 RF 증폭기로의 공급 전압을 추적하는 효율적인 기술이 제공된다. 제 1 제어 루프는 증폭 단에 대한 희망하는 공급 전압을 나타내는 입력 신호의 엔벨롭(envelop)을 추적하고, 이에 따라 복수의 이용 가능한 공급 전압들 중 하나를 선택한다. 제 2 제어 루프는 입력 신호의 엔벨롭 및 실제 출력 신호를 추적하고, 이들 사이의 차이를 나타내는 에러 신호를 발생시킨다. 이 에러 신호는 증폭 단에 조정되는 선택된 공급 전압을 제공하기 위하여 선택된 공급 전압과 결합된다. 제 1 제어 루프는 저 주파수 루프이고, 제 2 제어 루프는 고 주파수 루프이다.
제 2 루프에 의해 제공된 에러 신호는 고 주파수 신호 및 저 주파수 신호를 포함하고, 매우 큰 대역폭을 갖는다. 이것은 에러 신호를 선택된 공급 전압과 결합하는데 사용되는 결합기(combiner) 상에 부담을 발생시킨다. 이 결합기는 매우 높은 대역폭에 걸쳐 동작할 수 있어야 하고, 전형적으로 자신의 능력(capability)들의 에지(edge) 상에서 동작할 것이다.
제어 시스템들에서의 지연 단들의 사용이 널리-공지되어 있다. 상기에 논의된 영국 특허 번호 제2398648호는 전원 변조기에서 지연 단을 사용한다. 유럽 특허 출원 번호 제1703635호 및 일본 특허 출원 번호 제59152712호가 또한 제어 시스템들에서의 지연 단들의 사용을 개시한다.
본 발명의 목적은 이와 같은 배열들에서 단일 결합기 상의 대역폭 및 동적 범위 부담을 감소시키는 기술을 제공하는 것이다.
본 발명에 따르면, 입력 신호를 수신하고 상기 신호의 저 주파수 콘텐트(low frequency content)를 나타내는 복제 신호(replica signal)를 발생시키는 제 1 경로; 상기 입력 신호를 수신하고 상기 복제 신호 내의 에러를 나타내는 에러 신호를 발생시키는 제 2 경로; 및 상기 복제 신호를 상기 에러 신호와 결합하여 출력 신호를 발생시키는 결합기를 포함하고; 상기 제 2 경로가: 상기 입력 신호의 지연된 버전인 지연 신호를 발생시키는 지연 단; 및 상기 출력 신호 및 상기 지연 신호를 입력들로서 수신하고 상기 에러 신호를 발생시키는 차이 블록(difference block)을 추가로 포함하는, 제어 단이 제공된다.
바람직하게는, 상기 지연이 상기 제 1 경로의 지연에 대응한다. 바람직하게는, 상기 지연이 계산되어 저 주파수 에러가 에러 신호로부터 제거된다.
바람직하게는, 상기 입력 신호가 신호의 엔벨롭을 나타낸다. 바람직하게는, 상기 출력 신호가 상기 엔벨롭에 대응하는 형상을 갖는 신호이다.
바람직하게는, 상기 출력 신호가 상기 입력 신호의 고 전력 복제이다.
바람직하게는, 상기 제 1 경로 내에, 상기 제 1 경로에서 발생하는 왜곡을 보상하여, 상기 출력 신호가 평탄한 진폭 및 일정한 지연을 가지도록 하는 선-보상/왜곡 수단이 제공된다.
바람직하게는, 상기 에러 신호가 상기 복제 신호 내의 에러의 고 주파수 콘텐트를 나타낸다.
본 발명에 따르면, 입력 신호를 수신하고 상기 입력 신호의 저 주파수 콘텐트의 복제인 고 전력 신호를 발생시키는 제 1 증폭 단; 상기 입력 신호를 수신하고 상기 고 전력 신호 내의 에러를 나타내는 에러 신호를 발생시키는 제 2 증폭 단; 및 상기 고 전력 신호를 상기 에러 신호와 결합하여 출력 신호를 발생시키는 결합기를 포함하고; 상기 제 2 증폭 단이: 상기 입력 신호의 지연된 버전인 지연 신호를 발생시키는 지연 단으로서, 지연이 상기 제 1 증폭 단의 지연에 대응하는, 상기 지연 단; 및 상기 출력 신호를 상기 지연 신호와 결합하여 상기 에러 신호를 발생시키는 차이 블록을 포함하며, 상기 지연이 상기 에러 신호로부터 저 주파수 에러를 제거하는, 변조기가 제공된다.
바람직하게는, 상기 제 1 증폭 단이 스위처(switcher) 및 비교기를 포함하고, 상기 비교기가 상기 입력 신호 및 상기 스위처의 출력을 수신하고, 상기 스위처에 입력을 제공하기 위하여 상기 입력 신호 및 상기 스위처의 출력의 차이에 대응하는 차이 신호를 발생시키도록 접속된다.
바람직하게는, 상기 변조기가 상기 스위처의 출력을 필터링하고 제 1 증폭 단 출력을 제공하는 저역-통과 필터(low-pass filter)를 추가로 포함한다.
바람직하게는, 상기 변조기가 상기 제 1 증폭 단의 비교기에 상기 입력 신호를 제공하는 저역-통과 필터를 추가로 포함한다.
바람직하게는, 상기 제 1 증폭 단 내에, 상기 제 1 증폭 단에서 발생하는 왜곡을 보상하여, 상기 출력 신호가 평탄한 진폭 및 일정한 지연을 가지도록 하는 선-보상/왜곡 수단이 제공된다.
본 발명에 따르면, 입력 신호의 저 주파수 콘텐트를 나타내는 복제 신호를 발생시키는 단계; 상기 복제 신호 내의 에러를 나타내는 에러 신호를 발생시키는 단계; 및 상기 복제 신호를 상기 에러 신호와 결합하여 출력 신호를 발생시키는 단계를 포함하고; 상기 에러 신호를 발생시키는 단계가: 상기 입력 신호의 지연된 버전인 지연 신호를 발생시키는 단계; 및 상기 출력 신호 및 상기 지연 신호의 차이를 결정하는 단계를 추가로 포함하고, 상기 차이는 상기 에러 신호인, 입력 신호의 복제를 포함하는 출력 신호를 발생시키는 방법이 제공된다.
상기 출력 신호 및 상기 지연 신호 사이의 차이를 결정하는 단계가 유용하게도, 상기 에러 신호의 저 주파수 성분들이 감소, 최소화, 또는 제거되도록 한다.
바람직하게는, 상기 지연이 저 주파수 경로의 지연에 대응한다. 바람직하게는, 상기 지연이 계산되어 저 주파수 에러가 상기 에러 신호로부터 제거된다.
바람직하게는, 상기 입력 신호가 신호의 엔벨롭을 나타낸다.
바람직하게는, 상기 출력 신호가 상기 엔벨롭에 대응하는 형상을 갖는 신호이다. 바람직하게는, 상기 에러 신호가 상기 복제 신호 내의 에러의 고 주파수 콘텐트를 나타낸다.
바람직하게는, 변조기가 상기 방법을 수행하도록 구성된다. 바람직하게는, 증폭 단이 상기 방법을 수행하도록 구성되고, 입력 신호가 증폭될 신호의 엔벨롭을 나타내고, 상기 출력 신호가 상기 증폭기로의 전원이다.
본 발명은 고 주파수 피드백 루프의 경로에서 지연을 도입한다. 상기 지연의 값은 관련된 저 주파수 경로에서의 총 지연과 동일하도록 선택된다. 상기 지연의 사용은 고 주파수 경로에서 신호의 저 주파수 콘텐트, 및 고 주파수 피드백 루프의 동적 범위 요건들을 감소시킨다.
저 주파수 경로 및 고 주파수 경로가 진폭 평형화되면, 상기 2개의 경로들이 저 주파수들에서 지연 평형화될 수 있어, 고 주파수 루프가 저 주파수 출력을 제공하지 않게 된다.
지연이 관심 있는 주파수 범위에 걸쳐 저 주파수 경로에서의 지연과 매칭(matching)될 때 최적의 성능이 달성된다.
일반적으로, 본 발명은 저 주파수 성분들을 포함하는 일정한 출력을 제공하기 위하여 다수의 제어 루프들 중 하나만이 필요한 제어 시스템을 허용한다. 다른 루프들은 저 주파수에서 동작할 필요가 없다.
그러므로, 고 주파수 루프에서의 저 주파수 신호들의 부재는 고 주파수 루프가 저 주파수 루프와 AC 결합될 수 있다는 것을 의미한다. AC 결합은 변압기 결합 또는 캐패시터 결합에 의해 달성될 수 있다.
도 1은 종래의 이중-루프 제어 시스템을 도시한 도면.
도 2는 본 발명의 실시예에 따른 개선된 이중-루프 제어 시스템을 도시한 도면.
도 3은 본 발명의 부가적인 실시예에 따른 개선된 이중-루프 제어 시스템을 도시한 도면.
도 4는 본 발명의 실시예에 따른 개선된 변조된 전원을 도시한 도면.
도 5는 본 발명의 또 다른 실시예에 따른 개선된 변조된 전원을 도시한 도면.
본 발명은 이제 실시예들 및 다음의 도면들을 참조하여 예로서 설명될 것이다.
본 발명은 이제 비-제한적인 실시예들을 참조하여, 그리고 특히 변조된 전원 단의 예시적인 콘텍스트에서 예로서 이하에 설명된다.
도 1은 종래 기술의 장치를 대표하는 예시적인 제어 시스템을 도시한다. 차이 블록(102) 및 저 주파수 증폭기(104)가 제 1 경로(130)를 규정한다. 제 1 경로는 제 1 제어 경로, 또는 주 경로라고도 칭해질 수 있다. 차이 블록(106) 및 고 주파수 증폭기(106)가 제 2 경로(132)를 규정한다. 제 2 경로는 제 2 제어 경로 또는 에러 수정 경로라고도 칭해질 수 있다. 일반적으로, 제 2 경로는 다음의 설명으로 이해되는 바와 같이, 제 1 경로로부터 에러를 제거한다.
2개의 제어 경로들을 결합하기 위하여 합산기 또는 결합기(110)가 제공된다. 상기 제어 시스템의 목적은 라인(112) 상에 제공된 입력 신호의 정확한 복제인 신호를 출력 라인(120) 상에 제공하는 것이다. 바람직한 배열에서, 라인(120) 상의 출력 신호는 라인(112) 상의 입력 신호의 증폭된 버전이다. 상기 제어 시스템은 바람직하게는, 라인(112) 상의 입력 신호와 관련된 것보다 훨씬 더 큰 가용 전류를 갖는 출력 신호를 라인(120) 상에서 제공한다. 이와 같은 시스템은 유용하게도, 부하가 출력 신호 라인(120)에 접속되는 고 효율 변조 또는 추적 전원으로서 사용될 수 있다.
라인(112) 상의 입력 신호는 차이 블록들(102 및 106) 각각에 제 1 입력을 제공한다. 차이 블록(102)은 저 주파수 증폭기(104)로의 출력을 라인(114) 상에서 형성한다. 라인(116) 상의 저 주파수 증폭기(104)의 출력은 결합기(110)로의 제 1 입력을 형성하고, 또한 라인(118)을 통하여 피드백되어 차이 블록(102)으로의 제 2 입력을 형성한다. 차이 블록(106)은 고 주파수 증폭기(108)에 입력을 제공하기 위하여 라인(124) 상에서 출력을 형성한다. 고 주파수 증폭기(108)는 결합기(110)로의 제 2 입력을 형성하는 출력을 라인(126) 상에 제공한다. 결합기(110)는 라인들(116 및 126) 상의 신호들을 결합하여, 라인(120) 상의 출력 신호를 형성한다. 라인(120) 상의 출력 신호가 또한 라인(112)을 통하여 피드백되어, 차이 블록(106)으로의 제 2 입력을 형성한다.
라인(112) 상의 입력 신호가 증폭될 비디오 신호로부터 도출되는 엔벨롭인 예시 애플리케이션에서, 상기 신호는 저 주파수 증폭기(104)의 동작 주파수 대역폭에 비하여 넓은 주파수 스펙트럼(frequency spectrum)을 갖는다. 이 시스템에서, 저 주파수 증폭기(104)는 출력 신호 라인(120) 상에서 전달되는 출력 전력의 대부분을 제공하지만, 입력 신호의 더 높은 주파수 범위에서 동작할 수 없다. 고 주파수 증폭기(108)는 라인(120) 상의 출력 신호의 손실 부분을 제공하기 위한 에러 수정 및 클린-업 루프(error correcting or clean-up loop)로서 효율적으로 동작한다. 에러 수정 및 클린-업은 라인(120) 상에서 희망하는 출력 신호를 전달하기 위하여 라인(126) 상의 신호를 라인(116) 상의 신호와 합산함으로써 제공된다.
도 1의 전형적인 종래 기술 장치에서, 고 주파수 증폭기(108)는 입력 신호의 거의 전체 주파수 범위에 걸쳐 동작할 수 있어야 한다. 상기의 본 발명에 대한 배경 기술에서 논의된 바와 같이, 이것은 고 주파수 증폭기(108)의 동적 범위 및 단편적인 대역폭(fractional bandwidth)에 대한 요구들을 생성하고, 특히, 매우 높은 단편적인 대역폭에서 동작할 수 있어야 하고 실제로 자신의 대역폭의 극단들에서 동작하는 결합기(110)의 설계에 대한 요구들을 생성한다.
본 발명에 따르면, 고 주파수 증폭기(108)에 제공되는 신호의 저 주파수 콘텐트를 감소시키는 기술이 제공된다. 본 발명의 원리들에 따른 도 1의 제어 시스템의 변경이 도 2에 도시되어 있다. 도시된 임의의 요소가 이전 도면에 도시된 요소에 대응하는 다음 도면들 모두에서, 동일한 참조 번호들이 사용된다.
도 2를 참조하면, 도 1의 제어 시스템이 라인(112) 상의 입력 신호 및 차이 블록(106)으로의 제 1 입력 사이에 지연 블록(204)을 제공하기 위하여 적응된다는 점이 인식될 수 있다. 따라서, 지연 블록(204)은 라인(112) 상의 입력 신호를 수신하고, 차이 블록(106)으로의 제 1 입력을 형성하는 출력을 라인(202) 상에 제공한다.
지연 블록(204)은 차이 블록(106)의 2개의 입력들에서의 신호들이 관심 있는 주파수 범위에 걸쳐 동일하도록 제어 시스템을 적응시킨다. 도 1의 배열에서, 유한한 지연이 제어 루프(130) 내에 도입된다. 따라서, 도 2의 배열의 지연(204)은 제 1 제어 루프의 지연에 대응하고 라인(122) 상에서 차이 블록(106)의 제 2 입력에 전달되는 신호 내에 존재하는 양만큼 차이 블록(106)의 제 1 입력에 인가되는 신호를 지연시키는 평형화 지연(balancing delay)으로서 동작한다. 지연 블록(204)에 의해 제공되는 평형화 지연은 적어도 저 주파수 증폭기(104)의 동작 주파수 범위에 걸쳐 실질적으로 일정하다.
따라서, 라인들(202 및 122) 상의 신호들은 시간-동기화된다. 따라서, 지연 블록(204)의 제공은 차이 블록(106)이 저 주파수 신호들을 갖지 않는 출력을 라인(124) 상에서 제공하는 것을 보증한다.
이 방식의 저 주파수 신호들의 소거는 고 주파수 증폭기(108)가 이러한 신호들을 증폭할 필요가 없고, 결합기(110)가 입력 라인(126) 상에서 이러한 신호들을 처리할 필요가 없다는 것을 의미한다. 따라서, 이 방식의 저 주파수 콘텐트의 제거는 예를 들어, 변압기 또는 캐패시터를 사용한 결합기(110)에서의 신호 결합을 허용한다. 결합기(110)에 변압기를 사용하는 것은 특히 유용한 배열이다.
지연 블록(204)이 제공되지 않는 경우에, 결합기(110)에 변압기를 사용하는 것이 가능하지 않을 수 있다.
바람직하게는, 지연 블록(204)에 의해 제공된 지연은 디지털 지연이다. 디지털 지연은 모든 주파수들에서 일정한 지연을 제공하기 때문에 바람직하다. 디지털 지연은 입력 신호가 디지털 형태인 경우에 적합하다. 본 발명 및 이의 실시예들은 디지털 지연들로 제한되지 않는다. 지연은 특정 실시예의 상황에서 이하에 더 설명되는 바와 같이, 아날로그 네트워크로서 구현될 수 있다.
도 2의 제어 시스템의 동작의 개요가 이제 설명된다. 라인(112) 상에서 인가된 입력 신호의 정확한 카피(copy)가 차이 블록(102) 및 저 주파수 증폭기(104)의 관련된 피드백과 함께 차이 블록(102) 및 저 주파수 증폭기(104)에 의해 라인(116) 상에서 발생된다. 이것은 저 주파수에서 달성된다. 차이 블록(102) 및 저 주파수 증폭기(104)의 동작 주파수 범위의 일부분 또는 바람직하게는, 모두에 걸쳐, 신호 라인(112) 및 신호 라인(116) 사이의 지연이 실질적으로 일정하다. 게다가, 라인들(112 및 116) 상의 신호들 사이의 진폭 응답이 바람직하게는, 관심 있는 주파수 범위에 걸쳐 실질적으로 평탄하다. 이것은 고 주파수 제어 루프 내의 신호 라인(126) 상에서 (저 주파수 요소들의) 가장 양호한 소거가 달성되는 것을 보증한다.
상기에 논의된 바와 같이, 지연 블록(204)은 차이 블록(102) 및 저 주파수 증폭기(104)를 통한 지연을 평형화하기 위하여 동일한 지연을 제공한다. 라인(202) 상의 지연된 입력 신호는 지연 평형이 달성되고 라인(116) 상의 출력이 입력 신호의 정확한 복제인 경우에 주파수 범위의 부분에 걸쳐 제 1 제어 루프로부터의 라인(116) 상의 출력 신호와 동일하다. 그러므로, 라인(124) 상의 차이 블록(106)의 출력은 이상적으로는 0이고, 고 주파수 증폭기(108)는 이 주파수 범위에 걸쳐 임의의 출력 전력을 제공하지 않는다. 그러나, 이 주파수 범위 외부에서, 고 주파수 증폭기(108)는 도 1에 도시된 바와 같은 종래의 시스템에서와 같이 동작하고, 라인(116) 상의 신호 및 라인(124) 상의 신호 사이에 차이를 제공한다.
라인(120) 상의 출력 신호는 라인(112) 상의 입력 신호의 지연된 복제가다. 실제적인 구현예에서, 완전한 평형은 달성 가능하지 않을 수 있다. 그럼에도불구하고, 고 주파수 증폭기(108)의 출력은 저 주파수 범위에 걸쳐 실질적으로 감소된다. 지연 평형화 블록(204)은 고 주파수 증폭기(108)의 저 주파수 컷-오프(low frequency cut-off)를 증가시킴으로써 상당한 이익을 제공한다.
이 배열은 엔벨롭 신호가 WiMax(worldwide interoperability for microwave access) 기술에서의 신호와 같은 시분할 듀플렉스(Time Division Duplex: TDD) 신호일 때 특히 유익하다. 이와 같은 신호들에서, 신호의 저 주파수 콘텐트의 갑작스러운 변화들이 발생한다. 본 발명의 기술들에 따른 지연 평형화가 없다면, TDD 버스트(burst)들의 시작에서 포화(saturation)를 피하기 위하여 고 주파수 증폭기의 동적 범위 요건이 상당히 증가된다.
본 발명의 지연 평형화 원리에 대한 대안적인 방법은 지연 블록(204)의 지연이 주파수에 따라 변화하도록 하는 것이다. 지연 블록(204)의 지연 변화는 차이 블록(102) 및 저 주파수 증폭기(104)를 통한 저 주파수 경로의 지연 변화에 매칭될 수 있다. 그러나, 매칭될 응답에 따라서, 지연 평형을 달성하기 위하여 저 주파수 경로에서 추가적인 지연을 삽입하는 것이 필요할 수 있다. 이것이 라인(112) 상의 입력 신호 및 차이 블록(102)으로의 제 1 입력 사이에 부가적인 지연 블록(304)이 도입되는 도 3에 도시되어 있다. 지연 블록(304)은 라인(302) 상에서 차이 블록(102)의 제 1 입력에 출력을 제공한다.
지연 블록(304)이 저 주파수 경로에 포함되는 도 3에서, 도 2의 지연 블록(204)은 지연 블록(205)으로 교체된다. 지연 블록(205)은 지연 평형이 적용되거나 희망되는 주파수 범위에서 저 주파수 경로의 전체 지연과 매칭되도록 설계된다. 간소화를 위하여, 지연 블록(304)은 저 주파수 경로의 통과-대역에서 일정한 지연을 갖는다. 그러나, 이것은 변화가 지연 블록(205)에 의해 매칭될 수 있다면, 지연 평형에 대해 필수적이지 않다.
블록(204)의 지연 변화가 신호 라인(120) 상의 최종적인 출력 상에 존재한다는 점이 관측될 것이다. 이 지연 변화가 바람직하지 않은 경우에, 라인(112) 상의 입력 신호는 위상 보상이 적용될 수 있다.
변조된 전원들에서 사용될 때의 본 발명의 원리들의 예시적 실시예들이 이제 도 4 및 도 5를 참조하여 설명된다. 이러한 배열들은 본 발명의 원리들에 따른 지연 평형화가 더 실제적인 시스템들에서 구현될 수 있는 방법을 제시한다.
도 4는 증폭될 신호의 엔벨롭을 나타내는 입력 신호가 디지털 형태로 입력 라인(402) 상에 제공되는 배열을 도시한다. 디지털-대-아날로그 변환기(digital-to-analogue converter)(432)가 라인(402) 상에서 입력 신호를 수신하고, 이를 라인(404) 상에서 아날로그 형태로 변환한다. 디지털-대-아날로그 변환기(432)는 본 발명의 이 실시예에 따른 저 주파수 제어 루프의 제 1 단을 형성한다. 라인(404) 상의 아날로그 신호는 저역-통과 필터(434)를 통과한다. 상기 필터(434)는 디지털-대-아날로그 변환기(432) 내의 샘플링 프로세스(sampling process)에 기인하는 에일리어스(alias)들을 제거하는 부가적인 프로세싱 이전에 아날로그 신호로부터 고 주파수들을 제거한다. 본 발명의 특히 바람직한 실시예에 따르면, 필터(434)는 또한 이하에 더 설명되는 바와 같이 저 주파수 경로의 전체 응답을 보상하는데 사용될 수 있다.
라인(406) 상의 필터링된 아날로그 신호가 비교기 블록(436)으로의 제 1 입력을 형성한다. 비교기 블록(436)은 신호 라인(408) 상에서 펄스-폭 변조 및/또는 펄스-주파수 변조된 출력을 제공한다. 비교기(436)의 출력에서의 라인(408) 상의 신호는 블록(438)으로의 입력을 형성한다.
블록(438)은 바람직하게는, "스위처" 블록이다. 당업계에 공지된 바와 같이, 스위처 블록(438)은 라인(408) 상의 입력 신호에 따라 복수의 이용 가능한 전원들 사이를 스위칭한다. 그러므로, 스위처 블록(438)은 비교기(436)에 의해 전달된 라인(408) 상의 저 전력 신호를 고 전력 신호로 변환한다. 고 전력 신호가 스위처 블록(438)에 의해 라인(410) 상에서 전달된다.
저역 통과 필터(440)가 라인(410) 상에서 고 전력 신호를 수신하고, 라인(410) 상의 스위처 블록(438)으로부터의 펄스-폭 변조된 출력에 기초하여 자신의 출력(412) 상에서 아날로그 신호를 재구성한다.
따라서, 비교기(436), 스위처(438), 및 저역 통과 필터(440)는 라인(412) 상에서 고 전력 신호를 제공하기 위한 스위치-모드 전원(switch-mode power supply)으로서 동작한다. 라인(412) 상의 고 전력 신호는 변압기(452)의 2차 권선의 제 1 탭(tap)(460)에 제공된다. 변압기(452)는 도 2 또는 도 3의 결합기(110)로서 동작한다.
변압기(452)의 2차 권선 상의 제 2 탭(462)은 출력 신호가 전달되는 출력 신호 라인(430)에 접속된다.
저 주파수 루프의 피드백 경로가 출력 라인(410)으로부터 제공되고, 라인(414)으로 표기된 바와 같이, 비교기(436)로의 제 2 입력을 형성한다.
파선(468)은 출력 신호 라인(430)으로부터 피드백 라인(414)까지의 추가적인 선택적 피드백 접속/경로를 나타낸다. 파선(470)은 라인(412)으로부터 피드백 경로(414)로의 추가적인 선택적 피드백 접속/경로를 나타낸다. 이러한 점선들은 시스템의 저 주파수 조절을 개선시키기 위하여 시스템 출력 또는 저 주파수 경로의 출력으로부터 취해지는 추가적인 피드백을 나타낸다.
저역 통과 필터(440)는 스위처(438)와 적합하도록 설계되므로, 시스템의 전체 동작에 필요한 일정한 지연 응답 및 평탄한 진폭을 가지지 않을 수 있다. 이를 보상하기 위하여, 저역 통과 필터(434)의 응답은 전체 응답이 저 주파수 제어 루프에서 제공되어 라인(412) 상의 신호가 대략적으로 평활한 진폭 및 일정한 지연 응답을 가지도록 하기 위하여 변경될 수 있다.
디지털-대-아날로그 변환기(432)의 이득, 또는 라인(402) 상의 디지털-대-아날로그 변환기(432) 이전의 디지털 신호의 크기가 신호 라인(430) 상에서 필요한 저 주파수 출력을 제공하기 위하여 조정될 수 있다.
이제 고 주파수 제어 루프로 전환하면, 블록(442)은 필요한 지연으로 설정될 수 있는 종래의 회로에 의해 제공되는 디지털 지연인 지연 블록을 나타낸다. 이 지연 블록은 라인(402) 상에서 입력 신호를 수신하고, 라인(416) 상에서 지연된 입력 신호를 발생시킨다. 라인(416) 상의 지연된 디지털 출력 신호는 디지털-대-아날로그 변환기(444)로의 입력을 형성하고, 대응하는 아날로그 신호가 라인(418) 상에서 발생된다. 재구성 저역-통과 필터(446)는 418 상에서 아날로그 신호를 수신하고, 라인(420) 상에서 아날로그 신호를 제공한다.
라인(420) 상의 아날로그 신호는 아날로그 합산 증폭기(448)로 이루어지는 비교기로의 제 1 입력을 형성한다. 아날로그 합산 증폭기(448)는 라인(420) 상의 재구성 필터(446)로부터의 출력 및 시스템 출력이 합산 증폭기(448)의 제 2 입력으로 피드백 라인(426) 상에서 피드백되는 결과로서의 라인(430) 상의 시스템의 출력 사이의 차이를 생성한다. 따라서, 적절한 차이 신호가 합산 증폭기(448)의 출력에서 라인(422) 상에서 발생된다.
라인(422) 상의 차이 신호는 광대역 증폭기(450)에 의해 증폭되어, 라인(424) 상에서 중간 전력 신호를 제공한다. 라인(424) 상의 중간 전력 신호는 변압기(452)의 1차 권선의 제 1 탭(464)에 접속된다.
변압기(452)는 라인(412) 상에서의 저 주파수 출력 및 라인(424) 상에서의 광대역 증폭기(452)의 출력들을 결합한다. 변압기(452)의 1차 권선의 제 2 탭(466)은 접속(428)을 통하여 접지에 접속된다.
지연 블록(442)의 지연은 광대역 증폭기(450)에 전달되는 저 주파수 콘텐트를 최소화하기 위하여 상기에 논의된 원리들에 따라 조정된다. 저 주파수 거절을 달성하기 위하여, 지연 매치(dealy match) 이외에 경로 이득들이 또한 매칭된다. 이것은 디지털-대-아날로그 변환기들(432 및 444) 또는 이들의 디지털 입력 신호들의 상대적인 이득을 조정함으로써 달성될 수 있다.
저 주파수 콘텐트의 최소화로, 본 발명의 원리들에 따르면, 변압기(452)가 저 주파수 신호들을 처리할 필요가 없고, 고 주파수들에서 효율적으로 동작하도록 설계될 수 있다. 이것은 변압기(452)가 물리적으로 작게 한다.
도 4에 도시된 바와 같이, 광대역 증폭기(450) 및 변압기(452) 사이의 접속은 싱글-엔디드(single-ended)일 수 있다. 대안적인 배열들에서, 광대역 증폭기(450) 및 변압기(452) 사이의 접속은 예를 들어, 지연 평형화의 기능에 영향을 줌이 없이, 차동적 또는 푸시-풀(push-pull)일 수 있다. 변압기(452)는 광대역 증폭기(450)의 특성들에 적합하도록 유용하게 선택될 수 있는 임의의 권수 비(예를 들어, 1:2, 1:3 등)를 가질 수 있다.
변조된 전원에 대해 본 발명의 원리들을 사용하는 대안적인 상세한 구현예가 도 5에 도시되어 있다. 이 배열에서, 제어 시스템으로의 입력 신호는 아날로그 신호이다. 아날로그 입력 신호가 라인(502) 상에서 제공되고, 저 주파수 경로의 저역 통과 필터(434)로의 직접적인 입력을 형성하고, 고 주파수 경로의 저역 통과 필터(446)로의 직접적인 입력을 또한 형성한다.
전역-통과 필터(446)는 평형화 지연을 제공하도록 적응된다. 전역-통과 필터(446)는 자신이 프로세싱하는 신호의 진폭에 영향을 주는 것이 아니라, 고 주파수 경로 내로 지연을 도입한다.
전역-통과 필터(446)와 같은 아날로그 네트워크는 제한된 주파수 범위에 걸쳐서만 일정한 지연을 제공할 수 있다. 그러므로, 바람직하게는, 선-왜곡(pre-distortion)이 아날로그 입력 신호에 적용된다.
그러므로, 선-왜곡 블록(504)이 제공되는 것이 바람직하다. 선-왜곡은 아날로그 신호를 변조기로 분배하기 위하여 디지털-대-아날로그 변환 이전에 디지털로 발생된다. 선-왜곡 블록(504)은 고 주파수 및 저 주파수 경로들에 대한 아날로그 입력 신호를 라인(502) 상에서 발생시킨다. 선-왜곡 블록(504)에 의해 제공되는 선-왜곡은 필터(446) 및 라인(502) 상의 입력 신호의 결합이 라인(420) 상에서 실질적으로 일정한 지연을 갖는 신호를 제공하는 것을 보증한다.
저 주파수 경로에서, 선-왜곡은 저 주파수 경로에 상당한 영향을 주지 않고, 지연 평형이 달성될 수 있다.
그와 달리, 도 5의 배열은 도 4의 배열과 유사한 방식으로 동작한다. 도 4의 배열에서와 같이, 필터(434)의 통과-대역 특성은 자신의 정지-대역 감쇠를 유지하면서, 필터(440)에서의 진폭 및/또는 지연 변화를 보상하도록 조정될 수 있다.
본 발명은 특정한 바람직한 실시예들을 참조하여, 그리고 특히 변조된 전원에서의 애플리케이션을 참조하여 본원에 설명되어 있다. 그러나, 이 설명은 단지 예들을 설명한다. 특히, 본 발명은 제어 시스템들에서 더 광범위하게 구현될 수 있다. 애플리케이션들이 동적 전원들 및 임의의 넓은 주파수 범위 전원을 포함하는 것이 구상되지만, 이에 제한되지 않는다.
102 : 106 : 차이 블록 104 : 저 주파수 증폭기
108 : 고 주파수 증폭기 110 : 결합기

Claims (25)

  1. 제어 단에 있어서:
    a. 입력 신호를 수신하고 상기 신호의 저 주파수 콘텐트를 나타내는 복제 신호를 발생시키는 제 1 경로;
    b. 상기 입력 신호를 수신하고 상기 복제 신호 내의 에러를 나타내는 에러 신호를 발생시키는 제 2 경로로서,
    c. 상기 제 2 경로는,
    i. 관심 있는 주파수 범위에 걸쳐 상기 입력 신호의 지연된 버전인 지연 신호를 발생시키는 지연 단으로서, 상기 지연의 양은 상기 입력 신호로부터 상기 복제 신호를 발생시킬 때의 상기 제 1 경로의 시간 지연에 대응하는, 상기 지연 단, 및
    ii. 출력 신호 및 상기 지연 신호를 입력들로서 수신하고 상기 에러 신호를 발생시키는 차이 블록으로서, 상기 지연 단은 상기 차이 블록의 2개의 입력들에서의 신호들이 관심 있는 상기 주파수 범위에 걸쳐 실질적으로 동일하도록 상기 입력 신호의 지연된 버전을 발생시키기 위해 지연을 적용하고, 그에 의해 상기 에러 신호의 저 주파수 콘텐트는 상기 차이 블록이 관심 있는 상기 주파수 범위에 걸쳐 실질적으로 임의의 출력 전력을 제공하지 않도록 감소되는, 상기 차이 블록을 더 포함하는, 상기 제 2 경로; 및
    d. 상기 복제 신호를 상기 에러 신호와 결합하여 상기 출력 신호를 발생시키는 변압기로서, 상기 변압기는 상기 에러 신호에서 저 주파수 신호들을 처리할 필요가 없는, 상기 변압기를 포함하는, 제어 단.
  2. 제 1 항에 있어서,
    상기 지연은 상기 제 1 경로의 지연에 대응하는, 제어 단.
  3. 제 1 항에 있어서,
    상기 지연은 저 주파수 에러가 상기 에러 신호로부터 제거되도록 계산되는, 제어 단.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 입력 신호는 신호의 엔벨롭을 나타내는, 제어 단.
  5. 제 4 항에 있어서,
    상기 출력 신호는 상기 엔벨롭에 대응하는 형상을 갖는 신호인, 제어 단.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 출력 신호는 상기 입력 신호의 고 전력 복제인, 제어 단.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 경로 내에, 상기 제 1 경로에서 발생하는 왜곡을 보상하여, 상기 출력 신호가 평탄한 진폭 및 일정한 지연을 가지도록 하는 선-보상/왜곡 수단이 제공되는, 제어 단.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 에러 신호는 상기 복제 신호 내의 에러의 고 주파수 콘텐트를 나타내는, 제어 단.
  9. 변조기에 있어서:
    a. 입력 신호를 수신하고 상기 입력 신호의 저 주파수 콘텐트의 복제인 고 전력 신호를 발생시키는 제 1 증폭 단; 및
    b. 상기 입력 신호를 수신하고 상기 고 전력 신호 내의 에러를 나타내는 에러 신호를 발생시키는 제 2 증폭 단으로서,
    c. 상기 제 2 증폭 단은,
    i. 관심 있는 주파수 범위에 걸쳐 상기 입력 신호의 지연된 버전인 지연 신호를 발생시키는 지연 단으로서, 상기 지연은 상기 입력 신호로부터 상기 복제를 발생시킬 때의 상기 제 1 증폭 단의 시간 지연에 대응하는, 상기 지연 단; 및
    ii. 출력 신호를 상기 지연된 입력 신호와 결합하여 상기 제 2 증폭 단에 입력을 위한 신호를 발생시키는 차이 블록으로서, 상기 차이 블록의 2개의 입력들에서의 신호들은, 상기 차이 블록이 관심 있는 상기 주파수 범위에 걸쳐 실질적으로 임의의 출력 전력을 제공하지 않도록 관심 있는 상기 주파수 범위에 걸쳐 실질적으로 동일하고, 상기 제 2 증폭 단에 입력을 위한 상기 입력 신호의 저 주파수 콘텐트를 감소시키기 위해 상기 지연이 제공되어, 상기 제 2 증폭 단은 상기 신호들을 처리할 필요가 없고, 상기 지연은 상기 제 2 증폭 단의 저 주파수 컷-오프를 증가시키는, 상기 차이 블록을 포함하는, 상기 제 2 증폭 단을 포함하고,
    상기 변조기는:
    d. 상기 고 전력 신호를 상기 지연된 입력 신호에 따라 발생된 상기 에러 신호와 결합하는 변압기로서, 상기 에러 신호에서 저 주파수 신호들을 처리할 필요가 없는, 상기 변압기를 더 포함하는, 변조기.
  10. 제 9 항에 있어서,
    상기 제 1 증폭 단은 스위처(switcher) 및 비교기를 포함하고, 상기 비교기는 상기 입력 신호 및 상기 스위처의 출력을 수신하고 상기 스위처에 입력을 제공하기 위하여 상기 입력 신호 및 상기 스위처의 출력 사이의 차이에 대응하는 차이 신호를 발생시키도록 접속되는, 변조기.
  11. 제 10 항에 있어서,
    상기 스위처의 출력을 필터링하고 상기 제 1 증폭 단 출력을 제공하는 저역-통과 필터를 더 포함하는, 변조기.
  12. 제 11 항에 있어서,
    상기 제 1 증폭 단의 상기 비교기에 상기 입력 신호를 제공하는 저역-통과 필터를 더 포함하는, 변조기.
  13. 제 12 항에 있어서,
    상기 제 1 증폭 단 내에, 상기 제 1 증폭 단에서 발생하는 왜곡을 보상하여, 상기 출력 신호가 평탄한 진폭 및 일정한 지연을 가지도록 하는 선-보상/왜곡 수단이 제공되는, 변조기.
  14. 입력 신호의 복제를 포함하는 출력 신호를 발생시키는 방법에 있어서:
    a. 상기 입력 신호의 저 주파수 콘텐트를 나타내는 복제 신호를 발생시키는 단계;
    b. 상기 복제 신호 내의 에러를 나타내는 에러 신호를 발생시키는 단계로서,
    c. 상기 에러 신호를 발생시키는 단계는,
    i. 관심 있는 주파수 범위에 걸쳐 상기 입력 신호의 지연된 버전인 지연 신호를 발생시키는 단계로서, 상기 지연의 양은 상기 입력 신호로부터 상기 복제 신호를 발생시킬 때의 상기 제 1 경로의 시간 지연에 대응하는, 상기 지연 신호 발생 단계, 및
    ii. 상기 출력 신호 및 상기 지연 신호 사이의 차이를 결정하는 단계로서, 상기 차이는 상기 에러 신호이고, 상기 차이 블록의 2개의 입력들에서의 신호들은 관심 있는 상기 주파수 범위에 걸쳐 실질적으로 동일하고, 상기 지연 신호가 발생되고 상기 발생된 에러 신호의 저 주파수 콘텐트가 감소되어 상기 차이 블록이 관심 있는 상기 주파수 범위에 걸쳐 실질적으로 임의의 출력 전력을 제공하지 않도록 하는, 상기 차이 결정 단계를 더 포함하는, 상기 에러 신호 발생 단계; 및
    d. 변압기에서 상기 복제 신호를 상기 에러 신호와 결합하는 단계로서, 상기 변압기는 상기 에러 신호에서 저 주파수 신호들을 처리할 필요가 없는, 상기 결합 단계를 포함하는, 출력 신호 발생 방법.
  15. 제 14 항에 있어서,
    상기 지연은 상기 제 1 경로의 지연에 대응하는, 출력 신호 발생 방법.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 지연은 저 주파수 에러가 상기 에러 신호로부터 제거되도록 계산되는, 출력 신호 발생 방법.
  17. 제 14 항 또는 제 15 항에 있어서,
    상기 입력 신호는 신호의 엔벨롭을 나타내는, 출력 신호 발생 방법.
  18. 제 17 항에 있어서,
    상기 출력 신호는 상기 엔벨롭에 대응하는 형상을 갖는 신호인, 출력 신호 발생 방법.
  19. 제 14 항 또는 제 15 항에 있어서,
    상기 에러 신호는 상기 복제 신호 내의 에러의 고 주파수 콘텐트를 나타내는, 출력 신호 발생 방법.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 제 1 항에 있어서,
    상기 변압기는 상기 복제 신호에 접속된 2차 권선의 제 1 탭 및 상기 에러 신호에 접속된 1차 권선의 제 2 탭을 갖고, 상기 복제 신호 및 상기 에러 신호의 결합은 상기 변압기의 상기 2차 권선의 제 2 탭에 제공되는, 제어 단.
  24. 제 9 항에 있어서,
    상기 변압기는 상기 복제 신호에 접속된 2차 권선의 제 1 탭 및 상기 에러 신호에 접속된 1차 권선의 제 2 탭을 갖고, 상기 복제 신호 및 상기 에러 신호의 결합은 상기 변압기의 상기 2차 권선의 제 2 탭에 제공되는, 변조기.
  25. 제 14 항에 있어서,
    상기 복제 신호를 상기 변압기의 2차 권선의 제 1 탭에 접속시키고, 상기 에러 신호를 상기 변압기의 1차 권선의 제 2 탭에 접속시키는 단계로서, 상기 복제 신호 및 상기 에러 신호의 결합은 상기 2차 권선의 제 2 탭에서 발생되는, 상기 접속 단계를 더 포함하는, 출력 신호 발생 방법.
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