KR101606300B1 - 초전도 래치 시스템 - Google Patents
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Abstract
상호 양자 로직(RQL, reciprocal quantum logic) 시스템이 제공된다. 래치 시스템은 래치 시스템의 상태를 유지하는 출력 부분; 및 셋(set) 입력, 리셋(reset) 입력 및 출력 부분에 결합된 출력을 포함하는 쌍안정(bi-stable) 루프를 포함한다. 래치 시스템이 리셋 상태에 있을 때 셋 입력 상의 포지티브(positive) 단자속양자(SFQ, single flux quantum) 펄스는 셋 상태에 있는 래치 시스템을 나타내는 출력 부분의 SFQ 전류의 제공을 초래한다.
Description
이 출원은 2011년 8월 12자로 출원된 미국 특허 출원 제13/208,480호를 우선권으로 주장하며, 그 내용은 전체가 인용에 의해 본원에 통합된다.
본 발명은 일반적으로 초전도(superconducting) 회로들, 그리고 더욱 상세하게는 초전도 래치 시스템에 관련된다.
디지털 로직 분야에서, 잘 알려지고 고도로 발달한 CMOS(complimentary metal-oxide semiconductor) 기술에 대한 광범위한 사용이 이루어지고 있다. CMOS가 기술의 성숙한 상태에 도달하기 시작하였으므로, 속도, 전력 소모 계산 밀도, 상호접속 대역폭 등의 관점에서 더 높은 성능을 초래할 수 있는 대안들에 대한 관심이 존재한다. CMOS 기술에 대한 대안은 20 Gb/s(gigabytes/second) 또는 그 초과의 통상적인 데이터 레이트 및 약 4°Kelvin의 작동 온도에서, 약 4 nW(nanowatts)의 통상적인 신호 전력을 가지고, 초전도 조셉슨 접합(superconducting Josephson junction)들을 이용하는, 초전도체 기반 단자속양자(single flux quantum) 회로를 포함한다.
본 발명의 일 양상에 따라, 초전도 래치 시스템이 제공된다. 래치 시스템은 래치 시스템의 상태를 유지하는 출력 부분; 및 셋(set) 입력, 리셋(reset) 입력 및 출력 부분에 결합된 출력을 포함하는 쌍안정(bi-stable) 루프를 포함한다. 래치 시스템이 리셋 상태에 있을 때 셋 입력 상의 포지티브(positive) 단자속양자 펄스는 셋 상태에 있는 래치 시스템을 나타내는 출력 부분의 SFQ 전류의 제공을 초래한다.
발명의 다른 양상에 따라, 상호 양자 로직(RQL, reciprocal quantum logic) 래치 시스템이 제공되며, 이 RQL 래치 시스템은, 래치 시스템의 상태를 보유하는 출력 부분; 셋 입력과 출력 부분 사이에 결합된 셋 초전도 루프 및 셋 초전도 루프에 유도 결합되고 리셋 입력에 결합된 리셋 초전도 루프를 포함하는 쌍안정 루프를 포함한다. 래치 시스템은 셋 초전도 루프의 제1 쌍안정 전류 및 리셋 초전도 루프의 제2 쌍안정 전류를 생성하는 DC 바이어스를 더 포함하며, 여기서 래치 시스템이 리셋 상태일 때, 셋 입력 상의 SFQ 펄스는 출력 부분에 존재하도록 셋 초전도 루프를 통해 전파되는 SFQ 전류의 제공을 초래하며, 출력 부분의 SFQ 전류는 셋 상태에 있는 래치 시스템을 나타내는 것이다.
발명의 또 다른 양상에 따라, 초전도 래치 시스템의 상태를 제어하기 위한 방법이 제공된다. 방법은 셋 부분에 결합된 셋 입력 및 리셋 부분에 결합된 리셋 입력을 포함하는 쌍안정 루프를 제공하는 단계를 포함하며, 리셋 부분은 셋 부분에 유도 결합되고, 셋 부분은 출력 부분에 결합된다. 방법은 셋 부분의 제1 쌍안정 전류 및 리셋 부분의 제2 쌍안정 전류를 생성하기 위하여 쌍안정 루프를 바이어싱하는 단계를 더 포함한다. 방법은 셋 입력 상에 포지티브 단자속양자(SFQ) 펄스를 제공하는 단계; 및 셋 상태에 있는 래치 시스템을 나타내는 출력 부분의 포지티브 SFQ 펄스에 응답하여, SFQ 전류를 생성하는 단계를 더 포함한다.
도 1은 본 발명의 일 양상에 따른 초전도 상호 양자 로직(RQL) 래치 시스템의 기능적 블록도를 예시한다.
도 2는 본 발명의 일 양상에 따른 래치 시스템의 입력 및 출력 대 시간의 예시적 그래프를 예시한다.
도 3은 본 발명의 일 양상에 따른 SFQ 펄스 발생기에 의해 제공되는 포지티브 SFQ 펄스의 발생 및 전파 동안의 펄스 발생기를 예시한다.
도 4는 본 발명의 일 양상에 따른 SFQ 펄스 발생기에 의해 제공되는 네거티브 SFQ 펄스의 발생 및 전파 동안의 도 3의 펄스 발생기를 예시한다.
도 5는 본 발명의 일 양상에 따른 AC 바이어스 및 신호 입력들 대 시간의 예시적 그래프를 예시한다.
도 6은 본 발명의 일 양상에 따른 RQL 래치 시스템의 일부분의 개략도를 예시한다.
도 7은 본 발명의 일 양상에 따른 리셋 상태의 도 6의 RQL 래치 시스템의 개략적 작동 도면을 예시한다.
도 8은 본 발명의 일 양상에 따른 셋 입력에서의 포지티브 SFQ 펄스 이후에 도 7의 RQL 래치 시스템의 개략적 작동 도면을 예시한다.
도 9는 본 발명의 일 양상에 따른 셋 입력에서의 네거티브 SFQ 펄스 이후에 도 8의 RQL 래치 시스템의 개략적 작동 도면을 예시한다.
도 10은 본 발명의 일 양상에 따른 리셋 입력에서의 포지티브 SFQ 펄스 이후의 도 9의 RQL 래치 시스템의 개략적 작동 도면을 예시한다.
도 11은 본 발명의 일 양상에 따른 리셋 입력에서의 네거티브 SFQ 펄스 이후의 도 10의 RQL 래치 시스템의 개략적 작동 도면을 예시한다.
도 12는 본 발명의 일 양상에 따른 초전도 래치 시스템의 상태를 제어하기 위한 방법을 예시한다.
도 2는 본 발명의 일 양상에 따른 래치 시스템의 입력 및 출력 대 시간의 예시적 그래프를 예시한다.
도 3은 본 발명의 일 양상에 따른 SFQ 펄스 발생기에 의해 제공되는 포지티브 SFQ 펄스의 발생 및 전파 동안의 펄스 발생기를 예시한다.
도 4는 본 발명의 일 양상에 따른 SFQ 펄스 발생기에 의해 제공되는 네거티브 SFQ 펄스의 발생 및 전파 동안의 도 3의 펄스 발생기를 예시한다.
도 5는 본 발명의 일 양상에 따른 AC 바이어스 및 신호 입력들 대 시간의 예시적 그래프를 예시한다.
도 6은 본 발명의 일 양상에 따른 RQL 래치 시스템의 일부분의 개략도를 예시한다.
도 7은 본 발명의 일 양상에 따른 리셋 상태의 도 6의 RQL 래치 시스템의 개략적 작동 도면을 예시한다.
도 8은 본 발명의 일 양상에 따른 셋 입력에서의 포지티브 SFQ 펄스 이후에 도 7의 RQL 래치 시스템의 개략적 작동 도면을 예시한다.
도 9는 본 발명의 일 양상에 따른 셋 입력에서의 네거티브 SFQ 펄스 이후에 도 8의 RQL 래치 시스템의 개략적 작동 도면을 예시한다.
도 10은 본 발명의 일 양상에 따른 리셋 입력에서의 포지티브 SFQ 펄스 이후의 도 9의 RQL 래치 시스템의 개략적 작동 도면을 예시한다.
도 11은 본 발명의 일 양상에 따른 리셋 입력에서의 네거티브 SFQ 펄스 이후의 도 10의 RQL 래치 시스템의 개략적 작동 도면을 예시한다.
도 12는 본 발명의 일 양상에 따른 초전도 래치 시스템의 상태를 제어하기 위한 방법을 예시한다.
상호 양자 로직(RQL)은 논리 동작들이 포지티브 펄스들을 사용하여 완료되는 상호 데이터 인코딩을 이용하는 초전도 로직에서의 새로운 전개인 반면, 내부 상태는 조합 로직 동작을 생성하기 위하여, 1/2 클록 사이클 후에 오는 대응 네거티브 펄스들을 사용하여 지워진다. RQL 로직 동작들의 예들은 제목이 "Single Flux Quantum Circuits"인 미국 특허 제7,724,020호 및 미국 특허 제7,977,964호에 개시되고, 그들의 전체 내용은 인용에 의해 본 명세서에 통합된다.
본 발명은 내부 상태가 한 클록 사이클로부터 다음 클록 사이클까지 저장될 수 있도록 하는, RQL에 대한 초전도 래치 구현을 제공한다. 래치는 셋/리셋 입력들 상에 펄스 발생기들을 이용한다. 셋 입력은 단지 제1 포지티브 펄스만을 패스하고, 거절되는 포지티브 및 네거티브 펄스들을 갖는 내부 상태를 셋팅한다. 리셋 입력은 셋 내부 상태를 리셋시키기 위해 단지 제1 포지티브 펄스만을 전달한다. 발명의 일 양상에 따라, 제3 게이트 입력은 내부 상태를 비-파괴적으로 판독하는데 사용된다. 이 구현예에서, 전력은 단지 셋, 리셋 및 판독 동작들 동안에 소모되고, 홀드(hold) 상태에서는 전력 소모가 없다.
도 1은 본 발명의 일 양상에 따른 초전도 RQL 래치 시스템(10)의 기능적 블록도를 예시한다. 래치 시스템(10)은 쌍안정 루프(12)의 셋 부분의 제1 쌍안정 전류(φ/2) 및 쌍안정 루프(12)의 리셋 부분의 제2 쌍안정 전류(-φ/2)를 제공하는 쌍안정 루프(12)를 포함한다. 제1 및 제2 쌍안정 전류 모두는 쌍안정 루프의 셋 부분의 와인딩(winding)에 결합된 셋 및 쌍안정 루프(12)의 리셋 부분의 와인딩에 결합된 리셋 양자 모두에 결합되는, 플럭스 바이어스 와인딩(flux bias winding)(예를 들어, 인덕터)로부터 발생된 DC 플럭스 바이어스에 의해 생성될 수 있다. 바이어스 와인딩은 셋 결합 와인딩에 결합되는 제1 바이어스 와인딩 및 리셋 와인딩에 결합되는 제2 바이어스 와인딩을 포함할 것임이 인식될 것이다. 다양한 다른 회로 구성들이 제1 및 제2 쌍안정 루프들을 생성하기 위하여 쌍안정 루프를 바이어싱하는데 이용될 수 있음이 인식될 것이다. 셋 결합 와인딩 및 리셋 결합 와인딩은 제1 쌍안정 전류 및 제2 쌍안정 전류가 실질적으로 동일하고 서로 반대 방향으로 흐르도록, 반대 극성 구성으로 서로 유도 결합될 수 있다. 와인딩은 단순히 전송선 또는 몇몇 다른 초전도 구조의 인덕턴스이고, 반드시 실제 와인딩된 초전도체 와이어는 아님이 또한 인식될 것이다.
래치 시스템(10)은 쌍안정 루프(12)의 셋 입력 상에 포지티브 단자속양자(SFQ) 펄스에 후속하는 네거티브 SFQ 펄스를 제공함으로써, 셋 상태로 세팅될 수 있다. 예를 들어, 셋 펄스 발생기(20)는 도 2의 그래프(30)에 예시된 바와 같이, 셋 입력에 포지티브 SFQ 펄스(32)를 제공하며, 이는 SFQ 전류(φ)의 발생을 초래한다. 본 기술분야의 당업자들에게 알려진 바와 같이, φ2 mV * ps 및 φ2 mA * pH라는 것이 인식된다. SFQ 전류(φ)는 SFQ 출력 부분(14)의 출력(Q)이 셋 상태에 있도록, 래치 시스템(10)의 내부 상태를 셋 상태로(IS=1) 세팅하기 위하여 쌍안정 루프(12)의 셋 부분을 통해 SFQ 출력 부분(14)으로 전파된다. SFQ 전류(φ)는 SFQ 출력 부분(14)에 보유되고, 셋 상태 출력(OUT)을 제공하기 위하여 판독 디바이스(16)에 의하여 SFQ 출력 부분(14)의 출력(Q)에서 비-파괴적으로 판독될 수 있다. 셋 펄스 발생기(20)는 그 후 쌍안정 루프(12)의 셋 부분의 극성 반전을 일으키는 네거티브 SFQ 펄스(34)를 제공하지만, SFQ 출력 부분(14)의 셋 상태에 영향을 미치지는 않는다. 셋 입력 상의 후속 포지티브 SFQ 펄스(36) 및 후속 네거티브 SFQ 펄스(38)는 또한 래치 시스템(10)의 셋 상태에 영향을 미치지 않는다.
일단 셋 상태에서, 래치 시스템(10)은 쌍안정 루프(12)의 리셋 입력 상에 포지티브 SFQ 펄스에 후속하는 네거티브 SFQ 펄스를 제공함으로써, 리셋 상태로 세팅될 수 있다. 즉, 도 1의 그래프(30)에 예시된 바와 같이, 리셋 펄스 발생기(18)는 포지티브 SFQ 펄스(40)를 리셋 입력에 제공하여, 쌍안정 루프(12)의 리셋 부분을 통해 SFQ 전류(φ)를 발생시킨다. 쌍안정 루프(12)의 셋 부분 및 리셋 부분의 커플링은 쌍안정 루프(12)의 셋 부분을 통해 네거티브 SFQ 전류(φ)를 발생시켜, SFQ 출력 부분(14)에 보유된 SFQ 전류(φ)를 소거한다. 이것은 SFQ 출력 부분(14)의 출력(Q)이 리셋 상태에 있도록, SFQ 출력 부분으로 하여금 내부 상태(IS=0)로 리셋되게 한다. SFQ 전류(φ)는 SFQ 출력 부분(14)에서 제거되고, 래치 시스템(10)의 상태는 리셋 상태 출력(OUT)을 제공하기 위하여 판독 디바이스(16)에 의하여 SFQ 출력 부분(14)의 출력(Q)에서 비-파괴적으로 판독될 수 있다. 리셋 펄스 발생기(18)는 그 후 SFQ 출력 부분(14)의 리셋 상태에 영향을 미치지 않고, 쌍안정 루프(12)의 리셋 부분 및 셋 부분 모두의 극성 반전을 일으키는 네거티브 SFQ 펄스(42)를 제공한다. 리셋 입력 상의 후속 포지티브 SFQ 펄스(44) 및 후속 네거티브 SFQ 펄스(46)는 래치 시스템(10)의 리셋 상태에 영향을 미치지 않는다.
도 3-4는 본 발명의 일 양상에 따른 셋 또는 리셋 펄스 발생기로서 이용될 수 있는 예시적인 펄스 발생기(50)의 동작 도면들을 예시한다. 도 3은 SFQ 펄스 발생기(54)에 의하여 제공되는 포지티브 SFQ 펄스(52)의 발생 및 전파 동안의 펄스 발생기(50)를 예시한다. 예시적인 펄스 발생기(50)는 제1 및 제2 조셉슨 접합들(J1 및 J2) 및 제1 및 제2 결합 인덕터들(LC1 및 L2C)을 포함하는, 초전도 루프(56)에 결합된 입력 인덕터(LIN)를 포함한다. 펄스 발생기(50)는 또한 1차 및 2차 와인딩들(P1 및 S1)을 갖는 초전도 바이어싱 트랜스포머(58)를 포함한다. 도 5의 그래프(70)의 파형(72)에 의하여 도시되는 바와 같은 AC 바이어스 전류가 트랜스포머(58)의 1차 와인딩(P1)의 단자에 양단에 인가된다. 2차 와인딩(S1)으로부터의 바이어스 전류는 각각 제1 및 제2 결합 인덕터들(LC1 및 L2C)을 통해 제1 및 제2 조셉슨 접합들(J1 및 J2)에 공급된다. 바이어스 전류는 조셉슨 접합들(J1 및 J2)의 임계 전류 미만이고, 파형(72)의 포지티브 위상 동안 포지티브이고, 파형(72)의 네거티브 위상 동안 네거티브여서, AC 파형은 클록킹 함수를 제공하도록 구성된다.
도 3 및 도 5의 그래프(70)에 예시되는 바와 같이, 파형(72)의 포지티브 위상 동안, 포지티브 SFQ 펄스(74)가 제1 초전도 루프(56)에 제공될 수 있고, 이는 제1 조셉슨 접합(J1)으로 하여금 제2 조셉슨 접합(J2)에 대한 포지티브 SFQ 전류(φ)를 발생시키기 위하여 그 임계 전류를 초과하고 플립(flip)하도록 한다. 이것은 제2 조셉슨 접합(J2)으로 하여금 그것의 임계 전류를 초과하고, 펄스 발생기(50)의 출력 부분(60)에, 예를 들어, 쌍안정 루프의 셋 또는 리셋 입력에 대해 (점선으로 예시된 바와 같은) 포지티브 SFQ 전류(φ)를 플립시키고 발생시키게 한다. 도 4 및 도 5의 그래프에 예시된 바와 같이, 파형(72)의 네거티브 위상 동안에, 네거티브 SFQ 펄스(76)가 제1 초전도 루프(56)에 제공될 수 있다. 네거티브 SFQ 펄스는 제1 조셉슨 접합(J1)에 의하여 제공되는 네거티브 SFQ 전류(-φ)의 발생을 초래하는, 제1 조셉슨 접합(J1)의 네거티브 플립핑(flipping)을 일으킨다. 이것은 (점선에 의해 예시된 바와 같은) 제2 조셉슨 접합(J2)에 의해 제공되는 네거티브 SFQ 전류(-φ)의 발생을 초래하는, 제2 조셉슨 접합(J2)의 네거티브 플립핑을 일으킨다. 네거티브 플립핑은 파형(72)의 포지티브 위상 동안에 제1 및 제2 조셉슨 접합들(J1 및 J2)에 의하여 발생된 전류들을 효율적으로 소거하며, 제1 및 제2 조셉슨 접합들(J1 및 J2) 및 바이어스 인덕터의 전류를 리셋한다.
도 6은 본 발명의 일 양상에 따른 RQL 래치 시스템(80)의 일부의 개략도를 예시한다. 래치 시스템(80)은 셋 부분(84) 및 리셋 부분(86)을 포함하는 쌍안정 루프(82)를 포함한다. 셋 부분(84)은 입력 인덕터(LSIN)를 통해 제1 셋 조셉슨 접합(JS1)의 제1 단부에 결합된 셋 입력을 포함한다. 제1 셋 조셉슨 접합(JS1)의 제2 단부는 접지에 연결된다. 제1 셋 조셉슨 접합(JS1)의 제1 단부는 셋 결합 인덕터(LS1)를 통해 제2 셋 조셉슨 접합(JS2)의 제1 단부에 결합된다. 제2 셋 조셉슨 접합(JS2)의 제2 단부는 출력 인덕터(LSOUT)를 통해 JTL 디바이스(88)에 결합된다. 래치 시스템(80)의 상태는 시스템의 출력 부분에 상주한다. 출력 부분은 셋 출력 인덕터(LSOUT) 및 JTL 디바이스(88)의 마지막 초전도 루프이다. JTL 디바이스(88)는 하나 이상의 조셉슨 접합 및 인덕터 초전도 루프들로 형성될 수 있다. 판독 회로(90)는 래치 시스템(80)의 출력 부분의 출력을 비-파괴적으로 판독하도록 인에이블될 수 있다. 리셋 부분은 리셋 입력 인덕터(LRIN)를 통해 제1 리셋 조셉슨 접합(JR1)의 제1 단부에 결합된 리셋 입력을 포함한다. 제1 리셋 조셉슨 접합(JR1)의 제2 단부는 접지에 연결된다. 제1 리셋 조셉슨 접합(JR1)의 제1 단부는 리셋 결합 인덕터(LR1)를 통해 접지에 결합된다. 리셋 결합 인덕터(LR1)는 접지 대신 JTL 디바이스에 결합될 수 있음이 인식될 것이다.
셋 초전도 루프(92)는 제1 셋 조셉슨 접합(JS1), 셋 결합 인덕터(LS1) 및 제2 셋 조셉슨 접합(JS2)으로 형성된다. 리셋 초전도 루프(94)는 제1 리셋 조셉슨 접합(JR1) 및 리셋 결합 인덕터(LR1)로 형성된다. 셋 결합 인덕터(LS1) 및 리셋 결합 인덕터(LR1) 양자 모두는 셋 초전도 루프(92) 및 리셋 초전도 루프(94) 양자 모두에 DC 플럭스 바이어스를 제공하는 플럭스 바이어스 인덕터(LFB)에 유도 결합된다. DC 플럭스 바이어스는 도 7에 예시된 바와 같이, 초전도 루프(92)의 제1 쌍안정 전류(φ/2) 및 리셋 초전도 루프(94)의 제2 쌍안정 전류(-φ/2)를 포함한다.
상기 기재된 바와 같이, 셋 입력 상의 포지티브 SFQ 펄스는 전류(3*φ/2)를 생성하기 위하여 제1 쌍안정 전류(φ/2)에 부가되는 SFQ 전류(φ)를 발생시키는 제1 셋 조셉슨 접합(JS1)을 트립핑한다. 이 조건은 불안정하며, 제2 셋 조셉슨 접합으로 하여금 SFQ 출력 부분(96)의 출력(Q)을 셋 상태로 세팅하기 위해 셋 출력 인덕터(LSOUT) 및 JTL(88)로 형성된 SFQ 출력 부분(96)으로 SFQ 전류(φ)를 플립시키고 전파하게 한다. 조셉슨 접합들의 플립핑은 셋 출력 인덕터(LSOUT) 및 JTL 디바이스(88)의 조셉슨 접합 및 인덕터 초전도 루프들 각각을 통해 계속될 것이다. SFQ 전류(φ)는 SFQ 출력 부분(96)에 보유되고, 셋 상태 출력(OUT)을 제공하기 위하여 판독 디바이스(90)에 의해 SFQ 출력 부분(96)의 출력(Q)에서 비-파괴적으로 판독될 수 있다. 도 8은 제1 셋 초전도 루프(92)가 SFQ 출력 부분(96)에 상주하는 SFQ 전류(φ)와 함께 그것의 제1 쌍안정 전류(φ/2)로 리턴하는 것을 예시한다.
후속 네거티브 SFQ 펄스는 셋 초전도 루프(92)의 SFQ 전류(-φ/2)의 극성 반전 및 제1 조셉슨 접합(JS1)의 플립핑 및 리셋팅을 일으킨다. 셋 초전도 루프(92)의 SFQ 전류(-φ/2)의 극성 반전은 SFQ 출력 부분(96)의 셋 상태에 영향을 미치지 않는다. 그러나 셋 초전도 루프(92)의 극성 반전은 리셋 초전도 루프(94)의 SFQ 전류의 극성 반전을 일으킨다. 셋 초전도 루프(92), 리셋 초전도 루프(94) 및 출력 부분(96)의 결과적인 SFQ 전류들이 도 9에 예시된다. 셋 입력 상의 후속 포지티브 SFQ 펄스 및 후속 네거티브 SFQ 펄스는 래치 시스템의 셋 상태에 영향을 미치지 않는다.
상기 진술된 바와 같이, 일단 래치 시스템이 셋 상태에 있으면, 리셋 입력 상의 포지티브 SFQ 펄스에 후속하는 리셋 입력 상의 네거티브 SFQ 펄스는 래치 시스템을 리셋 상태로 리셋시킨다. 예를 들어, 리셋 입력 상의 포지티브 SFQ 펄스는 리셋 초전도 루프(94)의 전류(-3*φ/2)를 생성하기 위하여 제2 쌍안정 전류(-φ/2)에 부가되는 SFQ 전류(-φ)를 발생시키는 제1 리셋 조셉슨 접합(JR1)을 트립시킨다. 이 조건은 SFQ 전류(-φ)로 하여금 셋 초전도 루프의 제1 쌍안정 전류에 부가되게 한다. 이것은 제2 셋 조셉슨 접합(JS2)으로 하여금 플립핑하고 리셋하게 하여, 출력 부분(96)으로부터 SFQ 전류(φ)를 제거한다. 셋 초전도 루프(92), 리셋 초전도 루프(94) 및 출력 부분(96)의 결과적인 SFQ 전류들은 도 10에 예시된다.
리셋 입력 상의 후속 네거티브 SFQ 펄스는 리셋 초전도 루프(94)에서 -φ/2에서 φ/2로의 SFQ 전류의 극성 반전을 일으키며, 이는 셋 초전도 루프(92)에서 -φ/2에서 φ/2로의 SFQ 전류의 극성 반전을 초래한다. 셋 초전도 루프(92)에서의 SFQ 전류의 극성 반전은 SFQ 출력 부분(96)의 리셋 상태에 영향을 미치지 않는다. 셋 초전도 루프(92), 리셋 초전도 루프(94) 및 출력 부분(96)의 결과적인 SFQ 전류들은 도 11에 예시된다. 리셋 입력 상의 후속 포지티브 SFQ 펄스 및 후속 네거티브 SFQ 펄스는 래치 시스템의 리셋 상태에 영향을 미치지 않는다.
도 12는 본 발명의 일 양상에 따른 초전도 RQL 래치 시스템의 상태를 제어하기 위한 방법(100)을 예시한다. 102에서, 출력 부분에 결합된 쌍안정 루프가 제공된다. 104에서, 예를 들어, 트랜스포머로의 유도 결합을 통한 쌍안정 루프의 DC 바이어싱 셋 부분 및 리셋 부분에 의하여, 쌍안정 루프는 바이어싱된다. 106에서, 포지티브 SFQ 펄스가 쌍안정 루프의 셋 입력 상에 제공된다. 108에서, 쌍안정 루프는 SFQ 전류를 발생시키며, 이는 쌍안정 루프로부터 출력 부분으로 전파되고, 래치 시스템의 셋 상태를 나타낸다. 110에서, 네거티브 SFQ 펄스는 쌍안정 루프의 셋 입력 상에 제공된다. 112에서, 포지티브 SFQ 펄스는 쌍안정 루프의 리셋 입력 상에 제공된다. 쌍안정 루프는 114에서 출력 부분으로부터 SFQ 전류를 제거하며, 이는 래치 시스템의 리셋 상태를 나타낸다. 116에서, 네거티브 SFQ 펄스는 쌍안정 루프의 리셋 입력 상에 제공된다.
상기 설명된 것은 발명의 예시들이다. 물론, 발명을 설명하기 위한 목적으로 컴포넌트들 또는 방법들의 모든 가능한 조합을 설명하는 것은 불가능하지만, 본 기술분야의 당업자는 발명의 다수의 추가적 조합들 및 치환들이 가능함을 인식할 것이다. 따라서, 본 발명은 첨부된 청구항들을 포함하는, 본 출원의 범위 내의 모든 그러한 변경들, 수정들 및 변형들을 포괄하는 것으로 의도된다.
Claims (20)
- 초전도(superconducting) 래치 시스템에 있어서,
상기 래치 시스템의 상태를 보유하는 출력 부분; 및
셋(set) 입력과 상기 출력 부분 사이에 결합된 셋(set) 초전도 루프, 및 리셋(reset) 입력에 결합되고 상기 출력 부분에 결합된 리셋(reset) 초전도 루프를 포함하는 쌍안정(bi-stable) 루프 ― 상기 래치 시스템이 리셋 상태에 있을 때, 상기 셋 입력 상의 포지티브(positive) 단자속양자(SFQ, single flux quantum) 펄스는 셋 상태에 있는 상기 래치 시스템을 나타내는 상기 출력 부분의 SFQ 전류를 제공함 ―
를 포함하는, 초전도 래치 시스템. - 제1항에 있어서,
상기 셋 입력 상의 네거티브(negative) SFQ 펄스는, 셋 상태인 상기 래치 시스템을 나타내는 상기 출력 부분의 SFQ 전류에 영향을 미치지 않고 상기 쌍안정 루프의 셋 부분 및 리셋 부분의 극성 반전(polarity reversal)을 일으키는 것인, 초전도 래치 시스템. - 제2항에 있어서,
상기 셋 입력 상의 후속 포지티브 SFQ 펄스 및 네거티브 SFQ 펄스 중 적어도 하나는, 셋 상태인 상기 래치 시스템을 나타내는 상기 출력 부분의 상기 SFQ 전류에 영향을 미치지 않는 것인, 초전도 래치 시스템. - 제1항에 있어서,
상기 래치 시스템이 셋 상태일 때 상기 리셋 입력 상의 포지티브 SFQ 펄스는, 리셋 상태인 상기 래치 시스템을 나타내는 상기 출력 부분으로부터의 상기 SFQ 전류를 제거하는 것인, 초전도 래치 시스템. - 제4항에 있어서,
상기 리셋 입력 상의 네거티브 SFQ 펄스는, 리셋 상태인 상기 래치 시스템을 나타내는 상기 출력 부분의 SFQ 전류의 부족에 영향을 미치지 않고, 상기 쌍안정 루프의 셋 부분 및 리셋 부분의 극성 반전을 일으키는 것인, 초전도 래치 시스템. - 제5항에 있어서,
상기 리셋 입력 상의 후속 포지티브 SFQ 펄스 및 네거티브 SFQ 펄스 중 적어도 하나는, 리셋 상태인 상기 래치 시스템을 나타내는 상기 출력 부분의 SFQ 전류의 부족에 영향을 미치지 않는 것인, 초전도 래치 시스템. - 제1항에 있어서,
상기 셋 초전도 루프의 제1 쌍안정 전류 및 상기 리셋 초전도 루프의 제2 쌍안정 전류를 생성하기 위해, 상기 셋 초전도 루프와 상기 리셋 초전도 루프는 유도 결합되고 DC 바이어스되며, 상기 제2 쌍안정 전류는 상기 제1 쌍안정 전류의 반대 극성인 것인, 초전도 래치 시스템. - 제7항에 있어서,
상기 셋 초전도 루프는 셋 결합 인덕터(set coupled inductor)를 통해 제2 셋 조셉슨 접합(Josephson junction)에 결합된 제1 셋 조셉슨 접합을 포함하고, 상기 제1 셋 조셉슨 접합은 셋 입력 인덕터를 통해 상기 셋 입력에 결합되고, 상기 제2 셋 조셉슨 접합은 상기 출력 부분에 결합되고, 상기 리셋 초전도 루프는, 리셋 입력 인덕터 및 리셋 결합 인덕터에 의하여 상기 리셋 입력에 결합된 리셋 조셉슨 접합을 포함하고, 상기 셋 결합 인덕터 및 상기 리셋 결합 인덕터는 상기 셋 초전도 루프와 상기 리셋 초전도 루프 사이에 유도 결합을 제공하는 것인, 초전도 래치 시스템. - 제1항에 있어서,
상기 래치 시스템의 상태의 비-파괴적 판독을 제공하기 위하여 상기 출력 부분에 판독 디바이스가 결합되는 것인, 초전도 래치 시스템. - 제1항에 있어서,
포지티브 SFQ 펄스에 후속하여 네거티브 SFQ 펄스를 제공하도록 구성된 상기 셋 입력 및 리셋 입력 중 적어도 하나에 결합된 펄스 발생기를 더 포함하고, 상기 펄스 발생기는, AC 파형을 수신하는 초전도 트랜스포머에 의하여 제공되는 바이어스 전류에 의해 바이어싱된 복수의 인덕터-조셉슨 접합 초전도 루프들을 더 포함하여, 상기 포지티브 SFQ 펄스 및 네거티브 SFQ 펄스에 대한 클록킹 함수를 또한 제공하는 것인, 초전도 래치 시스템. - 상호 양자 로직(RQL, reciprocal quantum logic) 래치 시스템에 있어서,
상기 래치 시스템의 상태를 보유하는 출력 부분;
셋 입력과 상기 출력 부분 사이에 결합된 셋 초전도 루프, 및 상기 셋 초전도 루프에 유도 결합되고 리셋 입력에 결합된 리셋 초전도 루프를 포함하는 쌍안정 루프; 및
상기 셋 초전도 루프의 제1 쌍안정 전류 및 상기 리셋 초전도 루프의 제2 쌍안정 전류를 생성하는 DC 바이어스
를 포함하며,
상기 래치 시스템이 리셋 상태일 때, 상기 셋 입력 상의 포지티브 단자속양자(SFQ) 펄스는, 상기 출력 부분에 존재하도록 상기 셋 초전도 루프를 통해 전파되는 SFQ 전류를 제공하며, 상기 출력 부분의 상기 SFQ 전류는 셋 상태에 있는 상기 래치 시스템을 나타내는 것인, 상호 양자 로직(RQL) 래치 시스템. - 제11항에 있어서,
상기 셋 입력 상의 네거티브 SFQ 펄스는, 셋 상태에 있는 상기 래치 시스템을 나타내는 상기 출력 부분의 SFQ 전류에 영향을 미치지 않고, 상기 셋 초전도 루프의 제1 쌍안정 전류 및 상기 리셋 초전도 루프의 제2 쌍안정 전류 양자 모두의 극성을 변화시키는 것인, 상호 양자 로직(RQL) 래치 시스템. - 제12항에 있어서,
상기 셋 입력 상의 후속 포지티브 SFQ 펄스 및 네거티브 SFQ 펄스 중 적어도 하나는, 셋 상태에 있는 상기 래치 시스템을 나타내는 상기 출력 부분의 SFQ 전류에 영향을 미치지 않는 것인, 상호 양자 로직(RQL) 래치 시스템. - 제11항에 있어서,
상기 래치 시스템이 셋 상태에 있을 때, 상기 리셋 입력 상의 포지티브 SFQ 펄스는 리셋 상태에 있는 상기 래치 시스템을 나타내는 상기 출력 부분으로부터 상기 SFQ 전류를 제거하는 것인, 상호 양자 로직(RQL) 래치 시스템. - 제14항에 있어서,
상기 리셋 입력 상의 네거티브 SFQ 펄스는, 상기 출력 부분의 SFQ 전류의 부족에 영향을 미치지 않고, 상기 셋 초전도 루프의 제1 쌍안정 전류 및 상기 리셋 초전도 루프의 제2 쌍안정 전류 양자 모두의 극성을 변화시키는 것인, 상호 양자 로직(RQL) 래치 시스템. - 제15항에 있어서,
상기 리셋 입력 상의 후속 포지티브 SFQ 펄스 및 네거티브 SFQ 펄스 중 적어도 하나는, 리셋 상태에 있는 상기 래치 시스템을 나타내는 상기 출력 부분의 SFQ 전류의 부족에 영향을 미치지 않는 것인, 상호 양자 로직(RQL) 래치 시스템. - 제11항에 있어서,
상기 셋 초전도 루프는 셋 결합 인덕터를 통해 제2 셋 조셉슨 접합에 결합된 제1 셋 조셉슨 접합을 포함하고, 상기 제1 셋 조셉슨 접합은 셋 입력 인덕터를 통해 상기 셋 입력에 결합되고, 상기 제2 셋 조셉슨 접합은 상기 출력 부분에 결합되며, 상기 리셋 초전도 루프는 리셋 입력 인덕터 및 리셋 결합 인덕터에 의해 상기 리셋 입력에 결합된 리셋 조셉슨 접합을 포함하며, 상기 셋 결합 인덕터 및 상기 리셋 결합 인덕터는 상기 셋 초전도 루프와 상기 리셋 초전도 루프 사이에 유도 결합을 제공하는 것인, 상호 양자 로직(RQL) 래치 시스템. - 초전도 래치 시스템의 상태를 제어하기 위한 방법에 있어서,
셋 초전도 루프와 리셋 초전도 루프를 포함하는 쌍안정 루프를 제공하는 단계로서, 상기 셋 초전도 루프는 셋 입력에 결합되고 출력 부분에 결합되며, 상기 리셋 초전도 루프는 리셋 입력에 결합되고 상기 셋 초전도 루프에 유도 결합되는 것인, 쌍안정 루프를 제공하는 단계;
상기 셋 초전도 루프의 제1 쌍안정 전류 및 상기 리셋 초전도 루프의 제2 쌍안정 전류를 생성하기 위하여 상기 쌍안정 루프를 바이어싱하는 단계;
상기 셋 입력 상에 포지티브 단자속양자(SFQ) 펄스를 제공하는 단계; 및
셋 상태에 있는 상기 래치 시스템을 나타내는 상기 출력 부분의 상기 포지티브 SFQ 펄스에 응답하여, SFQ 전류를 생성하는 단계
를 포함하는, 초전도 래치 시스템의 상태를 제어하기 위한 방법. - 제18항에 있어서,
상기 셋 입력 상의 네거티브 SFQ 펄스를 제공하는 단계;
상기 네거티브 SFQ 펄스에 응답하여, 상기 제1 쌍안정 전류의 극성을 반전시키는 단계; 및
상기 제1 쌍안정 전류의 극성의 반전에 응답하여, 상기 제2 쌍안정 전류의 극성을 반전시키는 단계
를 더 포함하는, 초전도 래치 시스템의 상태를 제어하기 위한 방법. - 제19항에 있어서,
상기 리셋 입력 상에 포지티브 SFQ 펄스를 제공하는 단계;
리셋 상태인 상기 래치 시스템을 나타내는 상기 출력 부분의 상기 포지티브 SFQ 펄스에 응답하여, 상기 SFQ 전류를 제거하는 단계;
상기 리셋 입력 상에 네거티브 SFQ 펄스를 제공하는 단계;
상기 네거티브 SFQ 펄스에 응답하여, 상기 제2 쌍안정 전류의 극성을 반전시키는 단계; 및
상기 제2 쌍안정 전류의 극성의 반전에 응답하여, 상기 제1 쌍안정 전류의 극성을 반전시키는 단계
를 더 포함하는, 초전도 래치 시스템의 상태를 제어하기 위한 방법.
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