CN110235368A - 基于超导电路的器件和方法 - Google Patents

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CN110235368A CN201880009514.XA CN201880009514A CN110235368A CN 110235368 A CN110235368 A CN 110235368A CN 201880009514 A CN201880009514 A CN 201880009514A CN 110235368 A CN110235368 A CN 110235368A
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Abstract

提供了基于超导电路的器件和方法，包括基于互惠量子逻辑(RGL)的器件和方法。在一个示例中，提供了一种器件，包括输出端子、用于接收第一脉冲集的第一输入端子、以及用于接收第二脉冲集的第二输入端子。第一部分可以被配置为传递在第一输入端子或者第二输入端子中的任一个处在单个时钟周期期间接收到的单脉冲，但是不传递在第一输入端子和第二输入端子处在单个时钟周期期间接收到的两个或更多个正脉冲。耦合到第一部分的第二部分可以被配置为响应于单脉冲，在输出端子处提供正脉冲之后的单个时钟周期的预定一部分之后生成负脉冲。

Description

基于超导电路的器件和方法
背景技术
在电子设备中使用的基于半导体的集成电路(诸如数字处理器)包括基于互补金属氧化物半导体(CMOS)技术的数字电路。然而，CMOS技术在器件大小方面到达其限制。另外，由基于CMOS技术的数字电路造成的高时钟速度处的功耗已经日益变为高性能数字电路和系统中的限制因素。
作为示例，数据中心中的服务器日益地消耗大量的功率。功率消耗部分地是甚至当CMOS电路非激活时来自能量的耗散的功率损失的结果。这是因为甚至当这样的电路非激活并且不消耗任何动态功率时，其仍然由于维持CMOS晶体管的状态的需要而消耗功率。另外，由于CMOS电路使用DC电压而供电，因而甚至当CMOS电路非激活时存在一定量的电流泄露。因此，甚至当这样的电路未处理信息时，一定的功率量总是不仅由于维持CMOS晶体管的状态的要求而且由于电流泄露而消耗。
基于CMOS技术的处理器和相关部件的使用的备选方法是基于超导电路的器件的使用。
发明内容
在一个示例中，本公开涉及一种器件，包括输出端子、用于接收第一脉冲集的第一输入端子、以及用于接收第二脉冲集的第二输入端子。第一部分可以被配置为传递在第一输入端子或者第二输入端子中的任一个处在单个时钟周期期间接收到的单脉冲，但是不传递在第一输入端子和第二输入端子处在单个时钟周期期间接收到的两个或更多个正脉冲。耦合到第一部分的第二部分可以被配置为响应于单脉冲，在输出端子处提供正脉冲之后的单个时钟周期的预定一部分之后生成负脉冲。
在另一方面中，本公开涉及一种操作器件的方法，该器件包括用于接收第一脉冲集的第一输入端子、用于接收第二脉冲集的第二输入端子、以及输出端子。该方法可以包括：传递在第一输入端子或者第二输入端子中的任一个处在单个时钟周期期间接收到的单脉冲，但是不传递在第一输入端子或者第二输入端子处在单个时钟周期期间接收到的两个或更多个正脉冲。该方法还可以包括：响应于单脉冲，在输出端子处提供正脉冲之后的单个时钟周期的预定一部分之后生成负脉冲。
在另一方面中，本公开涉及一种异OR(XOR)逻辑门，包括：输出端子、用于接收第一脉冲集的第一输入端子、以及用于接收第二脉冲集的第二输入端子。该XOR逻辑门还可以包括无动力级，包括：(1)第一无动力约瑟夫逊结，其耦合在第一输入端子与第二端子之间；以及(2)第二无动力约瑟夫逊结，其耦合在第一输入端子与第二端子之间，其中无动力级可以被配置为传递在第一方向中行进的脉冲，其中第一方向包括来自第一输入端子或者第二输入端子中的任一个的任何脉冲朝向输出端子的行进方向，并且阻止在与第一方向相反的第二方向中行进的脉冲。该XOR逻辑门还可以包括在第二端子与第三端子之间耦合的中央结，其中中央结可以被配置为传递在单个时钟周期期间接收到的单脉冲，但是阻止在单个时钟周期期间接收到的两个或更多个脉冲。该XOR逻辑门还可以包括在第三端子与输出端子之间耦合的约瑟夫逊传输线(JTL)网络，其中JTL网络可以被配置为在输出端子处提供正脉冲之后的单个时钟周期的预定一部分之后生成负脉冲。
提供本发明内容以引入以在详细描述中下面进一步描述的简化形式的概念的选择。本发明内容不旨标识要求保护的主题的关键特征或基本特征，其也不旨在被用于要求保护的主题的范围。
附图说明
本公开内容通过示例图示并且未由附图限制，其中相同附图标记指示类似元素。附图中的元素出于简单和清晰而图示并且不必按比例绘制。
图1示出了根据一个示例的超导器件的示图；
图2示出了对应于图1的超导器件的示例超导电路；
图3示出了根据一个示例的与超导电路相关联的波形；
图4示出了根据一个示例的超导器件的示图；
图5示出了根据一个示例的超导器件的示图；
图6示出了根据一个示例的超导器件的示图；
图7示出了根据一个示例的超导器件的示图；以及
图8示出了根据一个示例的与图7的超导器件相关联的波形。
具体实施方式
本公开中所描述的示例涉及基于超导电路的器件。本公开中所描述的某些示例涉及基于互惠量子逻辑(RGL)的器件。基于这样的基于RQL的器件可以包括RQL电路，其可以充当低功率超导体逻辑电路。与CMOS晶体管不同，RQL电路是使用基于约瑟夫逊结的器件的超导体电路。示例性约瑟夫逊结可以包括经由阻碍电流的区域耦合的两个超导体。阻碍电流的区域可以是超导体自身、金属区域或者薄绝缘势垒的物理变窄。作为示例，超导体-绝缘体-超导体(SIS)类型的约瑟夫逊结可以被实现为RQL电路的一部分。作为示例，超导体是在缺少电场的情况下可以携带直流电流(DC)的材料。这样的材料具有几乎零电阻。超导体的示例是铌，其具有9.3开尔文的临界温度(Tc)。在低于Tc的温度处，铌是超导的；然而，在高于Tc的温度处，其表现为具有电阻的正常金属。因此，在SIS类型的约瑟夫逊结中，超导体可以是铌超导体并且绝缘体可以是Al2O3势垒。在SIS类型的结中，当波函数隧道通过势垒时，改变两个超导体中的时间中的相位差创建两个超导体之间的电势差。在超导电路中，在一个示例中，SIS类型的结可以是超导回路的一部分。当两个超导体之间的电势差在相位变化的一个周期期间相对于时间被积分时，通过回路的磁通量改变磁通量的单量子的整数倍。与磁通量的单量子相关联的电压脉冲被称为单磁通量(SFQ)脉冲。作为示例，过阻尼约瑟夫逊结可以创建个体单磁通量(SFQ)脉冲。在RQL电路中，每个约瑟夫逊结可以是一个或多个超导回路的一部分。跨结的相位差可以通过被施加到回路的磁通量来调制。
包括传输线的各种RQL电路可以通过根据需要由电感器或者其他部件耦合多个约瑟夫逊结形成。SFQ脉冲可以在至少一个时钟的控制下经由这些传输线行进。SFQ脉冲可以是正或负的。作为示例，当正弦偏置电流被供应到结时，那么正脉冲和负脉冲二者可以在传输线上在相反时钟相位期间向右行进。由于缺少偏压电阻器，因而RQL电路可以有利地具有零静态功耗。另外，RQL电路可以使用交流(AC)电源来供电，从而消除地面返回电流。AC电源还可以充当用于RQL电路的稳定的时钟参考信号。在一个示例中，数字数据可以使用一对正和负(往复的)SFQ脉冲来编码。作为示例，逻辑1位可以被编码为在正弦时钟的正和负相位中生成的SFQ脉冲的往复对。逻辑0位可以传递在时钟周期期间在缺少正/负脉冲对的情况下被编码。正SFQ脉冲可以在时钟的正部分期间到达，然而负脉冲可以在时钟的负部分期间到达。示例性RQL电路的构建块可以包括各种类型的逻辑门。本公开中所描述的示例性逻辑门包括异OR(XOR)逻辑门和逆变器。
在一个示例中，逻辑门可以包括：(1)两个输入约瑟夫逊传输线(JTL)和无动力级(两个无动力JJ)，其传递从输入到输出的脉冲，但是其阻止向后行进的脉冲；(2)中央结，其将单输入脉冲传递到输出，但是拒绝这两个输入上的输入脉冲；以及(3)终止于接地的输出上的辅助约瑟夫逊传输线(JTL)，其在正脉冲之后的输出一半时钟周期上生成负脉冲。辅助JTL可以每时钟周期重置逻辑门。输出JTL时钟相位可以相对于输入JTL时钟相位延迟以创建用于输入脉冲到达的允许时间窗口。用于异OR(XOR)逻辑门的部件的该布置可以不要求物理上大的高效门变压器。另外，逻辑门要求比常规XOR逻辑门更少的约瑟夫逊结。这可以有利地允许基于超导电路的器件的较高密度制造。另外，由于与两个级(AND/OR门跟随有AanB门)相反，XOR操作可以使用单个级完成，因而XOR操作可以有利地在比这样的先验方案更短的时间量中被完成。
在下文所描述的示例中的每一个中，交流(AC)时钟可以根据需要向要求功率的约瑟夫逊结提供功率，该约瑟夫逊结包括约瑟夫逊传输线(JTL)。两个AC时钟信号可以被用于提供二相时钟或者四相时钟。在一个示例中，交叉线变压器(未示出)可以被用于根据两个AC时钟产生四相时钟。例如，通过以盘绕或反盘绕方式将时钟线耦合到相应超导电路的门中的约瑟夫逊结，可以得到时钟的四个相位。时钟的四个相位可以向单通量量子(SFQ)脉冲提供方向性。因此，作为示例，相对于四相时钟，正脉冲可以经受从一个相位到下一个的时钟的上升沿并且在一个延迟周期之后到达输出，并且负脉冲可以跟随有半个分离周期。作为示例，相对于超导器件或者电路的示例中的一些示例如下文所描述的，器件的一个部分可以接收在相位方面落后于由另一部分接收到的AC时钟的AC时钟。示例相位差可以是90度。两个AC时钟之间的相位差的范围可以是0度到135度。
图1示出了根据一个示例的超导器件100的示图。超导器件100可以提供根据一个示例的与异OR(XOR)逻辑门相关联的功能。超导器件100还可以提供根据另一示例的与逆变器相关联的功能。在一个示例中，超导器件100可以处理两个输入以生成输出。作为该示例的一部分，超导器件100可以实现异OR门功能。在一个示例中，异OR功能可以涉及如果这两个输入具有相同值，则产生逻辑0，并且当一个输入具有与另一输入不同的值时，产生逻辑1输出。在该示例中，输入ai可以经由约瑟夫逊传输线(JTL)102接收，并且另一输入bi可以经由约瑟夫逊线(JTL)104接收。超导器件100可以包括第一部分110和第二部分120，如图1中所示。第一部分110可以包括在端子T1与T3之间耦合的无动力约瑟夫逊结(JJ)112。第一部分110还可以包括在端子T2与端子T3之间耦合的无动力JJ 114。第一部分110还可以包括在端子T3与端子T4之间耦合的中央结116。中央结116可以包括由第一AC时钟信号供电的约瑟夫逊结。第二部分120可以包括JTL网络，包括作为在端子T4与端子T5之间耦合的JTL 122，其中端子T5可以提供输出值xo。在该示例中，作为JTL网络的一部分，另一JTL(JTL 124)可以在端子T5与接地之间耦合。第二部分120的各种部件中的约瑟夫逊结可以使用第二AC时钟信号来供电，其中第二AC时钟信号可以相对于第一AC时钟信号(用于对第一部分110中的部件进行供电)的相位在相位上延迟90度。两个时钟之间的相位差可以在0度到135度的范围内。在操作方面，包括量子脉冲(诸如单通量量子(SFQ)脉冲)的输入信号可以被接收作为输入(例如，ai和/或bi)。在一个示例中，第一部分110可以被配置为传递在输入处起源的单个正脉冲，但是拒绝在相同时钟周期中起源的两个正脉冲。另外，第一部分112可以提供两个输入ai与bi之间的隔离。第二部分120可以被配置为在正输出脉冲之后半时钟周期生成负输出脉冲。第二部分120还可以被配置为重置超导器件100。另外，第二部分120可以提供隔离和增益。虽然图1示出了以某种方式布置的超导器件100的特定数目的部件，但是可以存在不同地布置的更多或更少数目的部件。
图2示出了对应于图1的超导器件100的示例超导电路200。超导电路200可以提供根据一个示例的与异OR(XOR)逻辑门相关联的功能。超导电路200还可以提供根据另一示例的与逆变器相关联的功能。图2中所示的示例不包括前部分的输入处的两个JTL。超导电路200可以包括：第一部分210，其可以对应于图1的第一部分110；以及第二部分240，其可以对应于图1的第二部分120。第一部分210还可以包括在端子T1与T6之间耦合的电感器212。第一输入(ai)可以经由端子T1被接收。超导电路200还可以包括在端子T2与端子T7之间耦合的另一电感器218。第二输入(bi)还可以经由端子T2被接收。超导电路200还可以包括在端子T6与接地之间耦合的约瑟夫逊结(JJ)214。超导电路200还可以包括在端子T7与接地之间耦合的JJ 220。第一部分210还可以包括在端子T6与端子T3之间耦合的电感器216。第一部分210还可以包括在端子T7与端子T3之间耦合的电感器222。第一部分210还可以包括中央结224。中央结224可以包括由第一AC时钟信号供电的约瑟夫逊结。第二部分240可以包括在端子T4与端子T8之间耦合的电感器。第二部分240还可以包括在端子T4与接地之间耦合的JJ 242。第二部分240可以包括耦合到接收AC/DC偏置的电感器和端子T8，如图2中所示。第二部分240还可以包括在端子T8与端子T5之间耦合的电感器248。端子T5可以提供超导电路200的输出(xo)。第二部分240还可以包括在端子T5与接地之间耦合的JJ 250。第二部分240还可以包括在端子T5与接地之间耦合的JJ 252。第二部分240还可以包括与端子T5和端子T9耦合的电感器254。第二部分240还可以包括耦合到接收AC/DC偏置的电感器256和端子T9。第二部分240还可以包括在端子T9与T10之间的电感器258，如图2中所示。第二部分240还可以包括在端子T10与接地之间耦合的JJ 260。第二部分240还可以包括在端子T10与接地之间耦合的电感器262。第二部分240的各种部件中的约瑟夫逊结可以使用第二AC时钟信号供电，其中第二AC时钟信号可以相对于第一AC时钟信号(用于对第一部分210中的中央结进行供电)的相位在相位上延迟90度。两个时钟之间的相位差可以在0度到135度的范围内。虽然图2示出了以某种方式布置的超导电路200的特定数目的部件，但是可以存在不同地布置的更多或更少数目的部件。
图3示出了根据一个示例的与超导电路200相关联的波形300。这些波形表示相对于基于由超导电路200接收到的输入和时钟信号的时间的超导相位幅度的改变，其中超导相位幅度是伴随电压波形的时间积分。如先前所讨论的，第一AC时钟信号(被标记为图3中的输入部AC时钟)可以被用于对超导电路200的第一部分中的部件进行供电，并且第二AC时钟信号(被标记为图3中的输出部AC时钟)可以被用于对超导电路200的第二部分中的部件进行供电。第二AC时钟信号被示出为在相位上延迟四分之一周期或90度。波形320和322对应于输入(ai和bi)并且因此分别表示图2的超导电路200的端子T6和T7处的相位幅度。波形314表示中央结224(在图2的超导电路200的端子T4处)的相位幅度。波形312表示图2的超导电路200的端子T8处的相位幅度。波形310对应于超导电路200的输出(xo)。如图3中所示，当这两个输入具有高值时，中央结224取消两个高值，并且端子T8处的相位(由波形312表示的)不足以触发第二部分240中的约瑟夫逊结中的任一个并且因此输出值保持低。另一方面，当输入ai是高但是输入bi是低时(如分别经由波形322和320所示)，中央结224将输入传递到第二部分240(如由端子T8处的波形312的高值表示的)。这进而触发第二部分240中的约瑟夫逊结，使得输出xo变高(如经由波形310所示)。在下一时钟周期期间，当输入ai和bi二者再次高时，输出示出如下。以这种方式，超导电路200和包含该电路的器件提供与异OR逻辑门相关联的功能。虽然图3示出了在相位上分离90度的两个部分时钟，但是其可以在相位上接近一起(例如，0度)或者在相位上进一步分开(例如，135度)。另外，其他部件可以被添加到超导电路200，并且那可以导致波形的某些改变而不脱离XOR逻辑门或者逆变器的一般功能。
图4示出了根据一个示例的超导器件400的示图。超导器件400可以提供根据一个示例的与异OR(XOR)逻辑门相关联的功能。超导器件400还可以提供根据另一示例的与逆变器相关联的功能。在一个示例中，超导器件400可以处理两个输入以生成输出。作为该示例的一部分，超导器件400可以实现异OR门功能。除超导器件400可以不包括第二部分120之外，超导器件400类似于图1的超导器件100。相反，如在图4中所示，可以使用电感器420。在该示例中，可以经由约瑟夫逊传输线(JTL)402接收输入ai，并且可以经由约瑟夫逊线(JTL)404接收另一输入bi。超导器件400可以包括第一部分410和电感器420。第一部分410可以包括在端子T1与T3之间耦合的无动力约瑟夫逊结(JJ)412。第一部分410还可以包括在端子T2与端子T3之间耦合的无动力JJ 414。第一部分410还可以包括在端子T3与端子T4之间耦合的中央结416。电感器420可以在端子T4与接地之间耦合。输出xo可以经由端子T4提供，如在图4中所示。电感器420的使用可以减少对于形成超导器件所要求的部件。虽然图4示出了以某种方式布置的超导器件400的特定数目的部件，但是可以存在不同地布置的更多或更少数目的部件。除第二部分240可以由电感器420替换之外，超导器件400可以包括类似于超导电路200的电路部件。在操作方面，超导器件400可以执行关于超导器件100与先前所描述的相同的功能。
图5示出了根据一个示例的超导器件500的示图。超导器件500可以提供根据一个示例的与异OR(XOR)逻辑门相关联的功能。超导器件500还可以提供根据另一示例的与逆变器相关联的功能。在一个示例中，超导器件500可以处理两个输入以生成输出。作为该示例的一部分，超导器件500可以实现异OR门功能。除了第一部分可以具有不同的部件之外，超导器件500类似于图1的超导器件100。在该示例中，可以经由约瑟夫逊传输线(JTL)502接收输入ai，并且可以经由约瑟夫逊线(JTL)504接收另一输入bi。超导器件500可以包括第一部分510和第二部分520。第一部分510还可以包括在端子T1与T3之间耦合的电感器512。第一部分510还可以包括在端子T2与端子T3之间耦合的电感器514。第一部分510还可以包括在端子T3与端子T4之间耦合的中央结516。第二部分520可以包括在端子T4与端子T5之间耦合的JTL 522，其中端子T5可以提供输出值xo。另一JTL(JTL 524)可以在端子T5与接地之间耦合。在操作方面，包括量子脉冲(诸如单通量量子(SFQ)脉冲)的输入信号可以被接收作为输入(例如，ai和/或bi)。输出(xo)可以经由端子T5提供。第二部分520的各种部件中的约瑟夫逊结可以使用第二AC时钟信号来供电，其中第二AC时钟信号可以相对于第一AC时钟信号(被用于对第一部分510中的中央结进行供电)的相位在相位上延迟90度。两个时钟之间的相位差可以在0度到135度的范围内。虽然图5示出了以某种方式布置的超导器件500的特定数目的部件，但是可以存在不同地布置的更多或更少数目的部件。除了第一部分510(而不是无动力JJ)可以具有不同的部件(例如，电感器512和514)之外，超导器件500可以包括类似于超导电路100的电路部件。在操作方面，超导器件500可以执行关于超导器件100与先前所描述的相同的功能。
图6示出了根据一个示例的超导器件600的示图。超导器件600可以提供根据一个示例的与异OR(XOR)逻辑门相关联的功能。超导器件600还可以提供根据另一示例的与逆变器相关联的功能。在一个示例中，超导器件600可以处理两个输入以生成输出。作为该示例的一部分，超导器件600可以实现异OR门功能。除了第一部分和第二部分可以具有不同的部件之外，超导器件600类似于图1的超导器件100。在该示例中，可以经由约瑟夫逊传输线(JTL)602接收输入ai，并且可以经由约瑟夫逊线(JTL)604接收另一输入bi。超导器件600可以包括第一部分610和电感器620。第一部分610还可以包括在端子T1与T3之间耦合的电感器612。第一部分610还可以包括在端子T2与端子T3之间耦合的电感器614。第一部分610还可以包括在端子T3与端子T4之间耦合的中央结616。电感器620可以在端子T4与接地之间耦合。输出xo可以经由端子T4提供，如在图6中所示。电感器612、614和620的使用可以减少对于形成超导器件所要求的部件。在操作方面，包括量子脉冲(诸如单通量量子(SFQ)脉冲)的输入信号可以被接收作为输入(例如，ai和/或bi)。输出(xo)可以经由端子T4提供。虽然图6示出了以某种方式布置的存储器系统600的特定数目的部件，但是可以存在不同地布置的更多或更少数目的部件。在操作方面，超导器件600可以执行关于超导器件100与先前所描述的相同的功能。
图7示出了根据一个示例的超导器件700的示图。超导器件700可以提供根据另一示例的与逆变器相关联的功能。在一个示例中，超导器件700可以处理两个输入以生成输出，其中一个输入可以从耦合到端子T1的脉冲发生器被接收，并且另一输入(ai)可以是需要反向的输入。在该示例中，脉冲发生器输出可以经由约瑟夫逊传输线(JTL)702接收，并且另一输入(bi)可以经由约瑟夫逊线(JTL)704接收。超导器件700可以包括第一部分710和第二部分720，如图7中所示。第一部分710可以包括在端子T3与T5之间耦合的无动力约瑟夫逊结(JJ)712。第一部分710还可以包括在端子T4与端子T5之间耦合的无动力JJ 714。第一部分710还可以包括在端子T5与端子T6之间耦合的中央结716。中央结716可以包括由第一AC时钟信号供电的约瑟夫逊结。第二部分720可以包括在端子T6与端子T7之间耦合的JTL722，其中端子T7可以提供输出值ao。另一JTL(JTL724)可以在端子T7与接地之间耦合。第二部分720的各种部件中的约瑟夫逊结可以使用第二AC时钟信号来供电，其中第二AC时钟信号可以相对于第一AC时钟信号(用于对第一部分710中的部件进行供电)的相位在相位上延迟90度。两个时钟之间的相位差可以在0度到135度的范围内。在操作方面，包括量子脉冲(单通量量子(SFQ)脉冲)的输入信号可以被接收作为输入(例如，ai)，并且包括量子脉冲的另一输入信号可以从脉冲发生器被接收。在一个示例中，第一部分710可以被配置为传递在输入处起源的单个正脉冲，但是拒绝在相同时钟周期中起源的两个正脉冲。另外，第一部分710可以提供两个输入ai与来自脉冲发生器的脉冲之间的隔离。第二部分720可以被配置为在正输出脉冲之后半时钟周期生成负输出脉冲。第二部分720还可以被配置为重置超导器件700。另外，第二部分720可以提供隔离和增益。虽然图7示出了以某种方式布置的存储器系统700的特定数目的部件，但是可以存在不同地布置的更多或更少数目的部件。超导器件700可以以类似的方式实现，如图2中所示。
图8示出了对应于超导器件700(被配置为逆变器)的操作的波形800。由脉冲发生器生成的端子T1处的波形对应于逻辑“一”的序列。由波形804表示的输入(ai)可以包括一系列脉冲编码信息。当由超导器件700处理时，输入(ai)与从脉冲发生器(图7中所示)的脉冲组合可以生成由波形806表示的输出(ao)。在该示例中，跟随有负脉冲的正脉冲可以表示信息位。相对于图7所描述的第一AC时钟信号可以具有与输入部时钟类似的波形(例如，图3的波形302)，并且相对于图7所描述的第二AC时钟信号可以具有与输出部时钟类似的波形(例如，图3的波形304)。总之，第二AC时钟信号可以在相位上延迟四分之一周期或90度，如图3中所示。在该示例中，虽然两个部分时钟在相位上分离90度，但是其可以在相位上接近一起(例如，0度)或者在相位上进一步分开(例如，135度)。
总之，在一个示例中，本公开涉及一种器件，包括输出端子、用于接收第一脉冲集的第一输入端子、以及用于接收第二脉冲集的第二输入端子。第一部分可以被配置为传递在第一输入端子或者第二输入端子中的任一个处在单个时钟周期期间接收到的单脉冲，但是不传递在第一输入端子和第二输入端子处在单个时钟周期期间接收到的两个或更多个正脉冲。耦合到第一部分的第二部分可以被配置为响应于单脉冲，在输出端子处提供正脉冲之后的单个时钟周期的预定以部分之后生成负脉冲。器件可以被配置为操作作为异OR逻辑门或者逆变器之一。
该第一部分还可以包括无动力级，包括：(1)第一无动力约瑟夫逊结，其耦合在第一输入端子与第二端子之间；以及(2)第二无动力约瑟夫逊结，其耦合在第一输入端子与第二端子之间，其中无动力级被配置为传递在第一方向中行进的脉冲，其中第一方向包括来自第一输入端子或者第二输入端子中的任一个的任何脉冲朝向输出端子的行进方向，并且阻止在与第一方向相反的第二方向中行进的脉冲。该第一部分还可以包括在第二端子与第三端子之间耦合的中央结，其中中央结被配置为传递在单个时钟周期期间接收到的单脉冲，但是阻止在单个时钟周期期间接收到的两个或更多个脉冲。在另一示例中，第一部分可以包括第一级，包括：(1)第一电感器，其耦合在所述第一输入端子与第二端子之间；以及(2)第二电感器，其耦合在所述第一输入端子与所述第二端子之间。
第二部分可以包括在第三端子与输出端子之间耦合的约瑟夫逊传输线(JTL)网络，其中JTL网络被配置为在输出端子处提供正脉冲之后的单个时钟周期的预定一部分之后生成负脉冲。单个时钟周期的预定部分包括单个时钟周期的一半。第二部分还可以包括在输出端子与接地端子之间耦合的电感器。JTL网络可以被配置为经由接地的连接生成负脉冲。中央结和JTL网络可以被配置为从交流(AC)时钟接收偏置电流。第一脉冲集和第二脉冲集中的每一个包括单通量量子(SFQ)脉冲，并且其中SFQ脉冲中的每一个包括正SFQ脉冲或负SFQ脉冲之一。
在另一方面中，本公开涉及一种操作器件的方法，该器件包括：用于接收第一脉冲集的第一输入端子、用于接收第二脉冲集的第二输入端子、以及输出端子。该方法可以包括：传递在第一输入端子或者第二输入端子中的任一个处在单个时钟周期期间接收到的单脉冲，但是不传递在第一输入端子或者第二输入端子处在单个时钟周期期间接收到的两个或更多个正脉冲。该方法还可以包括：响应于单脉冲，在输出端子处提供正脉冲之后的单个时钟周期的预定以部分之后生成负脉冲。
该方法还可以包括传递在第一方向中行进的脉冲，其中第一方向包括来自第一输入端子或者第二输入端子中的任一个的任何脉冲朝向输出端子的行进方向，并且阻止在与第一方向相反的第二方向中行进的脉冲。单个时钟周期的预定部分可以包括单个时钟周期的一半。
在另一方面中，本公开涉及一种异OR(XOR)逻辑门，包括：输出端子、用于接收第一脉冲集的第一输入端子、以及用于接收第二脉冲集的第二输入端子。该XOR逻辑门还可以包括无动力级，包括：(1)第一无动力约瑟夫逊结，其耦合在第一输入端子与第二端子之间；以及(2)第二无动力约瑟夫逊结，其耦合在第一输入端子与第二端子之间，其中无动力级可以被配置为传递在第一方向中行进的脉冲，其中第一方向包括来自第一输入端子或者第二输入端子中的任一个的任何脉冲朝向输出端子的行进方向，并且阻止在与第一方向相反的第二方向上行进的脉冲。该XOR逻辑门还可以包括在第二端子与第三端子之间耦合的中央结，其中中央结可以被配置为传递在单个时钟周期期间接收到的单脉冲，但是阻止在单个时钟周期期间接收到的两个或更多个脉冲。该XOR逻辑门还可以包括在第三端子与输出端子之间耦合的约瑟夫逊传输线(JTL)网络，其中JTL网络可以被配置为在输出端子处提供正脉冲之后的单个时钟周期的预定一部分之后生成负脉冲。
单个时钟周期的预定部分可以包括单个时钟周期的一半。第一脉冲集和第二脉冲集中的每一个可以包括单通量量子(SFQ)脉冲，并且SFQ脉冲中的每一个可以包括正SFQ脉冲或负SFQ脉冲之一。JTL网络可以被配置为经由接地的连接生成负脉冲。中央结和JTL网络中的每一个可以被配置为从交流(AC)时钟接收偏置电流。
将理解到，在此所描述的方法、模块和部件仅是示例性的。备选地或者附加地，可以至少部分地通过一个或多个硬件部件执行在此所描述的功能。在抽象但是仍然明确的意义上，实现相同功能的部件的任何布置有效地“关联”，使得实现期望的功能。因此，在本文中被组合为实现特定功能的任何两个部件可以被看作彼此“相关联”，使得期望的功能被实现，而不管架构或者中间部件。同样地，这样相关联的任何两个部件还可以被视为“可操作地连接”、或者“耦合”到彼此以实现期望的功能。
此外，本领域的技术人员将认识到，上文所描述的操作的功能之间的边界仅是说明性的。多个操作的功能可以被组合为单个操作，和/或单个操作的功能可以被分布在附加操作中。另外，备选实施例可以包括特定操作的多个实例，并且操作的次序可以在各种其他实施例中改变。
虽然本公开提供特定示例，但是在不脱离如下面权利要求中阐述的本公开的范围的情况下，可以做出各种修改和改变。因此，说明书和附图将以说明性而不是限制性意义理解，并且所有这样的修改旨在被包括在本公开的范围内。相对于特定示例在本文中所描述的任何益处、优点或者问题的方案不旨在被解释为任何或全部权利要求的关键的、要求的或基本的特征或元素。
此外，如在此所使用的术语“一”或“一种”被定义为一个或超过一个。而且，权利要求中的介绍性短语(诸如“至少一个”和“一个或多个”)的使用不应当被解释为隐含通过不定冠词“一”或“一种”介绍另一权利要求元素将包含这样的介绍的权利要求元素的任何特定权利要求限于包含仅一个这样的元素的发明，即使当相同权利要求包括介绍性短语“一个或多个”或“至少一个”和不定冠词“一”或“一种”时。同样适用于定冠词的使用。
除非另外说明，否则诸如“第一”和“第二”的术语被用于在这样的术语描述的元素之间进行任意区分。因此，这些术语不必旨在指示这样的元素的时态或者其他优先化。

Claims (15)

1.一种器件，包括：
输出端子；
第一输入端子，其用于接收第一脉冲集；
第二输入端子，其用于接收第二脉冲集；
第一部分，其被配置为传递在所述第一输入端子或者所述第二输入端子中的任一个处在单个时钟周期期间接收到的单脉冲，但是不传递在所述第一输入端子和所述第二输入端子处在单个时钟周期期间接收到的两个或更多个正脉冲；以及
第二部分，其被耦合到所述第一部分，其中所述第二部分被配置为响应于所述单脉冲，在所述输出端子处提供正脉冲之后的单个时钟周期的预定一部分之后生成负脉冲。
2.根据权利要求1所述的器件，其中所述第一部分包括无动力级，所述无动力级包括：(1)第一无动力约瑟夫逊结，其被耦合在所述第一输入端子与第二端子之间；以及(2)第二无动力约瑟夫逊结，其耦合在所述第一输入端子与所述第二端子之间，其中所述无动力级被配置为传递在第一方向中行进的脉冲，其中所述第一方向包括来自所述第一输入端子或者所述第二输入端子中的任一个的任何脉冲朝向所述输出端子的行进方向，并且阻止在与所述第一方向相反的第二方向中行进的脉冲。
3.根据权利要求2所述的器件，其中所述第一部分还包括被耦合在所述第二端子与第三端子之间的中央结，其中所述中央结被配置为传递在单个时钟周期期间接收到的单脉冲，但是阻止在单个时钟周期期间接收到的两个或更多个脉冲。
4.根据权利要求3所述的器件，其中所述第二部分包括被耦合在所述第三端子与所述输出端子之间的约瑟夫逊传输线(JTL)网络，其中所述JTL网络被配置为在所述输出端子处提供所述正脉冲之后的所述单个时钟周期的所述预定一部分之后生成所述负脉冲。
5.根据权利要求4所述的器件，其中所述单个时钟周期的所述预定一部分包括所述单个时钟周期的一半。
6.根据权利要求1所述的器件，其中所述第一脉冲集和所述第二脉冲集中的每一个包括单通量量子(SFQ)脉冲，并且其中所述SFQ脉冲的每一个包括正SFQ脉冲或负SFQ脉冲之一。
7.根据权利要求4所述的器件，其中所述JTL网络被配置为经由接地的连接生成所述负脉冲。
8.根据权利要求4所述的器件，其中所述中央结和所述JTL网络中的每一个被配置为从交流(AC)时钟接收偏置电流。
9.根据权利要求1所述的器件，其中所述器件被配置为操作为异OR逻辑门或者逆变器之一。
10.根据权利要求3所述的器件，其中所述第二部分包括被耦合在所述输出端子与接地端子之间的电感器。
11.根据权利要求1所述的器件，其中所述第一部分包括第一级，所述第一级包括：(1)第一电感器，其被耦合在所述第一输入端子与第二端子之间；以及(2)第二电感器，其被耦合在所述第一输入端子与所述第二端子之间。
12.根据权利要求11所述的器件，其中所述第二部分包括被耦合在所述输出端子与接地端子之间的电感器。
13.一种操作器件的方法，所述器件包括用于接收第一脉冲集的第一输入端子、用于接收第二脉冲集的第二输入端子、以及输出端子，所述方法包括：
传递在所述第一输入端子或者所述第二输入端子中的任一个处在单个时钟周期期间接收到的单脉冲，但是不传递在所述第一输入端子和所述第二输入端子处在单个时钟周期期间接收到的两个或更多个正脉冲；以及
响应于所述单脉冲，在所述输出端子处提供正脉冲之后的单个时钟周期的预定一部分之后生成负脉冲。
14.根据权利要求13所述的方法，还包括传递在第一方向中行进的脉冲，其中所述第一方向包括来自所述第一输入端子或者所述第二输入端子中的任一个的任何脉冲朝向所述输出端子的行进方向，并且阻止在与所述第一方向相反的第二方向中行进的脉冲。
15.根据权利要求13所述的方法，其中所述单个时钟周期的所述预定一部分包括所述单个时钟周期的一半。
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