KR101602624B1 - 지그비에서의 레이트대응값들의 최적의 조합을 구하기 위한 방법 및 이를 이용한 ｆｓｋ수신기 - Google Patents

지그비에서의 레이트대응값들의 최적의 조합을 구하기 위한 방법 및 이를 이용한 ｆｓｋ수신기 Download PDF

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Abstract

본 발명은 지그비에서의 레이트대응값들의 최적의 집합을 구하기 위한 방법 및 이를 이용한 FSK수신기에 관한 발명으로서, 보다 자세하게는 지그비신호에서 여러개의 멀티레이트를 나타내는 경우에 각각의 레이트를 나타내는 값들을 선택함에 있어서 향후 에러가 발생하더라도 문제가 최소한으로 발생하도록 최적의 조합을 구하는 방법 및 이를 이용한 수신기에 관한 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 FSK송수신 시스템은 전송하고자 하는 디지털데이터인 심볼값을 M개의 비트로 이루어진 칩값(Chip Value)으로 변환한 후, 상기 칩값을 RF신호로 변조하여 전송하는 송신단말기 및 상기 송신단말기로부터 RF신호를 수신받아 IF신호로 변환한 후, 상기 IF신호에서 제1제로크로싱포인트 및 제2제로크로싱포인트를 추출하고, 상기 추출된 제1제로크로싱포인트 및 제2제로크로싱포인트간의 시간을 이용하여 주파수의 주기를 추출한 후, 상기 주기를 이용하여 주파수를 추출한 후 경계주파수와 비교하여 디지털데이터인 칩값으로 복조한 후, 상기 칩값에 대응되는 심볼로 변환하는 수신단말기를 포함한다.

Description

지그비에서의 레이트대응값들의 최적의 조합을 구하기 위한 방법 및 이를 이용한 ＦＳＫ수신기{Method for obtaining an optimum set of value of rate in zigbee and method thereof}
본 발명은 지그비에서의 레이트대응값들의 최적의 집합을 구하기 위한 방법 및 이를 이용한 FSK수신기에 관한 발명으로서, 보다 자세하게는 지그비신호에서 여러개의 멀티레이트를 나타내는 경우에 각각의 레이트를 나타내는 값들을 선택함에 있어서 향후 에러가 발생하더라도 문제가 최소한으로 발생하도록 최적의 조합을 구하는 방법 및 이를 이용한 수신기에 관한 것이다.
FSK (Frequency Shift Keying, 주파수 편이변조, 이하 FSK)는 일정 진폭의 정현파의 주파수를 두 가지로 정하여 데이타가 1 혹은 0으로 변함에 따라 두 개의 주파수 중 할당된 주파수를 상대측에 보내는 변조 방식이다. 진폭 편이 방식(ASK)보다 에러에 강하고, 회로도 비교적 간단하기 때문에 데이터 전송에서 많이 사용된다. 이러한 FSK는 구성이 용이하고 비교적 원거리 전송에 강하여, PSTN에서 많이 이용된다. 주로 FSK는 비교적 저속(비동기식으로 200[BPS]이하)의 데이타 전송에 많이 이용된다.
디지털 신호(2진FSK일 경우 0과1, 4FSK일 경우 00,01,10,11등)에 대응하여 반송파의 주파수를 각각 다르게 하여 전송하는 변조방식이다. 다시 말하자면 디지털 데이터의 0과1에 대해 반송파의 주파수를 달리하는 방식으로, 중심주파수를 삽입한 고주파수와 저주파수 2개의 주파수에 2진수 1과0을 대응시켜 전송하는 방식이다.
도1은 FSK의 일 예를 도시한 도면이다. 도면에 도시된 바와 같이 이러한 주파수는 0과 1에 대응하여 변하지만 진폭은 항상 일정하다. 즉 FSK송신기는 비트 1은 높은 주파수로 0은 낮은 주파수에 대응시켜 변조(modulation)시킨다. 이렇게 변조된 전파를 출력신호로 전송하면, 이를 수신한 FSK수신기에서는 고주파수(기정해진 기준값 이상의 주파수)는 1에 대응하고, 저주파수(기정해진 기준값 이하의 주파수)는 0에 대응시키는 방법으로 주파수로부터 디지털데이터를 복조(demodulation)한다.
결과적으로 FSK 수신기에서는 상기 주파수에서 얼마나 정확하게 그리고 얼마나 간단하게 주파수로부터 디지털데이터로 복조하는가가 가장 중요하다. 이에 FSK 수신기에서는 다양한 방식의 복조방식이 존재하여왔다.
한편 제로크로싱(zero crossing, 이하 제로크로싱)이란 주로 전자회로에서 안정된 제어 및 사운드포지 프로그램등에서 많이 사용되는 개념이다. 즉 전자회로에서는 교류전압이 사인파형상을 하고 있는데 전압이 Ov를 지나가는 순간을 검출하여 이 지점에 온오프를 컨트롤하여 급격한 전류의 변화를 방지하기 위해서 사용된다. 또한 사운드포지 프로그램에서 특정 음향의 파형을 불러왔을때 시간의 축에 따라 음의 파형의 값이 양의 값과 음의 값을 오르내는 경우, 이때 음의 크기가 0 이 되는점을 제로크로싱이라고 하여, 편집시에 이 제로크로싱점에서 다른 제로크로싱점까지 자르게 되어 앞뒤에다 붙이는 용도로 사용된다.
이러한 신호를 송수신함에 있어서, 송수신기 간에는 서로 일정한 프로토콜이 있어서 이러한 프로토콜을 이용해서 변복조된 신호를 이용하여 의미있는 데이터로 활용한다. 문제는 해더부분에서 중요한 부분 특히 각 신호의 레이트를 나타내는 부분의 값이 하나의 비트라도 손상되었을 경우, 그 이후에 수신되는 모든 데이터의 해석이 제대로 될 수 없어서 사용할 수가 없어서 이러한 일부 비트의 손상시에도 계속해서 사용할 수 있는 방안이 필요하다.
본 발명에서는 지그비와 같은 데이터의 해더에서, 멀티레이트를 사용할 경우에 이러한 레이트를 나타내는 값이 일부가 손상되었더라도 해석할 수 있는 방법을 제공하는데 있다. 또한 이러한 해석시에 오차가 발생할 확률을 줄이기 위해서 각각의 레이트를 위해서 할당되는 기호를 최적의 조합으로 선택하기 위한 방안을 제공하고자 한다.
상기 목적을 달성하기 위한 본 발명에 따른
RF신호를 수신받아 IF신호로 변환하거나, IF신호를 RF신호로 변환하여 전송하는 기능을 수행하는 RF처리부;
디지털데이터인 칩값을 IF신호로 변환하는 변조부;
IF신호에서 제1제로크로싱포인트 및 제2제로크로싱포인트를 추출하고, 상기 추출된 제1제로크로싱포인트 및 제2제로크로싱포인트간의 시간을 이용하여 주파수의 주기를 추출한 후, 상기 주기를 이용하여 주파수를 추출한 후 경계주파수와 비교하여 디지털데이터인 칩값으로 복조하는 복조부 및
심볼값에 대응되는 최적의 칩값을 선택하여 칩값으로 변환하거나, 칩값으로부터 심볼값을 추출하는 심볼변환부를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 심볼은 지그비의 해더에서 레이트값을 나타내고, 상기 칩값은 상기 레이트값을 나타내는 비트값인 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 FSK수신기의 심볼변환 모듈장치는 RF신호를 디지털 데이터로 복조함에 따른 M개의 비트로 표현가능한 N개의 조합 중에서 두 개의 조합인 SV 및 SU을 추출하는 초기조합 추출부, 상기 SV과 SU의 두 조합간의 상관값을 추출하는 상관값 추출부, 상기 초기조합 추출부 및 상기 상관값 추출부의 실행을 상기 N개의 조합에 대하여 순차적으로 반복 수행하기 위한 반복부, 상기 추출된 상관값들 중에서 가장 작은 순으로 최소상관값을 추출하는 최소상관값 추출부, 상기 최소상관값에 대응되는 조합을 각각의 심볼에 대응되는 칩값으로 설정하는 칩값설정부를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 상관값 추출부는 상기 SV과 SU 에 포함된 비트 0값을 -1로 변환하는 전처리부, SV을 행열변환(Transform)하는 변환부, 상기 변환된 SV과 SU 을 곱하는 곱셈부 및 상기 곱셈단계에서 추출된 값을 배수 또는 절대값으로 처리한 처리값을 상기 SV과 SU의 두 조합간의 상관값으로 할당하는 상관값할당부를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 상관값 추출부는 상기 SV과 SU 에 포함된 각각의 같은 위치의 비트간 배타적 논리합(XOR) 연산을 수행하는 배타적논리합부, 상기 연산된 비트값에 부정(~)연산을 취하는 부정연산부, 상기 부정연산단계를 통해 취해진 값을 합산하는 합산부 및 상기 합산단계의 합산된 값을 상기 SV과 SU의 두 조합간의 상관값으로 할당하는 상관값할당부를 포함하는 것을 특징으로 한다.
그리고, 상기 목적을 달성하기 위한 본 발명에 따른 심볼에 대응되는 최적의 칩값을 구하는 방법은, 심볼에 대응되는 M개의 비트로 이루어진 칩값(Chip Value)를 추출하는 방법에 있어서, 상기 M개의 비트로 표현가능한 N개의 조합중에서 두개의 조합인 SV 및 SU을 추출하는 초기조합 추출단계, 상기 SV과 SU의 두 조합간의 상관값을 추출하는 상관값 추출단계, 상기 초기조합 추출단계 및 상기 상관값 추출단계를 상기 N개의 조합에 대하여 순차적으로 반복 수행하기 위한 반복단계, 상기 추출된 상관값들중에서 가장 작은 순으로 최소상관값을 추출하는 최소상관값 추출단계, 상기 최소상관값에 대응되는 조합을 각각의 심볼에 대응되는 칩값으로 설정하는 칩값설정단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 상관값 추출단계는 상기 SV과 SU 에 포함된 비트 0값을 -1로 변환하는 전처리 단계, SV을 행열변환(Transform)하는 변환단계, 상기 변환된 SV과 SU 을 곱하는 곱셈단계 및 상기 곱셈단계에서 추출된 값을 배수 또는 절대값으로 처리한 처리값을 상기 SV과 SU의 두 조합간의 상관값으로 할당하는 상관값할당단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 상관값 추출단계는 상기 SV과 SU 에 포함된 각각의 같은 위치의 비트간 배타적 논리합(XOR) 연산을 수행하는 배타적논리합단계, 상기 연산된 비트값에 부정(~)연산을 취하는 부정연산단계, 상기 부정연산단계를 통해 취해진 값을 합산하는 합산단계 및 상기 합산단계의 합산된 값을 상기 SV과 SU의 두 조합간의 상관값으로 할당하는 상관값할당단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 심볼은 지그비의 해더에서 레이트값을 나타내고 상기 칩값은 상기 레이트값을 나타내는 비트값인 것을 특징으로 한다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 지그비에서의 레이트대응값들의 최적의 조합을 구하기 위한 방법 및 이를 이용한 FSK수신기를 사용하면 레이트에 해당되는 일부 값이 손상되었더라도 해석할 수 있는 방법이 제공된다. 또한 이러한 해석시에 오차가 발생할 확률을 줄이기 위해서 각각의 레이트를 위해서 할당되는 기호를 최적의 조합으로 선택하기 위한 방안을 제공하고자 한다.
도1은 FSK의 일 예를 도시한 도면,
도2는 본 발명의 일 실시예에 따른 제로크로싱 기능을 이용한 FSK 수신기의 복조방법을 설명하기 위한 도면,
도3은 본 발명의 일 실시예에 따른 FSK수신기의 블럭도,
도4는 도3에 도시된 상관값 추출부를 일 실시예로 나타내기 위한 블럭도,
도5는 도3에 도시된 상관값 추출부를 다른 실시예로 나타내기 위한 블럭도,
도6은 본 발명의 설명을 위해서 데이터값의 일 예를 도시한 도면, 및
도7은 도3에 도시된 FSK 수신기의 동작과정을 일실시 예로 나타내는 순서도이다.
도2는 본 발명의 일 실시예에 따른 제로크로싱 기능을 이용한 FSK 수신기의 복조방법을 설명하기 위한 도면이다.
도면에 도시된 s(t)는 IF도메인 신호의 일 예이고, 상기 s(t)신호를 샘플링한 경우의 일 예가 도시되어 있다. 최초의 제로크로싱포인트는 tn이고, 그 다음에 다시 나타나는 제로크로싱포인트는 tn+1이다.
제로크로싱포인트는 각각의 샘플링시에 n번째 샘플링시에는 그 신호의 크기가 -였는데, n+1번째 샘플링에서의 그 신호의 크기가 +라면 제로크로싱포인트는 그 샘플링사이에 포함됨을 알 수 있다.
δn은 tn과 tn+1사이의 시간으로서, 이것이 s(t)신호의 첫번째 주기가 된다.
δn을 구하는 방법은 여러가지가 있으나 본 일 실시예에서는 상기 제로크로싱간의 샘플링개수를 이용한다. 우선 제1제로크로싱포인트와 제2제로크로싱포인트간의 샘플링개수를 산출한다. 도2의 경우에는 샘플링개수가 12개가 된다. 상기 샘플링개수에 한 샘플링단 시간인 단위샘플링시간을 곱셈하면 된다. 즉 Tclk*12가 δn가 된다.
이 후 상기 산출된 δn가 주기가 되므로, 이 값의 역수를 취하면 주파수 Fn이 산출된다. 이렇게 산출된 주파수 Fn을 경계주파수와 비교하여, 경계주파수보다 큰 고주파면 1로 복조하고, 경계주파수보다 작은 경우에는 0으로 복조한다.
도3은 본 발명의 일 실시예에 따른 FSK수신기의 블록도이다.
FSK수신기는 크게 RF처리부(110), 복조부(120), 제어부(130), 메모리부(140) 및 심볼변환부(150)를 포함한다. 물론 그 이외에도 많은 구성요소가 필요하나 본 발명의 실시예와 직접적인 관련이 없거나 또는 생략하여도 당업자가 본 발명을 이해하는데 문제가 없는 구성요소는 생략하였다.
우선 RF처리부(110)는 수신받은 RF신호를 수신받아 IF신호로 변환하는 기능을 수행한다.
복조부(120)는 상기 IF신호를 0 또는 1의 디지털데이터로 복조하는 기능을 수행하는데 본 발명에서는 특히 제로크로싱포인트를 검출하는 방식을 응용하여 복조하는 것이 특징이다. 상기 복조부(120)의 복조방식에 대해서는 도4에서 보다 더 자세히 후술한다.
메모리(140)는 상기 FSK신호의 송수신 제어를 위한 펌웨어 및 기타 필요한 데이터를 저장하는 기능을 수행한다.
제어부(130)는 상술한 RF처리부(110), 복조부(120) 및 그 외 FSK수신기의 기타 구성요소들을 전체적으로 제어하는 기능을 수행한다.
심볼변환부(150)는 심볼값에 대응되는 최적의 칩값을 선택하여 칩값으로 변환하거나, 칩값으로부터 심볼값을 추출하는 기능을 수행한다. 상기 심볼변환부(150)는 다시 초기조합추출부(151), 상관값추출부(153), 반복부(155), 최소상관값추출부(157) 및 칩값설정부(159)를 포함한다.
초기조합 추출부(151)는 M개의 비트로 표현가능한 N개의 조합중에서 두개의 조합인 SV 및 SU을 추출하는 기능을 수행한다.
상관값 추출부(153)는 상기 SV 및 SU의 두 조합간의 상관값을 추출하는 기능을 수행한다.
반복부(155)는 상기 초기조합 추출부(151) 및 상관값 추출부(153)가 모든 조합에 대해서 수행되도록 일정 조건에 만족할 때까지 반복하는 기능을 수행한다.
최소상관값추출부(157)는 상기 추출된 상관값들중에서 가장 작은 순으로 최소상관값들을 추출하는 기능을 수행한다.
칩값설정부(159)는 상기 추출된 최소상관값에 대응되는 조합을 각각의 심볼에 대응되는 칩값으로 설정하는 기능을 수행한다.
도4는 도3에 도시된 상관값 추출부(153)를 일 실시예로 나타내기 위한 블럭도이다. 도4에 단지 예로써 도시된 바와 같이, 상관값 추출부(153)는 연산 대상이 되는 SV 및 SU에 포함된 비트 0값을 -1로 변환하는 전처리부(153-1), SV의 조합을 행열변환(Transform)하는 변환부(153-2), 변환부(153-2)를 통해 변환된 SV의 조합과 SU로 특정되는 조합을 곱하는 곱셈부(153-3), 및 곱셈단계에서 추출된 값을 배수 또는 절대값으로 처리한 처리값을 SV 및 SU의 두 조합 간의 상관값으로 할당하는 상관값할당부(153-4)를 포함하는 구성으로 이루어진다.
도5는 도3에 도시된 상관값 추출부(153)를 다른 실시예로 나타내기 위한 블럭도이다. 도5에 단지 예로써 도시된 바와 같이, 상관값 추출부(153)는 비트간 배타적 논리합(XOR) 연산을 이용하는 방법으로도 구현이 가능하며, 이를 위한 구성으로는 SV 및 SU에 포함된 각각의 같은 위치의 비트 간 배타적 논리합(XOR) 연산을 수행하는 배타적논리합부(153-5), 배타적논리합부(153-5)를 통해 연산된 비트값에 부정(~) 연산을 취하는 부동연산부(153-6), 부정연산단계를 통해 취해진 값을 합산하는 합산부(153-7), 및 합산부(153-7)를 통해 합산된 값을 상기의 SV 및 SU의 두 조합 간의 상관값으로 할당하는 상관값할당부(153-8)를 포함한다.
상기의 도4 및 도5와 같이 이루어지는 것이 가능한 상관값 추출부(153)에서 이루어지는 구체적인 연산 과정은 아래의 도6을 통해 상술하기로 한다.
도6는 본 발명의 설명을 위해서 데이터값의 일 예를 도시한 도면이다. 각각의 4비트의 값들은 32개의 칩길이를 가진 Ck 에 대응되어 있다. 즉 15개의 값들을 표현하기 위해서 32개의 비트로 표현가능한 모든 경우의 수들 중에서 각각의 경우들간의 상관관계가 가장 적은 값들을 추출하여 대응시킨 것이다.
도6에 도시된 바와 같이 각각의 값들 즉 0부터 15의 값들에 대응되는 각각의 칩값들은 서로간의 유사도가 매우 적음을 알 수 있다. 즉 통신을 수행하는 발신기 및 수신기간에 칩값들로 송수신을 할 때 칩들중 어느 하나의 비트가 오류가 발생하더라고 이로 인해서 데이타심볼 즉 최종 얻고자 하는 데이터값이 다른 값으로 오해되는 경우는 매우 희박해진다.
이렇게 15개의 값을 표현하기 위해서 32비트를 사용한다고 할때, 32비트로 표현될 수 있는 방대한 조합들 중에서 서로간의 관련성이 가장 낮은 15개의 조합을 찾는 것이 쉽지 않다는 것이다.
우선 첫번째 칩값을 S0이라고 하고 마지막 칩값을 SN -1이라고 가정하자. 이 때 각각의 칩값에서 0은 -1로 치환한 후에 하기와 같이 모든 칩값에 대해서 상관값 CSm을 산출한다.
Figure 112010004559413-pat00001
상술한 식과 같이 상관값 CSm을 산출한 후에 가장 작은 순서대로 상관값 CSm을 추출한 후에, 이를 구성하는 SV 및 SU 를 이용하여 가장 적절한 조합을 산출하면 된다.
이렇게 되면 각각의 SV 및 SU 는 서로간의 상관값이 매우 낮게되어 최적이 조합이 되는 것이다.
상기 상관값을 구하는 방법을 다시 상술하자면 아래와 같다. 우선 상기 SV과 SU에 포함된 비트 0값을 -1로 변환한다. 그리고 나서 SV에 대해서 행열변환(Transform)을 수행한다. 그리고 나서 상기 변환된 SV과 SU 을 곱한다.
이후 곱셈단계에서 추출된 값에 제곱을 해준다. 여기서의 제곱은 -4나 +4 모두 상관관계에서는 동일한 상관도를 의미하기에 이를 맞추기 위해서 수행하는 것이다. 따라서 제곱대신에 절대값을 취해주는 방식 역시도 무방하다.
이렇게 추출된 값이 바로 SV과 SU의 두 조합간의 상관값이 되는 것이다. 이 과정을 모든 조합에 대해서 수행한다. 물론 동일한 조합간에는 할 필요가 없다.
이럴 경우 예를 들어 SV이 (1100)이고 SU이 (0011)이라면 두 조합간의 상관도는 0이 나오고 따라서 두 조합간에는 상관도가 매우 낮으므로, 두 조합은 칩값으로 설정하기에 최적의 조합이 되는 것이다.
이와는 다르게 SV이 (1,1,0,0)이고 SU이 (0,1,0,0)인 경우를 예로 들어보자. 이 경우 우선 전처리를 하면 (1,1,-1,-1)과 (-1,1,-1,-1)이 된다. 그리고 나서 앞의 변환행렬을 한 후 둘을 곱셈하면 2가 나오게 된다. 이를 제곱하면 4가 되고 이 값이 상기 두 조합의 상관도가 되는 것이다.
한편 상술한 식 이외에 비트간 배타적 논리합(XOR) 연산을 이용하는 방법도 가능하다. 즉 SV과 SU 에 포함된 각각의 같은 위치의 비트간 배타적 논리합(XOR) 연산을 수행한다. 그리고 나서 그 앞에 부정(~)연산을 취한다. 이에 따라 두 조합이 같은 자리에 (1,1) 또는 (0,0)인 경우에는 1이 되고, (0,1) 또는 (1,0)인 경우에는 0이 된다. 이렇게 구해진 값들을 합산하여 이렇게 구해진 값을 두 조합의 상관값으로 할당한다. 이러한 과정을 모든 조합에 대해서 수행하면 된다.
이럴 경우 예를 들어 SV이 (1,1,0,0)이고 SU이 (0,0,1,1)이라면, 배타적논리합을 수행한 결과는 (1,1,1,1)이 되고, 여기에 부정연산을 취한값은 (0,0,0,0)이 된다. 이 값들을 모두 합산하면 0이 되고 이 값이 결과적으로 두 조합간의 상관도가 된다. 마찬가지로 두 조합간에는 상관도가 매우 낮으므로, 두 조합은 칩값으로 설정하기에 최적의 조합이 되는 것이다.
이와는 다르게 SV이 (1,1,0,0)이고 SU이 (0,1,0,0)인 경우를 예로 들어보자. 이 때에는 배타적논리합을 수행한 결과는 (1,0,0,0)이 되고, 여기에 부정연산을 취한값은 (0,1,1,1)이 된다. 이 값들을 모두 합산하면 3이 되고 이 값이 결과적으로 두 조합간의 상관도가 된다. 마찬가지로 두 조합간에는 상관도가 높으므로, 두 조합은 칩값으로 설정하기에 좋지 않은 조합이 되는 것이다.
도7은 도3에 도시된 FSK 수신기의 동작과정을 일 실시예로 나타내는 순서도이다. 도7에 단지 예로써 도시된 바와 같이, 심볼에 대응되는 최적의 칩값을 구하는 방법은 FSK 수신기의 RF처리부(110)를 통해 RF신호를 수신받아 IF신호로 변환하는 것으로 진행된다(S1 및 S3).
이후로, IF신호를 0 또는 1의 디지털 데이터로 복조하는 과정이 실행되며(S5), 복조한 디지털 데이터로부터 심볼에 대응하는 M개의 비트로 이루어진 칩값을 추출하기 위해, M개의비트로 표현 가능한 N개의 조합을 추출한다(S7).
S7 단계에서 추출한 N개의 조합 중 상관값을 산출하기 위한 대상 조합인 SV 및 SU을 지정한 후 SV 및 SU 간의 상관값을 산출한다(S9).
또한, S9 단계에서 실행되는 SV 및 SU간의 상관값 산출은 N개의 조합에 대해 순차적으로 모두 실행되는 것이다.
이후로, 순차적으로 산출된 결과인 상관값들 중에서 가장 작은 순으로 분류하고, 분류한 결과로부터 최소상관값을 추출한다(S11).
S11 단계에서 추출한 최소상관값에 대응되는 조합을 각 심볼에 대응되는 칩값으로 최종 설정한다(S13).
이후의 칩값에 대한 해석 과정은 별론으로 하며, 칩값을 설정하기 위한 프로세스를 종료하게 된다.
지금까지 바람직한 실시예에 따른 제로크로싱을 이용한 FSK복조방법 및 이를 이용한 FSK수신기에 대해서 설명하였다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
본 발명은 지그비와 같은 데이터의 해더에서, 멀티레이트를 사용할 경우에 이러한 레이트를 나타내는 값이 일부가 손상되었더라도 해석할 수 있는 방법을 제공하는데 있으며 또한 이러한 해석시에 오차가 발생할 확률을 줄이기 위해서 각각의 레이트를 위해서 할당되는 기호를 최적의 조합으로 선택하기 위한 방안을 제공하고자 하는 발명이다. 또한 이러한 알고리즘은 현재 특정 데이터를 물리레이어에서 에러시의 오인을 줄이고자 칩과 같은 많은 비트수의 데이터로 변환하여 전송하는 모든 통신시스템에서 바로 적용할 수 있다는 점에서 시판 또는 영업의 가능성이 충분할 뿐만 아니라 현실적으로 명백하게 실시할 수 있는 정도이므로 산업상 이용가능성이 있는 발명이다.
110 : RF처리부 120 : 복조부
130 : 제어부 140 : 메모리부
150 : 심볼변환부 151 : 초기조합 추출부
153 : 상관값 추출부 153-1 : 전처리부
153-2 : 변환부 153-3 : 곱셈부
153-4, 153-8 : 상관값할당부 153-5 : 배타적논리합부
153-6 : 부정연산부 153-7 : 합산부
155 : 반복부 157 : 최소상관값 추출부
159 : 칩값설정부

Claims (9)

  1. 삭제
  2. 삭제
  3. RF신호를 디지털 데이터로 복조함에 따른 M개의 비트로 표현가능한 N개의 조합 중에서 두 개의 조합인 SV 및 SU을 추출하는 초기조합 추출부;
    상기 SV과 SU의 두 조합간의 상관값을 추출하는 상관값 추출부;
    상기 초기조합 추출부 및 상기 상관값 추출부의 실행을 상기 N개의 조합에 대하여 순차적으로 반복 수행하기 위한 반복부;
    상기 추출된 상관값들 중에서 가장 작은 순으로 최소상관값을 추출하는 최소상관값 추출부;
    상기 최소상관값에 대응되는 조합을 각각의 심볼에 대응되는 칩값으로 설정하는 칩값설정부를 포함하는 것을 특징으로 하는 FSK수신기의 심볼변환 모듈장치.
  4. 제3항에 있어서
    상기 상관값 추출부는
    상기 SV과 SU 에 포함된 비트 0값을 -1로 변환하는 전처리부;
    SV을 행열변환(Transform)하는 변환부;
    상기 변환된 SV과 SU 을 곱하는 곱셈부 및
    상기 곱셈부의 결과 값을 배수 또는 절대값으로 처리한 처리값을 상기 SV과 SU의 두 조합간의 상관값으로 할당하는 상관값할당부를 포함하는 것을 특징으로 하는 FSK수신기의 심볼변환 모듈장치.
  5. 제3항에 있어서
    상기 상관값 추출부는
    상기 SV과 SU 에 포함된 각각의 같은 위치의 비트간 배타적 논리합(XOR) 연산을 수행하는 배타적논리합부;
    상기 연산된 비트값에 부정(~)연산을 취하는 부정연산부;
    상기 부정연산부를 통해 취해진 값을 합산하는 합산부 및
    상기 합산부의 합산된 값을 상기 SV과 SU의 두 조합간의 상관값으로 할당하는 상관값할당부를 포함하는 것을 특징으로 하는 FSK수신기의 심볼변환 모듈장치.
  6. 심볼에 대응되는 M개의 비트로 이루어진 칩값(Chip Value)를 추출하는 방법에 있어서,
    상기 M개의 비트로 표현가능한 N개의 조합중에서 두개의 조합인 SV 및 SU을 추출하는 초기조합 추출단계;
    상기 SV과 SU의 두 조합간의 상관값을 추출하는 상관값 추출단계;
    상기 초기조합 추출단계 및 상기 상관값 추출단계를 상기 N개의 조합에 대하여 순차적으로 반복 수행하기 위한 반복단계;
    상기 추출된 상관값들중에서 가장 작은 순으로 최소상관값을 추출하는 최소상관값 추출단계;
    상기 최소상관값에 대응되는 조합을 각각의 심볼에 대응되는 칩값으로 설정하는 칩값설정단계를 포함하는 것을 특징으로 하는 심볼에 대응되는 최적의 칩값을 구하는 방법.
  7. 제6항에 있어서
    상기 상관값 추출단계는
    상기 SV과 SU 에 포함된 비트 0값을 -1로 변환하는 전처리 단계;
    SV을 행열변환(Transform)하는 변환단계;
    상기 변환된 SV과 SU 을 곱하는 곱셈단계 및
    상기 곱셈단계에서 추출된 값을 배수 또는 절대값으로 처리한 처리값을 상기 SV과 SU의 두 조합간의 상관값으로 할당하는 상관값할당단계를 포함하는 것을 특징으로 하는 심볼에 대응되는 최적의 칩값을 구하는 방법.
  8. 제6항에 있어서
    상기 상관값 추출단계는
    상기 SV과 SU 에 포함된 각각의 같은 위치의 비트간 배타적 논리합(XOR) 연산을 수행하는 배타적논리합단계;
    상기 연산된 비트값에 부정(~)연산을 취하는 부정연산단계;
    상기 부정연산단계를 통해 취해진 값을 합산하는 합산단계 및
    상기 합산단계의 합산된 값을 상기 SV과 SU의 두 조합간의 상관값으로 할당하는 상관값할당단계를 포함하는 것을 특징으로 하는 심볼에 대응되는 최적의 칩값을 구하는 방법.
  9. 제6항에 있어서
    상기 심볼은 지그비의 해더에서 레이트값을 나타내고,
    상기 칩값은 상기 레이트값을 나타내는 비트값인 것을 특징으로 하는 심볼에 대응되는 최적의 칩값을 구하는 방법.
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