KR101576405B1

KR101576405B1 - 외부 보상 감지 회로와 그 감지 방법 및 디스플레이 디바이스

Info

Publication number: KR101576405B1
Application number: KR1020147007724A
Authority: KR
Inventors: 종유안 우; 단나 송
Original assignee: 보에 테크놀로지 그룹 컴퍼니 리미티드
Priority date: 2013-03-14
Filing date: 2013-04-26
Publication date: 2015-12-09
Also published as: US20160117980A1; EP2975605A1; EP2975605B1; CN103137072A; CN103137072B; JP2016514284A; EP2975605A4; JP6165273B2; WO2014139198A1; KR20140122218A; US9601050B2

Abstract

외부 보상 감지 회로, 감지 방법, 및 디스플레이 디바이스. 외부 보상 감지 회로는 유도 전류를 증폭하기 위해 출력 회로(12), 완전 차동 연산 증폭기(1), 제1 커패시터(2) 및 제2 커패시터(3)를 포함한다; 완전 차동 연산 증폭기(1)의 네거티브 입력 단자(IN-)는 디스플레이 화면(11)에 접속되고, 그 포지티브 입력 단자(IN+)는 기준 전압(VREF)에 접속되고, 그 네거티브 출력 단자는 출력 회로(12)의 제1 제어 단자에 접속되고, 그 포지티브 출력 단자는 출력 회로(12)의 제2 제어 단자에 접속된다; 제1 커패시터(2)의 두 개의 단자들은 각각 완전 차동 연산 증폭기(1)의 네거티브 입력 단자(IN-)와 출력 회로(12)의 입력 단자에 접속된다; 제2 커패시터(3)의 하나의 단자는 출력 회로(12)의 출력에 접속되고, 다른 단자는 접지(GND)된다. 외부 보상 감지 회로, 그 감지 방법, 및 디스플레이 디바이스는 외부 보상의 속도를 증가시키기 위해 화소 단위 회로의 감지 회로 내의 이중 출력 스테이지들에 의해 유도 전류를 증폭시킴으로써 출력 전압이 신속하게 응답하는 것을 가능하게 한다.

Description

외부 보상 감지 회로와 그 감지 방법 및 디스플레이 디바이스{EXTERNAL COMPENSATION SENSING CIRCUIT AND SENSING METHOD THEREOF, DISPLAY DEVICE}

본 발명은 유기 발광 및 디스플레이의 기술 분야에 관한 것이며, 특히 외부 보상 감지 회로, 그 감지 방법 및 디스플레이 디바이스에 관한 것이다.

OLED(organic light emitting diode)는 고성능 디스플레이 디바이스들에서 전류 타입의 발광 소자로서 점점 더 많이 이용되어 왔다. 디스플레이 사이즈의 증가에 의해, 종래의 수동 매트릭스형 유기 발광 다이오드는 단일 화소에 대해 보다 짧은 구동 시간을 요구하고, 그에 따라 증가된 과도 전류가 요구되며, 이는 증가된 전력 소비를 유발한다. 한편, 많은 전류의 사용은 나노미터의 ITO(Indium Tin Oxide)의 배선에서 전압 강하가 커지게 하고, 그리고 OLED의 동작 전압이 지나치게 높게 되도록 하여, OLED의 효율이 감소하는 결과를 낳을 수 있다. 그러나, 이러한 문제점은 AMOLED(active-matrix organic light-emitting diodes)에서의 스위칭 트랜지스터의 순차 주사(progressive scanning)를 통해 OLED 전류를 입력함으로써 원만하게 해결될 수 있다.

AMOLED 백플레인의 설계에서, 해결되어야 할 주요 문제점은 화소 단위 회로들 사이에서의 휘도의 불균일성(non-uniformity)이다.

첫 번째로, AMOLED에 있어서, 화소 단위 회로들은 OLED 디바이스들에 대해 각각의 전류를 공급하기 위한 박막 트랜지스터들에 의해 구성된다. 종래 기술에서는, 저온 폴리-실리콘 TFT(Low-temperature poly-silicon thin film transistor; LTPS TFT) 또는 산화물 TFT(oxide thin film transistor; Oxide TFT)가 일반적으로 채택되었다. 일반적인 비정질 실리콘 TFT(amorphous silicon thin film transistor; amorphous-Si TFT)에 비해, LTPS TFT와 산화물 TFT는 보다 높은 이동도 및 보다 안정적인 특성들을 가지며, 그에 따라 AMOLED 디스플레이에 적용하기에 보다 적합하다. 그러나, 결정화 공정의 제약으로 인해, 대면적 유리 기판 상에 형성된 LTPS TFT는 임계 전압, 이동도 등의 전기적 파라미터들에 대한 불균일성을 때로는 가지며, 그러한 불균일성은 OLED 디스플레이 디바이스들 사이에서 전류 차이 및 휘도 차이로 전환될 수 있으며, 즉 무라 현상(mura phenomena)이 발생할 수 있는데, 이는 사람의 눈에 감지될 수 있다. 비록 산화물 TFT의 공정은 비정질 실리콘(a-Si) TFT와 마찬가지로 우수한 균일성을 가지지만, 산화물 TFT의 임계 전압은 고온 하에서 또는 산화물 TFT가 장시간 전압을 공급받는 경우에는 드리프트(drift)될 수 있다. 상이한 디스플레이 화면들로 인해, 패널 상의 각각의 부분들에서의 TFT의 임계 전압의 드리프트 양은 서로 다를 수 있는데, 이것은 디스플레이 휘도 차이를 유발할 수 있으며, 이러한 디스플레이 휘도 차이는 이전에 디스플레이된 이미지와 관련되기 때문에, 잔상(image sticking) 현상을 종종 유발한다.

두 번째로, 대면적 디스플레이 어플리케이션들에서, 백플레인에서의 전원 배선은 특정 저항을 가지고, 모든 화소들의 구동 전류들은 ARVDD 전원으로부터 공급되므로, 백플레인에서 ARVDD 전원의 위치에 가까운 영역에 대한 공급 전압은 이러한 위치로부터 먼 영역에 대한 공급 전압보다 높은데, 이러한 현상은 전원의 전압 강하(IR 강하)로서 알려져 있다. ARVDD 전원의 전압이 전류와 관련되어 있으므로, IR 강하는 상이한 영역들 사이에서의 전류 차이를 유발할 수 있고, 그에 따라 디스플레이 하는 동안에 무라 현상이 발생한다. P-형 TFT들을 채택함으로써 화소 단위들을 구성하기 위한 LTPS 처리는 이러한 문제에 민감한데, 그 이유는 저장 커패시터가 ARVDD와 TFT의 게이트 사이에 접속되고, 그에 따라 ARVDD의 전압 드리프트가 TFT들의 게이트를 구동하기 위한 전압(Vgs)에 직접적으로 영향을 줄 수 있기 때문이다.

세 번째로, OLED 디바이스들의 전기적 특성들의 불균일성은 고르지 않은 막 두께에 의한 증착(evaporation)이 이루어지는 동안에 유발될 수 있다. N-형 TFT들을 채택함으로써 화소 단위들을 구성하는 a-Si 또는 산화물 TFT 프로세스에서, 저장 커패시터는 구동 TFT의 게이트와 OLED의 애노드 사이에 접속되며, 데이터 전압이 게이트로 보내질 때 각각의 화소들의 OLED의 애노드들의 전압이 다르면, TFT에 실제로 인가되는 게이트 전압들(Vgs)은 상이할 수 있고, 그에 따라 상이한 구동 전류에 의해 디스플레이 휘도차가 유발될 수 있다.

AMOLED는 구동 모드에 따라 세 개의 카테고리들로 분류될 수 있다: 디지털 구동 모드, 전류 구동 모드, 및 전압 구동 모드. 디지털 구동 모드에서는, TFT를 구동 시간을 조절하기 위한 스위치로서 이용함으로써 그레이 스케일이 달성되어, 불균일성을 보상하는 것이 요구되지 않는다. 그러나, 디지털 구동 모드의 동작 주파수는 디스플레이 크기의 증가에 따라 증대되는데, 이는 매우 많은 전력 소비를 유발하며, 특정 범위에서 설계에 대한 물리적 한계에 도달하게 되고, 그에 따라 대면적 디스플레이 어플리케이션들에 적합하지 않게 된다. 전류 구동 모드에서는, 상이한 진폭들을 갖는 전류들을 구동 트랜지스터들에 직접 공급함으로써 그레이 스케일이 달성되는데, 이는 TFT들의 불균일성과 IR 강하를 보다 원활하게 보상할 수 있다. 그러나, 저 그레이 스케일 신호가 기입된 경우에는, 데이터 배선에서 비교적 큰 기생 커패시터가 작은 전류에 의해 충전되므로 기입 시간이 지나치게 오래 걸릴 수 있다. 이러한 문제점은 특히 대면적 디스플레이에서 심각하고 극복하기 어렵다. 전압 구동 모드에서는, 종래의 AMLCD(active matrix liquid crystal display)에 대한 구동 방법과 유사하게, 그레이 스케일을 나타내는 전압 신호가 구동 IC에 의해 공급되고, 화소 회로에서 구동 트랜지스터의 전류 신호로 변환되기 때문에, OLED는 그레이 스케일의 휘도가 얻어지도록 구동된다. 전압 구동 방법은 구동 속도가 빠르고 구현이 용이하며, 그에 따라 대면적 패널을 구동하기에 적합다는 장점을 가지므로 산업상 광범위하게 채택된다. 그러나, 전압 구동 방법에서는, TFT들의 불균일성, IR 강하 및 OLED들의 불균일성을 보상하기 위해 추가적인 TFT들 및 커패시터들이 설계되어야 한다.

V_thn의 불균일성과 드리프트 및 OLED의 불균일성을 보상하는 것을 목적으로 하는 많은 화소 구조들이 존재하는데, 외부 보상에 대한 설계에서의 주된 도전은, 판독 속도를 증가시키기 위해 일반적으로 패널 내의 화소들의 각각의 열(column)이 각각 감지 회로 유닛에 대응하는 전류 감지 회로에 있다. 감지 회로의 주요 기능은 출력 또는 입력 전류를 추가적인 처리를 위해 후속하는 ADC 모듈로 전송될 전압 신호로 변환하는 것이다. 종래의 감지 회로는 전류 적분기(current integrator)에 의해 구성되지만, 이것은 작은 화소 전류가 있을 때에는 신속한 응답을 할 수 없다.

발명의 요약

본 발명에 의해 해결되어야 할 기술적인 문제점은 외부 보상 감지 회로, 그 감지 방법, 및 감지 회로의 출력 전압 응답 속도를 증가시키고 그에 따라 외부 보상의 속도를 증가시킬 수 있는 디스플레이 디바이스를 제공하는 방법에 있다.

본 발명의 일 양태에 따르면, 이러한 기술적인 문제점을 해결하기 위해 유도 전류를 증폭하기 위한 출력 회로, 완전 차동 연산 증폭기(fully differential operational amplifier), 제1 커패시터 및 제2 커패시터를 포함하는 외부 보상 감지 회로가 제공된다.

완전 차동 연산 증폭기의 네거티브 입력 단자는 디스플레이 화면에 접속되고, 완전 차동 연산 증폭기의 포지티브 입력 단자는 기준 전압에 접속되고, 완전 차동 연산 증폭기의 네거티브 출력 단자는 출력 회로의 제1 제어 단자에 접속되고, 완전 차동 연산 증폭기의 포지티브 출력 단자는 출력 회로의 제2 제어 단자에 접속된다.

제1 커패시터의 두 개의 단자들은 각각 완전 차동 연산 증폭기의 네거티브 입력 단자와 출력 회로의 입력 단자에 접속된다.

제2 커패시터의 하나의 단자는 출력 회로의 출력 단자에 접속되고, 제2 커패시터의 다른 단자는 접지된다.

선택적으로, 완전 차동 연산 증폭기의 네거티브 입력 단자와 디스플레이 화면 사이에 제1 스위치가 배치되고, 제1 커패시터의 두 개의 단자들 사이에 제2 스위치가 배치되고, 제2 커패시터와 출력 회로의 출력 단자 사이에 제3 스위치가 배치된다.

선택적으로, 출력 회로는 제1 출력 회로와 제2 출력 회로를 포함하는데, 제2 출력 회로의 출력 전류는 제1 출력 회로의 출력 전류의 M배이고, 여기서 M은 1보다 크고 100보다 작다.

선택적으로, 제1 출력 회로는 제1 N-형 MOS 트랜지스터와 제1 P-형 MOS 트랜지스터를 포함하고, 제1 N-형 MOS 트랜지스터의 게이트는 출력 회로의 제1 제어 단자이고, 제1 P-형 MOS 트랜지스터의 게이트는 출력 회로의 제2 제어 단자이고, 제1 N-형 MOS 트랜지스터의 소스와 제1 P-형 MOS 트랜지스터의 드레인이 접속되어 출력 회로의 입력 단자를 형성하고, 제1 N-형 MOS 트랜지스터의 드레인은 접지되고, 제1 P-형 MOS 트랜지스터의 소스는 전원에 접속된다;

제2 출력 회로는 제2 N-형 MOS 트랜지스터와 제2 P-형 MOS 트랜지스터를 포함하고, 제2 N-형 MOS 트랜지스터의 소스와 제2 P-형 MOS 트랜지스터의 드레인이 접속되어 출력 회로의 출력 단자를 형성하고, 제2 N-형 MOS 트랜지스터의 드레인은 접지되고, 제2 P-형 MOS 트랜지스터의 소스는 전원에 접속된다.

선택적으로, 제2 출력 회로에서의 제2 N-형 MOS 트랜지스터의 폭 대 길이 비는 제1 출력 회로에서의 제1 N-형 MOS 트랜지스터의 폭 대 길이 비의 M배이고, 제2 출력 회로에서의 제2 P-형 MOS 트랜지스터의 폭 대 길이 비는 제1 출력 회로에서의 제1 P-형 MOS 트랜지스터의 폭 대 길이 비의 M배이고, 여기서 M은 1보다 크고 100보다 작다.

MOS 트랜지스터의 폭 대 길이 비는 MOS 트랜지스터의 도전성 채널의 폭 대 길이 비를 일컫는다.

본 발명의 또 다른 양태에 따르면, 외부 보상 감지 회로를 포함하는 디스플레이 디바이스가 제공된다.

본 발명의 또 다른 양태에 따르면, 외부 보상 감지 회로의 감지 방법이 제공되는데, 이러한 방법은 이하의 단계들을 포함한다:

완전 차동 연산 증폭기를 단위 이득 상태로 바이어싱(biasing)하고, 제1 커패시터를 방전하는 단계(S1);

디스플레이 패널의 전류에 의해 제1 커패시터를 충전 또는 방전하고, 출력 회로에 의해 충전 및 방전 전류를 M배로 - M은 1보다 크고 100보다 작음 - 증폭하는 단계(S2);

제2 커패시터에 전압을 저장하는 단계(S3).

본 발명의 실시예들에 따른 외부 보상 감지 회로, 그 감지 방법, 및 디스플레이 디바이스에 의해, 감지 전류는 화소 단위 회로의 외부 보상 감지 회로에서의 이중 출력 스테이지들에 의해 증폭되기 때문에, 출력 전압에서 응답이 빨라지며, 그에 따라 외부 보상의 속도가 개선된다.

도 1은 본 발명의 일 실시예에 따른 외부 보상 감지 회로의 회로도;
도 2는 본 발명의 일 실시예에 따른 외부 보상 감지 회로의 감지 방법의 플로우 차트;
도 3은 본 발명의 일 실시예에 따른 외부 보상 감지 회로의 출력 전압의 타이밍의 비교도.

이하에서, 본 발명의 특정한 구현들은 첨부된 본 발명의 실시예들의 도면들을 참조하여 더 구체적으로 기술될 것이다. 후속하는 실시예들은 본 발명의 범위를 제한하는 것이 아니라, 본 발명의 원리를 설명하는 데에만 이용된다.

본 발명의 일 실시예에 따른 외부 보상 감지 회로가 도 1에 도시되어 있는데, 이 회로는 감지 전류를 증폭하기 위해 출력 회로(12), 완전 차동 연산 증폭기(1), 제1 커패시터(2) 및 제2 커패시터(3)를 포함한다.

완전 차동 연산 증폭기(1)의 네거티브 입력 단자(IN-)는 디스플레이 화면(11)에 접속되고, 완전 차동 연산 증폭기(1)의 포지티브 입력 단자(IN+)는 기준 전압(VREF)에 접속되고, 완전 차동 연산 증폭기(1)의 네거티브 출력 단자는 출력 회로(12)의 제1 제어 단자에 접속되고, 완전 차동 연산 증폭기(1)의 포지티브 출력 단자는 출력 회로(12)의 제2 제어 단자에 접속된다.

제1 커패시터(2)의 두 개의 단자들은 완전 차동 연산 증폭기(1)의 네거티브 입력 단자(IN-)와 출력 회로(12)의 입력 단자에 각각 접속된다.

제2 커패시터(3)의 하나의 단자는 출력 회로(12)의 출력 단자에 접속되고, 제2 커패시터(3)의 다른 단자는 접지(GND)된다.

완전 차동 연산 증폭기(1)의 네거티브 입력 단자(IN-)와 디스플레이 화면(11) 사이에 제1 스위치(8)가 배치될 수 있다. 제1 커패시터(2)의 두 개의 단자들 사이에 제2 스위치(9)가 배치될 수 있다. 제2 커패시터(3)와 출력 회로(12)의 출력 단자 사이에 제3 스위치(10)가 배치될 수 있다.

출력 회로(12)는 제1 출력 회로와 제2 출력 회로를 포함하며, 제2 출력 회로의 출력 전류는 제1 출력 회로의 출력 전류의 M배이고, 여기서 M은 1보다 크고 100보다 작다.

제1 출력 회로는 제1 N-형 MOS 트랜지스터(4)와 제1 P-형 MOS 트랜지스터(5)를 포함한다. 제1 N-형 MOS 트랜지스터(4)의 게이트는 출력 회로(12)의 제1 제어 단자이고, 제1 P-형 MOS 트랜지스터(5)의 게이트는 출력 회로(12)의 제2 제어 단자이고, 제1 N-형 MOS 트랜지스터(4)의 소스와 제1 P-형 MOS 트랜지스터(5)의 드레인이 접속되어 출력 회로(12)의 입력 단자를 형성하고, 제1 N-형 MOS 트랜지스터(4)의 드레인은 접지되고, 제1 P-형 MOS 트랜지스터(5)의 소스는 전원에 접속된다;

제2 출력 회로는 제2 N-형 MOS 트랜지스터(6)와 제2 P-형 MOS 트랜지스터(7)를 포함하고, 제2 N-형 MOS 트랜지스터(6)의 소스와 제2 P-형 MOS 트랜지스터(7)의 드레인이 접속되어 출력 회로(12)의 출력 단자를 형성하고, 제2 N-형 MOS 트랜지스터(6)의 드레인은 접지되고, 제2 P-형 MOS 트랜지스터(7)의 소스는 전원에 접속된다.

제2 출력 회로에서의 제2 N-형 MOS 트랜지스터(6)의 폭 대 길이 비는 제1 출력 회로에서의 제1 N-형 MOS 트랜지스터(4)의 폭 대 길이 비의 M배이고, 제2 출력 회로에서의 제2 P-형 MOS 트랜지스터(7)의 폭 대 길이 비는 제1 출력 회로에서의 제1 P-형 MOS 트랜지스터(5)의 폭 대 길이 비의 M배이고, 여기서 M은 1보다 크고, 100보다 작다.

유도 전류는 화소 단위 회로의 외부 보상 감지 회로에서의 이중 출력 스테이지들을 이용함으로써 원래 양의 M배로 - M은 1보다 크고 100보다 작음 - 증폭되기 때문에, 출력 전압은 신속하게 응답할 수 있고, 그에 따라 외부 보상의 속도를 상승시킨다.

본 발명의 일 실시예에 따른 디스플레이 디바이스는 전술된 외부 보상 감지 회로를 포함할 수 있다.

본 발명의 일 실시예에 따른 외부 보상 감지 회로의 감지 방법은 도 2에 도시되어 있고, 이러한 방법의 동작 프로세스는 다음과 같다.

단계 S1에서, 도 1에 도시된 외부 보상 감지 회로에서, 제1 스위치(8)는 턴오프되고, 제2 스위치(9)와 제3 스위치(10)는 턴온되고, 완전 차동 연산 증폭기는 단위 이득 상태로 바이어싱되고, 제1 커패시터는 방전된다.

단계 S2에서, 도 1에 도시된 외부 보상 감지 회로에서, 제1 스위치(8)는 턴온되고, 제2 스위치(9)는 턴오프되고, 제3 스위치(10)는 턴온되고, 제1 커패시터(2)는 디스플레이 패널의 전류에 의해 충전 또는 방전되고, 제2 출력 회로는 제1 출력 회로의 충전 및 방전 전류를 M배로 증폭하는데, 여기서 M은 1보다 크고 100보다 작다.

단계 S3에서, 도 1에 도시된 외부 보상 감지 회로에서, 제3 스위치(10)는 턴오프되고, 제2 커패시터(3)에 전압이 저장된다.

특히, 이 방법은 후속하는 세 개의 스테이지들을 포함할 수 있다.

제1 스테이지는 초기의 재설정 단계이다. 이 단계 동안에, 제1 스위치(8)는 턴오프되고, 제2 스위치(9)와 제3 스위치(10)는 턴온되고, 이 때, 증폭기는 단위 이득 상태로 바이어싱되고, 완전 차동 연산 증폭기(1)의 네거티브 입력 단자(IN-)는 VREF인 출력 전압과 같다. 제1 커패시터(2)의 두 개의 단자들은 완전 차동 연산 증폭기(1)의 네거티브 입력 단자(IN-)와 VREF 전압에 각각 접속되기 때문에, 제1 커패시터(2)는 방전된다.

제2 스테이지는 적산(integrating) 단계이다. 이 단계 동안에, 제1 스위치(8)은 턴온되고, 제2 스위치(9)는 턴오프되고, 제3 스위치(10)는 턴온되고, 제1 커패시터(2)는 디스플레이 패널(11) 내의 화소 전류에 의해 충전 또는 방전되고, 이 때, 제1 커패시터(2)에서의 전하들의 변화량은 I_INt이며, 여기서 I_IN은 화소 전류이고, t는 충전 또는 방전 시간이다. 출력 회로(12)의 제1 출력 회로에서, 출력 전류는 I1이고 입력 전류는 I2이고, 따라서 I1 + I_IN = I2 이다. 제2 출력 회로는 제1 출력 회로에 대한 미러(mirror) 증폭을 수행하고, 전류는 M배로 증폭되고, 제3 스위치(10)는 이 때 턴온되고, 제2 커패시터(3)를 방전하기 위한 전류는 M*I_IN이며, 여기서 M은 제2 스테이지의 폭-대-길이 비 대 제1 스테이지의 폭-대-길이 비의 비율이다. 제2 커패시터(3)를 충전 또는 방전하기 위한 전류는 M배로 증폭되고, 그에 따라 출력은 종래의 회로 구조의 응답보다 신속한 응답을 가질 수 있다는 것을 알 수 있다.

제3 스테이지는 홀딩(holding) 단계이다. 이 단계 동안에, 제3 스위치(10)는 턴오프되고, 출력 전압(VOUT)은 제2 커패시터(3)에 저장되고, 그 후 추가적인 처리를 위해 후속하는 ADC에 의해 변환된다.

본 발명의 실시예에 따른 외부 보상 감지 회로의 출력 전압의 타이밍의 비교도는 도 3에 도시된 바와 같고, 여기서 VREF는 기준 전압이고, V₁ 및 V₂는 각각 입력 전압 및 출력 전압이다. 본 발명의 실시예들의 기술적 해법에 의해 얻어지는 전압 감지의 속도는 종래 기술의 속도와 비교하여 현저히 개선된다는 것을 명백하게 알 수 있는데, 특히, 증가된 속도는 원래 속도의 M배이고, 여기서 M은 1보다 크고 100보다 작다.

본 발명의 상기 구현들은 본 발명의 원리를 설명하기 위함이지, 본 발명의 범위를 제한하기 위함은 아니다. 본 발명의 본질 및 범위를 벗어나지 않으면서, 위의 실시예들에 대한 변경들 및 변형들을 생성할 수 있다는 것은 당업자에게는 명백하다. 다양한 동등한 기술적 해법들은, 후속하는 청구항들에 의해 정의된 바와 같이 본 발명의 본질 및 범위 내에 포함되도록 의도된다.

Claims

유도 전류를 증폭하기 위한 출력 회로, 완전 차동 연산 증폭기, 제1 커패시터, 및 제2 커패시터를 포함하는 외부 보상 감지 회로로서,
상기 완전 차동 연산 증폭기의 네거티브 입력 단자는 디스플레이 화면에 접속되고, 상기 완전 차동 연산 증폭기의 포지티브 입력 단자는 기준 전압에 접속되고, 상기 완전 차동 연산 증폭기의 네거티브 출력 단자는 상기 출력 회로의 제1 제어 단자에 접속되고, 상기 완전 차동 연산 증폭기의 포지티브 출력 단자는 상기 출력 회로의 제2 제어 단자에 접속되고;
상기 제1 커패시터의 두 개의 단자들은 상기 완전 차동 연산 증폭기의 네거티브 입력 단자 및 상기 출력 회로의 입력 단자에 각각 접속되고;
상기 제2 커패시터의 하나의 단자는 상기 출력 회로의 출력 단자에 접속되고, 상기 제2 커패시터의 다른 단자는 접지되며,
상기 출력 회로는 제1 출력 회로 및 제2 출력 회로를 포함하고, 상기 제2 출력 회로의 출력 전류는 상기 제1 출력 회로의 출력 전류의 M배이며, M은 1보다 크고 100보다 작으며,
상기 제1 출력 회로는 제1 N-형 MOS 트랜지스터와 제1 P-형 MOS 트랜지스터를 포함하고, 상기 제1 N-형 MOS 트랜지스터의 게이트는 상기 출력 회로의 제1 제어 단자이고, 상기 제1 P-형 MOS 트랜지스터의 게이트는 상기 출력 회로의 제2 제어 단자이고, 상기 제1 N-형 MOS 트랜지스터의 소스와 상기 제1 P-형 MOS 트랜지스터의 드레인이 접속되어 상기 출력 회로의 입력 단자를 형성하고, 상기 제1 N-형 MOS 트랜지스터의 드레인은 접지되고, 상기 제1 P-형 MOS 트랜지스터의 소스는 전원에 접속되고;
상기 제2 출력 회로는 제2 N-형 MOS 트랜지스터와 제2 P-형 MOS 트랜지스터를 포함하고, 상기 제2 N-형 MOS 트랜지스터의 소스와 상기 제2 P-형 MOS 트랜지스터의 드레인이 접속되어 상기 출력 회로의 출력 단자를 형성하고, 상기 제2 N-형 MOS 트랜지스터의 드레인은 접지되고, 상기 제2 P-형 MOS 트랜지스터의 소스는 상기 전원에 접속되는 것을 특징으로 하는 외부 보상 감지 회로.
제1항에 있어서,
상기 완전 차동 연산 증폭기의 네거티브 입력 단자와 상기 디스플레이 화면 사이에 제1 스위치가 배치되고, 상기 제1 커패시터의 두 개의 단자들 사이에 제2 스위치가 배치되고, 상기 제2 커패시터와 상기 출력 회로의 출력 단자 사이에 제3 스위치가 배치되는 것을 특징으로 하는 외부 보상 감지 회로.
삭제
삭제
제1항에 있어서,
상기 제2 출력 회로에서의 상기 제2 N-형 MOS 트랜지스터의 폭 대 길이 비는 상기 제1 출력 회로에서의 상기 제1 N-형 MOS 트랜지스터의 폭 대 길이 비의 M배이고, 상기 제2 출력 회로에서의 상기 제2 P-형 MOS 트랜지스터의 폭 대 길이 비는 상기 제1 출력 회로에서의 상기 제1 P-형 MOS 트랜지스터의 폭 대 길이 비의 M배이며, M은 1보다 크고 100보다 작은 것을 특징으로 하는 외부 보상 감지 회로.
제1항, 제2항 및 제5항 중 어느 한 항의 외부 보상 감지 회로를 포함하는 것을 특징으로 하는 디스플레이 디바이스.
제1항, 제2항 및 제5항 중 어느 한 항의 외부 보상 감지 회로의 감지 방법으로서,
완전 차동 연산 증폭기를 단위 이득 상태로 바이어싱(biasing)하고, 제1 커패시터를 방전하는 단계(S1);
디스플레이 패널의 전류에 의해 상기 제1 커패시터를 충전 또는 방전하고, 출력 회로에 의해 충전 및 방전 전류를 M배로 증폭하는 단계(S2) - M은 1보다 크고 100보다 작음 - ; 및
제2 커패시터에 전압을 저장하는 단계(S3)
를 포함하는 것을 특징으로 하는 감지 방법.