KR101572089B1 - Method of defect inspection for printed circuit board - Google Patents

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KR101572089B1
KR101572089B1 KR1020140069125A KR20140069125A KR101572089B1 KR 101572089 B1 KR101572089 B1 KR 101572089B1 KR 1020140069125 A KR1020140069125 A KR 1020140069125A KR 20140069125 A KR20140069125 A KR 20140069125A KR 101572089 B1 KR101572089 B1 KR 101572089B1
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이충식
김명종
양원모
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대덕지디에스 주식회사
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Abstract

A circuit board according to the present invention tracks a defect generation in each layer of the corresponding product by marking a defect on the corresponding layer by generating an open circuited part by including a test coupon on the outer side of a product sheet, opening the test coupon if a specific item is generated or a defect is generated in a manufacturing process, and inspecting the test coupon together in a BBT inspection step after a multilayer circuit board is completely manufactured.

Description

인쇄회로기판 검사방법{METHOD OF DEFECT INSPECTION FOR PRINTED CIRCUIT BOARD}METHOD OF DEFECT INSPECTION FOR PRINTED CIRCUIT BOARD

본 발명은 인쇄회로기판 제조 및 검사기술에 관한 것으로서, 특히 다층인쇄회로기판의 층별 불량 여부를 검사하는 BBT(Bare Board Test) 검사방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a printed circuit board manufacturing and inspection technique, and more particularly, to a BBT (Bare Board Test) inspection method for inspecting whether or not a multilayer printed circuit board is defective.

BBT 테스트는, 인쇄회로기판 제품의 솔더마스크 오픈회로에 동일한 위치로 배열된 도전금속 핀들을 접점 시킨 상태에서, 각각의 핀에 전류를 통하여 각 제품의 회로결손 여부를 테스트하는 과정을 지칭한다. The BBT test refers to a process of testing whether or not a circuit is defective in each product through a current through each pin in the state that the conductive metal pins arranged at the same position are brought into contact with the solder mask open circuit of the printed circuit board product.

인쇄회로기판을 제작하기 위해서는, 사진, 식각, 도금, 인쇄, 적층 등의 단위 프로세스를 반복하여야 한다. 인쇄회로기판의 수율을 관리하기 위해서는, 매 단위 프로세스가 종료될 때마다, 검사를 해서 불량발생 여부를 확인하는 것이 필요하다. 이를 위하여 AOI(automatic optical inspection), 작업자 육안검사를 하거나, 적층 등의 공정 프로세스를 모두 완료하고 시행하는 BBT 검사를 하는데, 고다층회로기판의 경우 층수구분이 어려워서 불량분석이 용이하지 않아 불량유출이 야기될 수 있다. In order to manufacture a printed circuit board, a unit process such as photographing, etching, plating, printing, and lamination must be repeated. In order to manage the yield of a printed circuit board, it is necessary to check each occurrence of a failure every time the unit process is finished. For this purpose, the BBT inspection is carried out to complete all the process processes such as automatic optical inspection (AOI), visual inspection of the worker, and lamination. In the case of a multilayer circuit board, it is difficult to classify the number of layers, Can be caused.

BBT 검사 단계에서, 작업자들은 불량으로 판별된 것들 중에서 수정할 수 있는 것은 이전 공정으로 되돌려 보내고, 수정 불가능한 것은 제품에 스크래치를 내서 불량표시를 함으로써 해당 불량부품을 빼놓고 진행을 한다.In the BBT inspection stage, the workers return to the previous process that can be corrected from those determined to be defective, and if the defect can not be corrected, the defect is marked by making a scratch on the product and proceeding with removal of the defective part.

그런데 최근 들어 전자제품이 소형화하고 휴대성이 증대됨에 따라, 회로 패턴이 미세화하고 기판의 층수가 다층화하는 경향을 보이고 있다. 이와 같이, 인쇄회로기판이 고밀도 고다층화 함에 따라, BBT 테스트 단계에서 불량이 발견된 경우에 미세패턴의 고밀도 제품에 수작업으로 스크래치를 내어 마킹을 하는 것 자체가 불가능할 뿐 아니라, 고다층 회로기판에 있어서 층별 불량확인을 위해서 연마를 한 후 불량을 육안으로 확인하는 종래기술을 고다층 고밀도기판에 적용하는 것이 용이하지 않다. However, in recent years, electronic products have been miniaturized and portability has been increased, so that circuit patterns have become finer and the number of layers of the substrate has been tending to be multilayered. Thus, when a defect is found in the BBT test step, it is impossible to manually mark and scratch a high-density product having a fine pattern, as the printed circuit board has a high density and a multilayer structure, It is not easy to apply a conventional technique to a multilayer high-density substrate in which a defect is visually confirmed after grinding to confirm the defect in each layer.

1. 특허 제888,580호.1. Patent No. 888,580. 2. 특허 제645,645호.2. Patent No. 645,645.

본 발명의 제1 목적은 고다층 회로기판 불량분석시 검사시간과 비용을 줄이고 불량유출을 최소화하기 위한 검사방법을 제공하는데 있다. It is a first object of the present invention to provide an inspection method for reducing inspection time and cost and minimizing defective leakage in a high multilayer circuit board failure analysis.

본 발명의 제2 목적은 상기 제1 목적에 부가하여, 회로기판 불량분석시 불량 층을 직접 확인할 수 있는 BBT 검사방법을 제공하는데 있다. A second object of the present invention is to provide a BBT inspection method capable of directly identifying a defective layer in a circuit board failure analysis in addition to the first object.

상기 목적을 달성하기 위하여, 본 발명에 따른 회로기판은 제품 시트의 외곽부에 테스트 쿠폰(test coupon)을 구비하고, 제조공정 중 특이사항이 발생하거나 불량발생으로 판단될 경우 상기 테스트 쿠폰을 단선하여 회로 오픈(open circuited)을 발생시킴으로써 해당층에 결함이 있음을 마킹하고, 다층회로기판 제조공정 완료 후 BBT 검사단계에서 상기 테스트쿠폰을 함께 검사함으로써 해당제품의 층별 불량발생을 추적할 수 있도록 한다. In order to achieve the above object, a circuit board according to the present invention is provided with a test coupon on the outer edge of a product sheet, and when it is determined that a specific condition occurs or a defect occurs in the manufacturing process, the test coupon is disconnected It is possible to mark the defect in the layer by generating open circuited and inspect the test coupon in the BBT inspection step after completion of the multilayer circuit board manufacturing process so as to trace the defect occurrence in the layer of the product.

본 발명은 시트 외곽에 마련된 테스트쿠폰에 불량 여부를 마킹하므로, 회로패턴이 미세화하여 해당시트가 작아지더라도 불량을 마킹하는데 어려움이 없다. 또한, 본 발명은 테스트쿠폰에 대해 BBT 검사를 함으로써 어느 층에서 불량이 발생하였는지를 기판을 물리적으로 연마(grind)하지 아니하고도 밝혀낼 수 있다. 게다가, 본 발명은 전기적 도전불량이 아닌 경우, 예를 들어 찍힘, 절연성 이물 등의 불량이 발생한 경우에도 불량유출을 근본적으로 차단할 수 있다. The present invention marks the defect on the test coupon provided on the outer side of the sheet, so that even if the circuit pattern becomes finer and the sheet becomes smaller, it is not difficult to mark the defect. In addition, the present invention can also identify the layer in which failure has occurred by testing the test coupons without having to physically grind the substrate. In addition, the present invention can fundamentally block defective discharges even in the case of non-defective electrical conduction, for example, in the case of being stuck or in the case of defective insulation.

도1은 본 발명에 따라 시트의 외곽에 테스트쿠폰이 제작된 회로기판을 나타낸 도면.
도2는 본 발명에 따른 테스트 쿠폰의 양호한 실시예를 나타낸 도면.
도3a 내지 도3c는 본 발명에 따른 테스트쿠폰 제작을 위한 공정순서를 나타낸 단면도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a circuit board on which test coupons are formed on the outside of a sheet according to the present invention. Fig.
2 shows a preferred embodiment of a test coupon according to the invention;
FIGS. 3A through 3C are cross-sectional views illustrating a process sequence for manufacturing a test coupon according to the present invention; FIGS.

본 발명은 총 n 개 층(L1, L2, … , Ln)의 동박회로가 적층된 다층의 회로기판에 대해, 다층회로기판 제작 후에 상기 총 n 개 층의 회로 중 어느 층의 회로에 불량이 발생하였는지를 식별할 수 있는 검사 방법에 있어서, (a) Lk 층(1 ≤ k ≤ n)의 동박회로를 형성하는 단계에서, 회로기판 시트의 외곽에, 동박스트립으로 연결된 한 쌍의 패드와, 인접한 Lk-1 층 테스트쿠폰 패드와 비아홀을 통해 연결된 패드로 구성된 Lk 층 테스트쿠폰을 형성하는 단계; (b) Lk 층(1 ≤ k ≤ n)의 동박회로를 테스트하고, 불량발생을 발견한 경우 Lk 층 테스트쿠폰의 동박스트립을 스크래치 내어서 단선(open circuited)시켜 불량을 마킹하는 단계; (c) 상기 단계 (a) 및 (b)를 반복하여 총 n 개 층의 다층회로를 회로기판 시트 외곽에 테스트쿠폰과 함께 제작하는 단계; 및 (d) L1, L2, … , Ln 층에 대응하여 Ln 층의 테스트쿠폰에 제작된 패드들을 프로브하여 단선 여부를 확인함으로써 Lk 층(1 ≤ k ≤ n)의 동박회로에 불량이 발생하였는지 여부를 확인하는 단계를 포함하는 회로기판 검사방법을 제공한다. The present invention relates to a multilayer circuit board in which copper foil circuits of a total of n layers (L 1 , L 2 , ..., L n ) are laminated, A method for inspecting whether a defect has occurred, comprising the steps of: (a) forming, in a step of forming a copper foil circuit of an L k layer (1 ≤ k ≤ n), a pair of pads Forming a L k layer test coupon consisting of a pad connected via an adjacent L k-1 layer test coupon pad and a via hole; (b) testing the copper foil circuit of the L k layer (1 ≤ k ≤ n), marking the defects by scratching open circuited copper foil strips of the L k layer test coupon when the occurrence of defects is found; (c) repeating the steps (a) and (b) to manufacture a multilayer circuit having a total of n layers together with a test coupon outside the circuit board sheet; And (d) L 1 , L 2 , ... , Comprising the step of in response to L n layer probe of a pad produced in the test coupon of the L n layer verify whether or not a defect in the copper foil circuit generation of by confirming the disconnection if L k layer (1 ≤ k ≤ n) A method of inspecting a circuit board is provided.

이하, 첨부도면 도1 내지 도3을 참조하여 본 발명에 따른 회로기판 검사방법을 상세히 설명한다.Hereinafter, a method of inspecting a circuit board according to the present invention will be described in detail with reference to FIGS. 1 to 3.

본 발명에 따른 회로기판은 시트의 외곽부에 테스트 쿠폰을 구비하고, 제조공정 중 특이사항이 발생하거나 불량발생으로 판단될 경우, 제품 시트에 스크래치를 나던 종래기술 대신에, 테스트 쿠폰을 단선하여 회로 오픈(open circuited)을 발생시켜 해당층에서 불량이 확임되었음을 마킹한다.The circuit board according to the present invention is provided with a test coupon at the outer portion of the sheet and when the test coupon is judged to occur or a defect occurs in the manufacturing process, Open circuited is generated to mark that the defect is confirmed in the layer.

도1은 본 발명에 따른 회로기판 검사방법을 적용한 회로기판을 모식적으로 나타낸 도면이다. 도1을 참조하면, 본 발명은 제품 시트(10) 외곽에 테스트쿠폰(20)을 구비하고 있는 것을 특징으로 한다. 1 is a view schematically showing a circuit board to which a circuit board inspection method according to the present invention is applied. Referring to FIG. 1, the present invention is characterized in that a test coupon 20 is provided outside the product sheet 10.

도2는 본 발명에 따른 테스트쿠폰의 일 실시예를 나타낸 도면이다. 도2는 총 6개 층(L1, L2, L3, L4, L5, L6)으로 구성된 다층의 회로기판을 위한 테스트쿠폰을 예시하고 있다. 2 is a view showing an embodiment of a test coupon according to the present invention. Figure 2 illustrates a test coupon for a multi-layer circuit board consisting of a total of six layers (L 1 , L 2 , L 3 , L 4 , L 5 , L 6 ).

본 발명에 따라 시트의 외곽에 테스트쿠폰(20)을 구비하고 있으며, 각층의 테스트쿠폰(20)은 소정 길이의 동박스트립으로 연결된 한 쌍의 패드를 구비하고 있으며, 하부층의 테스트쿠폰을 비아홀로 접속하고 있는 패드를 추가로 구비하고 있다. The test coupon 20 of each layer is provided with a pair of pads connected by a copper strip of a predetermined length and the test coupon of the lower layer is connected to the via hole And the like.

도2를 참조하면, 도면부호 15a의 동박스트립은 L1층에 대응한 패드(20a, 20a')를 연결하고 있으며, 도면부호 15b의 동박스트립은 L2층에 대응한 패드(20a', 20b)를 연결하고 있다. 도3a를 참조하면, L2층에 대응한 패드(20a', 20b)는 비아홀을 통해 L2층에 연결되어 있다. 2, the reference numeral 15a of the copper foil strips, and connecting the reference numeral 15b copper foil strip a pad (20a corresponding to the L 2 layer of the pad (20a, 20a), corresponding to the L 1 layer, 20b ). Referring to Figure 3a, a pad (20a ', 20b) corresponds to the layer L 2 is connected to L 2 layer through the via hole.

또한, 도면부호 16a의 동박스트립은 L3층에 대응한 패드(20c, 20c')를 연결하고 있으며, 도면부호 16b의 동박스트립은 L4층에 대응한 패드(20c', 20d)를 연결하고 있다. 도3b를 참조하면, L3층에 대응한 패드(20c', 20c)는 비아홀을 통해 L3층에 연결되어 있고 L4에 대응된 패드(20c', 20d)는 비아홀을 통해 L4층에 연결되어 있다. The copper foil strip 16a connects the pads 20c and 20c 'corresponding to the L 3 layer and the copper foil strip 16b connects the pads 20c' and 20d corresponding to the L 4 layer have. Referring to Figure 3b, a pad (20c ', 20c) is through a via hole connected to the L3 layer and a pad (20c corresponding to L 4', 20d) corresponds to the L 3 layer is connected to the L 4 layer through a via hole .

다시 도2를 참조하면, 도면부호 17a의 동박스트립은 L5층에 대응한 패드(20e, 20e')를 연결하고 있으며, 도면부호 17b의 동박스트립은 L6층에 대응한 패드(20e', 20f)를 연결하고 있다. 도3c를 참조하면, L5층에 대응한 패드(20e', 20e)는 비아홀을 통해 L5층에 연결되어 있고 L6에 대응된 패드(20e', 20f)는 비아홀을 통해 L6층에 연결되어 있다. 도2의 예시에서, L6층에서 불량이 발생한 것으로 해서 동박스트립(17b)이 단선(open circuited)되어 있다. Referring back to Figure 2, the copper foil strips of the reference numeral 17a is a pad (20e, 20e ') the copper foil strips of the can and plug, the reference numeral 17b is a pad (20e corresponding to L 6 layer, corresponding to the L 5 layer, 20f. Referring to Figure 3c, the pad (20e corresponding to L 5 layer ', 20e) is connected to L 5 layer through the via hole and the pad (20e corresponding to L 6' in the L 6 layers through the via hole, 20f) It is connected. In the example of FIG. 2, a copper foil strip (17b) is disconnected (open circuited) to have occurred a defect in the layer L 6.

본 발명에 따라, 각층을 가공하는 단계에서 해당층에 특이사항이 발생하거나 불량발생 시에는 해당층의 테스트쿠폰에서, 해당층에 대응한 한 쌍의 패드를 서로 연결한 동박 스트립을 단선(open)함으로써 해당층에 불량이 발생함을 나타내는 마킹을 하는 것이다. According to the present invention, in the step of machining each layer, when a specific condition occurs in a corresponding layer or a defect occurs, the test coupon of the layer is opened with a pair of pads corresponding to the layer, Thereby marking that defects are generated in the layer.

도2 및 도3에 예시한 본 발명의 실시예는, 제1층과 제3층 및 제5층을 기준으로 하여 기준층과 하부층에서의 불량발생 여부를 테스트쿠폰에 단선으로 표시하고 있다. 본 발명의 또 다른 양호한 실시예로서, 총6개층의 회로 중 하나의 층을 기준으로 하여 불량발생 여부를 표시할 수 있으며, 데이지 체인(daisy chain) 방식으로 불량발생을 테스트쿠폰에 표시할 수도 있다. In the embodiment of the present invention illustrated in Figs. 2 and 3, the occurrence of defects in the reference layer and the lower layer based on the first layer, the third layer and the fifth layer is indicated by a single line in the test coupon. As another preferred embodiment of the present invention, it is possible to indicate whether a defect has occurred on the basis of one layer of a total of six layers of circuits, and to display a defect occurrence on a test coupon by a daisy chain method .

도3a 내지 도3c는 본 발명에 따른 테스트쿠폰의 공정단면도를 나타낸 도면이다. 도 3a 내지 도3c를 참조하면, 총6개층의 회로층에 대응해서 총6개의 패드(20a, 20b, 20c, 20d, 20e, 20f)가 도시되어 있다. L1층(최상위 표면층)에 대응하여 한쌍의 패드 (20a, 20a')가 형성되어 있으며, 한쌍의 패드 (20a, 20a') 사이는 동박 스트립(15a)이 연결되어 있다. L2층에 대응해서 동박 스트립(15b)으로 연결된 한쌍의 패드(도시되지 않음)가 L2층의 테스트쿠폰에 형성되어 있으며, L2층의 테스트 쿠폰에 형성된 패드는 비아홀을 통해 L1의 테스트쿠폰 패드(20a', 20b)와 연결되어 있다.3A to 3C are process sectional views of a test coupon according to the present invention. 3A to 3C, a total of six pads 20a, 20b, 20c, 20d, 20e and 20f are shown corresponding to a total of six circuit layers. A pair of pads 20a and 20a 'are formed corresponding to the L 1 layer (uppermost surface layer), and a copper foil strip 15a is connected between the pair of pads 20a and 20a'. Corresponding to L 2 layer is formed on a pair of pads (not shown) L test coupons of two layers connected to the copper foil strips (15b), the pad formed on the test coupon of the L 2 layer test of L 1 through a via hole And coupon pads 20a 'and 20b.

마찬가지로, 각층에는 테스트쿠폰이 형성되어 있으며, 각층의 테스트쿠폰은 비아홀 접속을 통해 L1층의 패드(20a, 20b, 20c, 20d, 20e, 20f)와 연결되어 있다. 각층의 테스트쿠폰의 패드들은 각층을 가공하는 단계에서 해당층에 특이사항이 발생하거나 불량발생 시에 서로 연결된 동박스트립이 단선된다.Similarly, each layer is formed has a test coupon, the test coupon of each layer is connected to the pads (20a, 20b, 20c, 20d , 20e, 20f) of the L 1 layer through the via-hole connection. Pads of test coupons of each layer are unevenly formed in the corresponding layer in the step of processing each layer or the copper strips connected to each other are broken when a defect occurs.

결국, 최종적으로 L1층의 테스트쿠폰에 제작된 패드(20a, 20b, 20c, 20d, 20e, 20f)들의 단선여부를 확인하면 어느 층에서 불량이 발생하였는지를 적층 후에도 확인할 수 있게 되는 것이다. After all, it is possible to determine when finally determine whether disconnection of the pad (20a, 20b, 20c, 20d , 20e, 20f) made in the test coupon of the L 1 layer after lamination whether a defect occurs in any layer.

이와 같이 제작된 테스트쿠폰을 공정완료 후에 BBT 검사를 함으로써, 해당제품의 층별불량 여부를 확인하게 된다. 본 발명은 전기적 도통불량이 아닌 패드의 찍힘, 절연성 이물 등의 불량발생 시에도 임의적으로 전기적 불량을 발생시키기 때문에 불량유출을 근본적으로 예방할 수 있다. The BBT test is performed after completion of the test coupon manufactured as described above to check whether the product is defective according to the layer. The present invention is capable of fundamentally preventing defective outflow because it causes an electrical failure arbitrarily even when a pad is stuck not in electrical conduction defect but defective such as an insulating foreign matter.

도3은 본 발명에 따른 테스트쿠폰을 실제 제품에 적용한 실시예를 나타낸 도면이다. 도3을 참조하면, 총4개의 제품 시트(10)가 예시되어 있으며, 시트의 외곽부에 테스트쿠폰(20)이 구비되어 있다. 3 is a view showing an embodiment in which a test coupon according to the present invention is applied to an actual product. Referring to FIG. 3, a total of four product sheets 10 are illustrated, and test coupons 20 are provided on the outer edges of the sheets.

전술한 내용은 후술할 발명의 특허청구범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 본 발명의 특허청구범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술 될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다. The foregoing has somewhat improved the features and technical advantages of the present invention in order to better understand the claims of the invention described below. Additional features and advantages that constitute the claims of the present invention will be described in detail below. It should be appreciated by those skilled in the art that the disclosed concepts and specific embodiments of the invention can be used immediately as a basis for designing or modifying other structures to accomplish the invention and similar purposes.

또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경할 수 있다. In addition, the inventive concepts and embodiments disclosed herein may be used by those skilled in the art as a basis for modifying or designing other structures to accomplish the same purpose of the present invention. It will be apparent to those skilled in the art that such modifications or alterations may be made without departing from the spirit and scope of the invention as defined in the appended claims.

본 발명은 시트 외곽에 마련된 테스트쿠폰에 불량 여부를 마킹하므로, 회로패턴이 미세화하여 해당시트가 작아지더라도 불량을 마킹하는데 어려움이 없다. 또한, 본 발명은 테스트쿠폰에 대해 BBT 검사를 함으로써 어느 층에서 불량이 발생하였는지를 기판을 물리적으로 연마하지 아니하고도 밝혀낼 수 있다. 게다가, 본 발명은 전기적 도전불량이 아닌 경우, 예를 들어 찍힘, 절연성 이물 등의 불량이 발생한 경우에도 불량유출을 근본적으로 차단할 수 있다. The present invention marks the defect on the test coupon provided on the outer side of the sheet, so that even if the circuit pattern becomes finer and the sheet becomes smaller, it is not difficult to mark the defect. Further, the present invention can detect the defect in which layer occurred by conducting BBT test on the test coupon even if the substrate is not physically polished. In addition, the present invention can fundamentally block defective discharges even in the case of non-defective electrical conduction, for example, in the case of being stuck or in the case of defective insulation.

Claims (1)

총 n 개 층(L1, L2, … , Ln)의 동박회로가 적층된 다층의 회로기판에 대해, 다층회로기판 제작 후에 상기 총 n 개 층의 회로 중 어느 층의 회로에 불량이 발생하였는지를 식별할 수 있는 검사 방법에 있어서,
(a) Lk 층(1 ≤ k ≤ n)의 동박회로를 형성하는 단계에서, 회로기판 시트의 외곽에, 동박스트립으로 연결된 한 쌍의 패드와, 인접한 Lk-1 층 테스트쿠폰 패드와 비아홀을 통해 연결된 패드로 구성된 Lk 층 테스트쿠폰을 형성하는 단계;
(b) Lk 층(1 ≤ k ≤ n)의 동박회로를 테스트하고, 불량발생을 발견한 경우 Lk 층 테스트쿠폰의 동박스트립을 스크래치 내어서 단선(open circuited)시켜 불량을 마킹하는 단계;
(c) 상기 단계 (a) 및 (b)를 반복하여 총 n 개 층의 다층회로를 회로기판 시트 외곽에 테스트쿠폰과 함께 제작하는 단계; 및
(d) L1, L2, … , Ln 층에 대응하여 Ln 층의 테스트쿠폰에 제작된 패드들을 프로브하여 단선 여부를 확인함으로써 Lk 층(1 ≤ k ≤ n)의 동박회로에 불량이 발생하였는지 여부를 확인하는 단계
를 포함하는 회로기판 검사방법.A multilayer circuit board in which copper foil circuits of n total of n layers (L 1 , L 2 , ..., L n ) are laminated is defective in a circuit of any of the above n total number of layers The method comprising the steps of:
(a) In the step of forming the copper foil circuit of the L k layer (1 ≤ k ≤ n), a pair of pads connected to the outside of the circuit board sheet by a copper foil strip and a pair of adjacent L k- Forming a L k layer test coupon consisting of pads connected through a pad;
(b) testing the copper foil circuit of the L k layer (1 ≤ k ≤ n), marking the defects by scratching open circuited copper foil strips of the L k layer test coupon when the occurrence of defects is found;
(c) repeating the steps (a) and (b) to manufacture a multilayer circuit having a total of n layers together with a test coupon outside the circuit board sheet; And
(d) L 1 , L 2 , ... , Confirming whether or not a defect has occurred on the copper foil of the circuit by the probe corresponding to the L n layer of the pad making a test coupon of the layer L n determine whether disconnection layer L k (1 ≤ k ≤ n)
Wherein the circuit board inspection method comprises the steps of:
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