KR101567372B1 - 전류 구동 디지털-아날로그 변환기 및 그 전류 구동 디지털-아날로그 변환기의 전류 셀 배치 방법 - Google Patents

전류 구동 디지털-아날로그 변환기 및 그 전류 구동 디지털-아날로그 변환기의 전류 셀 배치 방법 Download PDF

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정성재
이정은
김진화
이주호
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주식회사 레이믹스
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Abstract

구동 신호를 입력받아 스위칭하여 출력하는 다수의 스위칭 블록; 및 상기 스위칭 블록에 전류를 공급하는 전류 셀;을 포함하되, 상기 전류 셀은 N×m 비트의 MSB용 전류 셀과 m 비트의 LSB용 전류 셀을 포함하되, 상기 전류 셀의 배치는, m 비트의 MSB용 전류 셀을 위한 단위 매트릭스를 구성하고, L×L이 2N 이상인 L에 의해 L×L 매트릭스를 구성하되, 상기 L×L 매트릭스의 각 구성의 전부 또는 일부가 상기 단위 매트릭스가 되도록 하여 N×m 비트의 MSB용 전류 셀을 레이아웃 면상에 배치한 것을 특징으로 하는 전류 구동 디지털-아날로그 변환기가 개시된다.

Description

전류 구동 디지털-아날로그 변환기 및 그 전류 구동 디지털-아날로그 변환기의 전류 셀 배치 방법{CURRENT STEERING DIGITAL TO ANALOG CONVERTER AND CURRENT CELL ARRANGEMENT METHOD THEREFOR}
본 발명은 전류 구동 디지털-아날로그 변환기 및 그 전류 구동 디지털-아날로그 변환기의 전류 셀 배치 방법에 관한 것으로, 더욱 상세하게는 각 전류 셀들의 공정상 오차를 최소화할 수 있는 전류 구동 디지털-아날로그 변환기 및 그 전류 구동 디지털-아날로그 변환기의 전류 셀 배치 방법에 관한 것이다.
최근의 고속·고해상도의 디지털-아날로그 변환기(Digital to Analog Conveter, DAC)는 대부분 우수한 성능의 전류 셀(Current Cell)과 스위치(Switch)를 사용하는 전류 구동(Current Steering) 방식에 상위 비트(Most Significant Bit, MSB) 및 하위 비트(Least Significant Bit, LSB)를 분할하는 방식을 사용하고 있다. 이러한 전류 구동 방식의 디지털-아날로그 변환기는 사용되는 전류 셀들이 동일한 특성을 갖도록 해야 하는데, 공정상 발생하는 미스매치 에러(Mismatch Error), 즉 그레이디드 에러(Graded Error)에 의해서 각각의 전류 셀은 어쩔 수 없이 다른 특성을 나타낼 수밖에 없고, 이는 디지털-아날로그 변환기 전체의 특성 열화를 초래하게 된다.
본 발명은 전술한 바와 같은 기술적 과제를 해결하는 데 목적이 있는 발명으로서, 전류 셀들의 그레이디드 에러를 최소화하여 특성을 향상시킨 전류 구동 디지털-아날로그 변환기 및 그 전류 구동 디지털-아날로그 변환기의 전류 셀 배치 방법을 제공하는 것에 그 목적이 있다.
본 발명의 바람직한 일실시예에 따른 전류 구동 디지털-아날로그 변환기는, 구동 신호를 입력받아 스위칭하여 출력하는 다수의 스위칭 블록; 및 상기 스위칭 블록에 전류를 공급하는 전류 셀;을 포함하되, 상기 전류 셀은 N×m 비트의 MSB용 전류 셀과 m 비트의 LSB용 전류 셀을 포함한다. 이때 상기 전류 셀의 배치는, m 비트의 MSB용 전류 셀을 위한 단위 매트릭스를 구성하고, L×L이 2N 이상인 L에 의해 L×L 매트릭스를 구성하되, 상기 L×L 매트릭스의 각 구성의 전부 또는 일부가 상기 단위 매트릭스가 되도록 하여 N×m 비트의 MSB용 전류 셀을 레이아웃 면상에 배치한 것을 특징으로 한다.
아울러, 상기 단위 매트릭스는, K×K가 2m 이상인 K에 의해 K×K의 매트릭스에 의해 구성되고, (2m-1)개의 셀을 동작하는 순서에 따라 K개씩 나누어 K개의 그룹으로 그룹화하되, 제 1 그룹 내지 제 K-1 그룹에는 K개의 셀이 각각 포함되고, 제 K 그룹에는 상기 (2m-1)개의 셀 중 나머지 셀 및 빈 셀이 포함되어 있는 것을 특징으로 한다. 또한, 상기 단위 매트릭스의 중심으로부터, 가로 방향 및 세로 방향으로 각각 대칭하는 위치에 동일한 그룹의 셀이 배치되는 것이 바람직하다. 그리고, 상기 단위 매트릭스의 중심으로부터, 가로 방향 및 세로 방향으로 각각 대칭하는 위치에 서로 인접하는 동작 순서를 갖는 셀이 위치하는 것을 특징으로 한다.
바람직하게는 상기 단위 매트릭스에서 빈 셀에 LSB용 전류 셀을 배치하되, 상기 L×L 매트릭스를 구성하는 각 단위 매트릭스 상에서 동일한 빈 셀의 위치에 LSB용 셀을 배치하는 것을 특징으로 한다. 여기서, 상기 L×L 매트릭스 상에서의 LSB용 (2m-1)개의 셀의 배치가, 상기 단위 매트릭스 상의 MSB용 (2m-1)개의 셀의 배치와 동일한 것이 바람직하다. 아울러, 상기 단위 매트릭스의 각각의 행 및 열에는, 상기 제 1 그룹 내지 상기 제 K-1 그룹에 속한 셀들이 각각 하나씩 포함되어 있고, 상기 제 K 그룹에 속한 셀이 하나 이하 포함되어 있는 것을 특징으로 한다.
즉, m 비트용 전류 셀을 포함하는 전류 구동 디지털-아날로그 변환기에 있어서, 상기 m 비트용 전류 셀의 배치는, K×K가 2m 이상인 K에 의해 K×K의 단위 매트릭스를 구성하되, 상기 K×K의 단위 매트릭스는, (2m-1)개의 셀을 동작하는 순서에 따라 K개씩 나누어 K개의 그룹으로 그룹화하되, 제 1 그룹 내지 제 K-1 그룹에는 K개의 셀이 각각 포함되고, 제 K 그룹에는 상기 (2m-1)개의 셀 중 나머지 셀 및 빈 셀이 포함되어 있는 것을 특징으로 한다.
본 발명의 바람직한 일실시예에 따른 전류 구동 디지털-아날로그 변환기의 전류 셀 배치 방법은, (a) m 비트의 MSB용 전류 셀을 위한 단위 매트릭스를 구성하는 단계; (b) L×L이 2N 이상인 L에 의해 L×L 매트릭스를 구성하고, 상기 L×L 매트릭스의 각 구성의 전부 또는 일부가 상기 단위 매트릭스가 되도록 하여, N×m 비트의 MSB용 전류 셀을 레이아웃 면상에 배치하는 단계; 및 (c) 상기 L×L 매트릭스 상에서 동일한 위치의 비어 있는 셀에 LSB용 전류 셀을 배치하는 단계;를 포함한다.
구체적으로, 상기 (a) 단계는, K×K가 2m 이상인 K에 의해 K×K의 단위 매트릭스를 구성하고, (2m-1)개의 셀을 동작하는 순서에 따라 K개씩 나누어 K개의 그룹으로 그룹화하는 단계;를 포함하되, 제 1 그룹 내지 제 K-1 그룹에는 K개의 셀이 각각 포함되고, 제 K 그룹에는 상기 (2m-1)개의 셀 중 나머지 셀 및 빈 셀이 포함되는 것을 특징으로 한다.
아울러, 상기 (a) 단계는, 상기 단위 매트릭스의 중심으로부터, 가로 방향 및 세로 방향으로 각각 대칭하는 위치에 동일한 그룹의 셀을 배치하는 단계;를 포함하는 것이 바람직하다. 또한, 상기 (a) 단계는, 상기 단위 매트릭스의 중심으로부터, 가로 방향 및 세로 방향으로 각각 대칭하는 위치에 서로 인접하는 동작 순서를 갖는 셀이 위치하도록 배치하는 것을 특징으로 한다. 여기서, 상기 L×L 매트릭스 상에서 LSB용 (2m-1)개의 셀의 배치가, 상기 단위 매트릭스 상의 MSB용 (2m-1)개의 셀의 배치와 동일한 것이 바람직하다. 또한, 상기 단위 매트릭스의 각각의 행 및 열에는, 상기 제 1 그룹 내지 상기 제 K-1 그룹에 속한 셀들이 각각 하나씩 포함되어 있고, 상기 제 K 그룹에 속한 셀이 하나 이하 포함되어 있는 것을 특징으로 한다.
본 발명의 전류 구동 디지털-아날로그 변환기 및 그 전류 구동 디지털-아날로그 변환기의 전류 셀 배치 방법에 따르면, 전류 셀들의 그레이디드 에러를 최소화하여 특성을 향상시킬 수 있다.
도 1a 및 도 1b는 일반적인 전류 구동 디지털-아날로그 변환기의 예시도.
도 2는 그레이디드 에러의 설명도.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 따른 전류 구동 디지털-아날로그 변환기의 전류 셀 배치도.
도 4는 도 3b로부터 LSB 셀만을 별도 도시한 예시도.
도 5a 및 도 5b는 본 발명의 제 2 실시예에 따른 전류 구동 디지털-아날로그 변환기의 전류 셀 배치도.
도 6a 및 도 6b는 본 발명의 제 3 실시예에 따른 전류 구동 디지털-아날로그 변환기의 전류 셀 배치도.
이하, 첨부된 도면을 참조하면서 본 발명의 실시예들에 따른 전류 구동 디지털-아날로그 변환기 및 그 전류 구동 디지털-아날로그 변환기의 전류 셀 배치 방법에 대해 상세히 설명하기로 한다.
본 발명의 하기의 실시예들은 본 발명을 구체화하기 위한 것일 뿐 본 발명의 권리 범위를 제한하거나 한정하는 것이 아님은 물론이다. 본 발명의 상세한 설명 및 실시예로부터 본 발명이 속하는 기술 분야의 전문가가 용이하게 유추할 수 있는 것은 본 발명의 권리 범위에 속하는 것으로 해석된다.
도 1a 및 도 1b는 일반적인 전류 구동 디지털-아날로그 변환기의 예시도이다. 도 1a는 P-MOS 트랜지스터에 의해 구현되었고, 도 1b는 N-MOS 트랜지스터에 의해 구현되었다.
도 1a 및 도 1b로부터 알 수 있는 바와 같이 전류 구동 디지털-아날로그 변환기는, N×m 비트의 MSB(Most Significant Bit)와 m 비트의 LSB(Least Significant Bit)를 포함한다. 또한, 각각의 비트는, 구동 신호를 입력받아 스위칭하여 출력하는 스위칭 블록(10)과 스위칭 블록(10)에 전류를 공급하는 전류 셀(20)을 각각 포함한다.
전류 구동 방식의 디지털-아날로그 변환기는 사용되는 전류 셀(20)들이 동일한 특성을 갖도록 해야 하는데, 공정상 발생하는 미스매치 에러(Mismatch Error), 즉 그레이디드 에러(Graded Error)에 의해서 각각의 전류 셀(20)은 어쩔 수 없이 다른 특성을 나타낼 수밖에 없다.
도 2는 그레이디드 에러의 설명도이다.
도 2와 같이 16개의 전류 셀(20)을 일렬로 칩(Chip)의 레이아웃 면상에 배치할 경우, 전류 셀(20)의 미스매치를 최소화하기 위해 고려해야할 주된 공정상 에러(Error)는 중심을 기준으로 양쪽이 세로축 대칭으로 발생하는 그레이디드 에러이며, 이를 최소화하도록 전류 셀(20)을 배치해야 한다. 예를 들어 1번 위치에 첫 번째 전류 셀(20)을 위치시키고, 이는 전류가 작게 흐르는 상황이라고 한다면 두 번째 전류 셀(20)은 16번에 위치시켜서, 첫 번째와 두 번째 전류 셀(20)이 함께 켜졌을 때 전류 에러가 상쇄되도록 해야 미스매치에 의한 특성 열화를 최소화할 수 있다.
아울러, 한가지 더 고려해야 할 점은, 이러한 배치가 일차원적인 배치에 그치지 않고, 이차원적인 배열을 고려해서 칩의 레이아웃(Layout) 면상에 배치해야 공정상 미스매치 에러를 최소화할 수 있다. 또한, MSB와 LSB의 구성 순서를 같게 함으로써, 내부적으로 연결되는 라인(Line)의 복잡성을 최소화하는 것이 중요하다.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 따른 전류 구동 디지털-아날로그 변환기의 전류 셀(20) 배치도이다. 도 3a 및 도 3b의 좌측 도면은 각각 m 비트의 MSB용 전류 셀(20)을 위한 단위 매트릭스의 구성도이고, 우측 도면은 단위 매트릭스를 이용한 N×m 비트의 MSB용 전류 셀(20)과 m 비트의 LSB용 전류 셀(20)의 배치에 관한 것이다.
도 3a에서 ①, ②, ③, ④는 각각의 전류 셀(20) 그룹을 나타내고, 도 3b에서 1 내지 15는 동작 순서에 따른 전류 셀(20)의 번호를 나타낸다.
도 3a 및 도 3b로부터 알 수 있는 바와 같이, 본 발명에 따르면 단위 매트릭스에서의 MSB용 전류 셀(20)의 배치는, K×K가 2m 이상인 K에 의해 K×K의 매트릭스를 구성하고, (2m-1)개의 셀을 동작하는 순서에 따라 K개씩 나누어 K개의 그룹으로 그룹화하되, 제 1 그룹 내지 제 K-1 그룹에는 K개의 셀이 각각 포함되고, 제 K 그룹에는 (2m-1)개의 셀 중 나머지 셀 및 빈 셀이 포함되게 된다. 구체적으로 설명하자면, 제 1 셀 내지 제 K 셀은 제 1 그룹에, 제 K+1 셀 내지 제 2K 셀은 제 2 그룹에, 제 2(K-1)+1 셀 내지 제 (2m-1) 셀은 제 K 그룹에 속하게 된다.
즉, 도 3a 및 도 3b와 같이 m이 4인 경우, 4비트(bits)의 MSB를 위해 24=16=4×4가 되므로, K=4, 즉, 4×4 매트릭스에 의해, 각각 4개의 셀을 포함하는 4개의 그룹으로 셀을 그룹화한다. 이때 제 1 그룹 내지 제 3 그룹은 4개의 전류 셀(20)을 포함하고, 제 4 그룹에는 3개의 전류 셀(20)과 하나의 빈 셀이 포함되게 된다.
또한, 본 발명에 따르면, 단위 매트릭스에서의 셀의 배치는 K×K 매트릭스의 중심으로부터 가로 방향 및 세로 방향으로 각각 대칭하는 위치에 동일한 그룹의 셀이 배치되게 된다. 구체적으로, 가로 방향 및 세로 방향으로 각각 대칭하는 위치에, 제 1 셀 내지 제 (2m-1) 셀 중 서로 인접하는 동작 순서를 갖는 셀(20)이 위치하는 것이 바람직하다. 여기서, 제 1 셀 내지 제 (2m-1) 셀은 동작 순서에 따른 셀 번호이다.
아울러, 단위 매트릭스의 각각의 행 및 열에는, 제 1 그룹 내지 제 K-1 그룹에 속한 셀들이 각각 하나씩 포함되어 있고, 제 K 그룹에 속한 셀이 하나 이하 포함되어 있는 것이 바람직하다. 이때, 제 1 셀 내지 제 (2m-1) 셀이 차례로 K개씩 제 1 그룹 내지 제 K-1 그룹 및 나머지 셀이 제 K 그룹에 포함되도록 배치할 필요가 있다.
도 3a 및 도 3b를 보면, 단위 매트릭스 상에 중심(0, 0)을 기준으로 (1, 1)과 대칭하는 위치인 (-1, -1) 위치에 동일한 그룹 ①의 셀이 배치되어 있는 것을 알 수 있다. 즉, (1, 1)의 위치에는 제 2 셀이 위치하고, (-1, -1)의 위치에는 제 1 셀이 위치하여, 인접하는 순서로 서로 동작하는 셀인 것을 알 수 있다. 여기서 인접하는 순서로 서로 동작하는 셀의 의미는, 하나의 전류 셀이 해당 스위칭 블록이 동작하여 전류를 공급 후, 그 이전 또는 그 다음의 스위칭 블록의 동작을 위해 전류를 공급하는 하나의 전류 셀(20)의 이전 또는 다음에 동작하는 전류 셀(20)을 의미한다.
또한, 단위 매트릭스 상에서 제 1 행 내지 제 4 행에는 각각 제 1 그룹 내지 제 3 그룹에 속한 셀들이 하나씩 포함되어 있고, 제 1 열 내지 제 4 열에도 각각 제 1 그룹 내지 제 3 그룹에 속한 셀들이 하나씩 포함되어 있음을 알 수 있다. 또한, 제 4 그룹에 속한 셀들은 각 행 및 각 열에 하나 또는 '0'개 포함되어 있는 것을 알 수 있다.
아울러, 본 발명에 따르면 단위 매트릭스에서 빈 셀에 LSB용 전류 셀(20)을 배치하되, L×L 매트릭스 상에서 동일한 위치에 LSB용 전류 셀(20)을 배치하는 것을 특징으로 한다. 또한, L×L 매트릭스 상에서의 LSB용 (2m-1)개의 셀의 배치가, 단위 매트릭스 상의 MSB용 (2m-1)개의 셀의 배치와 동일한 것이 바람직하다. 이때, N 및 m은 동일한 숫자인 것이 바람직하다. N 비트를 위한 L의 설정은, L×L이 2N 이상인 L에 의해 L×L 매트릭스를 구성하는 것에 의해 이루어질 수 있다. 아울러, L×L 매트릭스의 각 구성의 전부 또는 일부가 단위 매트릭스가 되면 족하다. 즉 L×L 매트릭스의 각 구성 매트릭스 중 L×L개 모두를 단위 매트릭스로 하고 전류 셀(20)의 배치 완료 후 사용되지 않는 단위 매트릭스를 비울 수도 있고, L×L 매트릭스의 각 구성 매트릭스 중 N 비트를 위해 사용되는 (2N-1)개의 구성 매트릭스는 단위 매트릭스로 하고, 나머지인 (L×L-(2N-1))개의 구성 매트릭스는 처음부터 비워 둘 수도 있다.
도 4는 도 3b로부터 LSB 셀만을 별도 도시한 예시도이다.
도 4로부터 알 수 있는 바와 같이, LSB용 (2m-1)개의 셀의 배치가 단위 매트릭스 상의 MSB용 (2m-1)개의 셀의 배치와 동일한 것을 알 수 있다. 참고로, 도 3a, 도 3b 및 도 4에서, N 및 m은 각각 4로 동일한 것을 알 수 있다.
도 3a 및 도 3b에 의한 4×4 비트 MSB 및 4 비트 LSB에 의한 전류 구동 디지털-아날로그 변환기의 동작에 대해 구체적으로 설명하기로 하자.
4×4 비트 MSB 및 4 비트 LSB 구조는 총 255개의 전류 셀(20)이 있으며, 4 비트의 LSB용 전류 셀(20) 15개가 순차적으로 모두 켜지고 나면, MSB 1 비트(16개)에 해당하는 전류 셀(20)이 켜지면서 LSB용 전류 셀(20)(15개)이 모두 꺼지게 된다. 그 후 다시 LSB용 전류 셀(20)이 순차적으로 모두 켜지고 나면 MSB 1비트(16개)에 해당하는 전류 셀(20)이 하나 더 켜지면서 LSB용 전류 셀(20)(15개)이 모두 꺼지게 된다. 이러한 과정을 반복하면서 풀 스케일(Full Scale)값인 최대 코드(Max. code)가 인가된다면 총 255개의 전류 셀(20)이 켜지게 된다. 16개의 셀들로 구성된 단위 매트릭스를 가지고 미스매치를 최소화하기 위해서 전류 셀(20)을 상술한 바와 같이 배치하면 된다.
배치가 완료되면, MSB(16개의 전류 셀(20)이 동시에 켜지고 꺼지는 묶음) 1비트는 이 16개의 구성된 단위 매트릭스를 이차원 배열(가로 4 × 세로 4)로 배치하여 이 256개 중에서 번호가 같은 16개의 전류 셀(20)끼리 연결하면 된다. 이때, 서로 연결되는 라인(Line)의 복잡성을 최소화하기 위해서 16개로 구성된 단위 매트릭스 중에서 MSB에서 사용하지 않는 16번에 해당하는 부분의 전류 셀(20)을 LSB에 같은 순서로 할당한다. 이렇게 함으로써, MSB용 전류 셀(20)과 LSB용 전류 셀(20)의 라인간 연결 복잡성을 최소화하면서, 미스매치에 의한 영향을 최소화하는 레이아웃 배치를 할 수 있게 된다.
도 5a 및 도 5b는 본 발명의 제 2 실시예에 따른 전류 구동 디지털-아날로그 변환기의 전류 셀(20) 배치도이다. 도 5a 및 도 5b의 좌측 도면은 각각 m 비트의 MSB용 전류 셀(20)을 위한 단위 매트릭스의 구성도이고, 우측 도면은 단위 매트릭스를 이용한 N×m 비트의 MSB용 전류 셀(20)과 m 비트의 LSB용 전류 셀(20)의 배치에 관한 것이다. 도 5a 및 도 5b에서 N 및 m은 각각 5이다.
도 5a에서 ①, ②, ③, ④, ⑤ 및 ⑥은 각각의 전류 셀(20) 그룹을 나타내고, 도 5b에서 1 내지 31은 동작 순서에 따른 전류 셀(20)의 번호를 나타낸다.
도 5b의 좌측 도면의 K=6인 K×K 단위 매트릭스의 중심으로부터, (2,1), (3,2), (-1,3), (-2,-1), (-3,1)이 빈 셀이 되고, 이 중 우측 도면로부터 알 수 있는 바와 같이, (3, 2) 위치에는 LSB용 전류 셀이 위치하게 된다.
또한, 우측 도면의 L=6인 L×L의 매트릭스에서도, (2,1), (-1,3), (-2,-1), (-3,1)는 N×m 비트용 MSB 및 m 비트용 LSB에서 사용하지 않을 수 있는 빈 셀로 존재할 수 있다.
도 6a 및 도 6b는 본 발명의 제 3 실시예에 따른 전류 구동 디지털-아날로그 변환기의 전류 셀(20) 배치도이다. 도 6a 및 도 6b에서 m은 6인 단위 매트릭스의 구성도로, N까지 확장한 도면은 생략되었다. 도 6a에서 ① 내지 ⑧은 각각의 전류 셀(20) 그룹을 나타내고, 도 6b에서 1 내지 63은 동작 순서에 따른 전류 셀(20)의 번호를 나타낸다.
본 발명의 바람직한 일실시예에 따른 전류 구동 디지털-아날로그 변환기의 전류 셀(20) 배치 방법은, m 비트의 MSB용 전류 셀(20)을 위한 단위 매트릭스를 구성하는 단계(S10), L×L이 2N 이상인 L에 의해 L×L 매트릭스를 구성하고, L×L 매트릭스의 각 구성의 전부 또는 일부가 단위 매트릭스가 되도록 하여, N×m 비트의 MSB용 전류 셀(20)을 레이아웃 면상에 배치하는 단계(S20) 및 L×L 매트릭스 상에서 동일한 위치의 비어 있는 셀에 LSB용 전류 셀(20)을 배치하는 단계(S30)을 포함한다.
구체적으로 S10 단계는, K×K가 2m 이상인 K에 의해 K×K의 단위 매트릭스를 구성하고, (2m-1)개의 셀을 동작하는 순서에 따라 K개씩 나누어 K개의 그룹으로 그룹화하는 단계 및 K×K의 단위 매트릭스의 중심으로부터, 가로 방향 및 세로 방향으로 각각 대칭하는 위치에 동일한 그룹의 셀을 배치하는 단계를 포함한다. 구체적으로 그룹화하는 단계는, 제 1 셀 내지 제 K 셀은 제 1 그룹에, 제 K+1 셀 내지 제 2K 셀은 제 2 그룹에, 제 2(K-1)+1 셀 내지 제 (2m-1) 셀은 제 K 그룹으로 그룹화하게 된다.
S10 단계에서, 제 1 그룹 내지 제 K-1 그룹에는 K개의 셀이 각각 포함되고, 제 K 그룹에는 (2m-1)개의 셀 중 나머지 셀 및 빈 셀이 포함되되, 제 1 셀 내지 제 (2m-1) 셀이 차례로 K개씩 제 1 그룹 내지 상기 제 K 그룹에 포함되는 것을 특징으로 한다. 또한, S10 단계는, K×K의 단위 매트릭스의 중심으로부터, 가로 방향 및 세로 방향으로 각각 대칭하는 위치에 제 1 셀 내지 제 (2m-1) 셀 중 서로 인접하는 동작 순서를 갖는 셀이 위치하도록 배치하는 것이 바람직하다. 여기서, 제 1 셀 내지 제 (2m-1) 셀은 동작 순서에 따른 셀 번호이다.
아울러, 단위 매트릭스의 각각의 행 및 열에는, 제 1 그룹 내지 제 K-1 그룹에 속한 셀들이 각각 하나씩 포함되어 있고, 제 K 그룹에 속한 셀이 하나 이하 포함되어 있는 것을 특징으로 한다.
또한, S20 단계로부터 알 수 있는 바와 같이, L×L의 매트릭스의 각 구성의 전부 또는 일부가 단위 매트릭스가 되면 족하다. 즉 L×L의 매트릭스의 각 구성 매트릭스 중 L×L개 모두를 단위 매트릭스로 하고 전류 셀의 배치 완료 후 사용되지 않는 구성 매트릭스를 비워둘 수도 있고, L×L의 매트릭스의 각 구성 매트릭스 중 N 비트를 위해 사용되는 (2N-1)개의 구성 매트릭스는 단위 매트릭스로 하고, 나머지인 (L×L-((2N-1))개의 구성 매트릭스는 처음부터 비워 둘 수도 있다.
아울러, L×L 매트릭스 상에서 LSB용 (2m-1)개의 셀의 배치가, 단위 매트릭스 상의 MSB용 (2m-1)개의 셀의 배치와 동일한 것이 바람직하다.
상술한 바와 같이, 본 발명의 전류 구동 디지털-아날로그 변환기 및 그 전류 구동 디지털-아날로그 변환기의 전류 셀 배치 방법에 따르면, 전류 셀들의 그레이디드 에러를 최소화하여 특성을 향상시킬 수 있음을 알 수 있다.
10 : 스위칭 블록
20 : 전류 셀

Claims (18)

  1. 구동 신호를 입력받아 스위칭하여 출력하는 다수의 스위칭 블록; 및 상기 스위칭 블록에 전류를 공급하는 전류 셀;을 포함하되,
    상기 전류 셀은 N×m 비트의 MSB용 전류 셀과 m 비트의 LSB용 전류 셀을 포함하되,
    상기 전류 셀의 배치는,
    m 비트의 MSB용 전류 셀을 위한 단위 매트릭스를 구성하고, L×L이 2N 이상인 L에 의해 L×L 매트릭스를 구성하되, 상기 L×L 매트릭스의 각 구성의 전부 또는 일부가 상기 단위 매트릭스가 되도록 하여 N×m 비트의 MSB용 전류 셀을 레이아웃 면상에 배치한 것을 특징으로 하는 전류 구동 디지털-아날로그 변환기.
  2. 제1항에 있어서,
    상기 단위 매트릭스는,
    K×K가 2m 이상인 K에 의해 K×K의 매트릭스에 의해 구성되고, (2m-1)개의 셀을 동작하는 순서에 따라 K개씩 나누어 K개의 그룹으로 그룹화하되, 제 1 그룹 내지 제 K-1 그룹에는 K개의 셀이 각각 포함되고, 제 K 그룹에는 상기 (2m-1)개의 셀 중 나머지 셀 및 빈 셀이 포함되어 있는 것을 특징으로 하는 전류 구동 디지털-아날로그 변환기.
  3. 제2항에 있어서,
    상기 단위 매트릭스의 중심으로부터, 가로 방향 및 세로 방향으로 각각 대칭하는 위치에 동일한 그룹의 셀이 배치되는 것을 특징으로 하는 전류 구동 디지털-아날로그 변환기.
  4. 제2항에 있어서,
    상기 단위 매트릭스의 중심으로부터, 가로 방향 및 세로 방향으로 각각 대칭하는 위치에 서로 인접하는 동작 순서를 갖는 셀이 위치하는 것을 특징으로 하는 전류 구동 디지털-아날로그 변환기.
  5. 제2항에 있어서,
    상기 단위 매트릭스에서 빈 셀에 LSB용 전류 셀을 배치하되,
    상기 L×L 매트릭스를 구성하는 각 단위 매트릭스 상에서 동일한 빈 셀의 위치에 LSB용 셀을 배치하는 것을 특징으로 하는 전류 구동 디지털-아날로그 변환기.
  6. 제5항에 있어서,
    상기 L×L 매트릭스 상에서의 LSB용 (2m-1)개의 셀의 배치가, 상기 단위 매트릭스 상의 MSB용 (2m-1)개의 셀의 배치와 동일한 것을 특징으로 하는 전류 구동 디지털-아날로그 변환기.
  7. 제2항에 있어서,
    상기 단위 매트릭스의 각각의 행 및 열에는,
    상기 제 1 그룹 내지 상기 제 K-1 그룹에 속한 셀들이 각각 하나씩 포함되어 있고, 상기 제 K 그룹에 속한 셀이 하나 이하 포함되어 있는 것을 특징으로 하는 전류 구동 디지털-아날로그 변환기.
  8. m 비트용 전류 셀을 포함하는 전류 구동 디지털-아날로그 변환기에 있어서,
    상기 m 비트용 전류 셀의 배치는,
    K×K가 2m 이상인 K에 의해 K×K의 단위 매트릭스를 구성하되,
    상기 K×K의 단위 매트릭스는,
    (2m-1)개의 셀을 동작하는 순서에 따라 K개씩 나누어 K개의 그룹으로 그룹화하되, 제 1 그룹 내지 제 K-1 그룹에는 K개의 셀이 각각 포함되고, 제 K 그룹에는 상기 (2m-1)개의 셀 중 나머지 셀 및 빈 셀이 포함되어 있는 것을 특징으로 하는 전류 구동 디지털-아날로그 변환기.
  9. 제8항에 있어서,
    상기 단위 매트릭스의 중심으로부터, 가로 방향 및 세로 방향으로 각각 대칭하는 위치에 동일한 그룹의 셀이 배치되는 것을 특징으로 하는 전류 구동 디지털-아날로그 변환기.
  10. 제8항에 있어서,
    상기 단위 매트릭스의 중심으로부터, 가로 방향 및 세로 방향으로 각각 대칭하는 위치에 서로 인접하는 동작 순서를 갖는 셀이 위치하는 것을 특징으로 하는 전류 구동 디지털-아날로그 변환기.
  11. 제9항 또는 제10항 중 어느 한 항에 있어서,
    상기 단위 매트릭스의 각각의 행 및 열에는,
    상기 제 1 그룹 내지 상기 제 K-1 그룹에 속한 셀들이 각각 하나씩 포함되어 있고, 상기 제 K 그룹에 속한 셀이 하나 이하 포함되어 있는 것을 특징으로 하는 전류 구동 디지털-아날로그 변환기.
  12. 전류 구동 디지털-아날로그 변환기의 전류 셀 배치 방법에 있어서,
    (a) m 비트의 MSB용 전류 셀을 위한 단위 매트릭스를 구성하는 단계; 및
    (b) L×L이 2N 이상인 L에 의해 L×L 매트릭스를 구성하고, 상기 L×L 매트릭스의 각 구성의 전부 또는 일부가 상기 단위 매트릭스가 되도록 하여, N×m 비트의 MSB용 전류 셀을 레이아웃 면상에 배치하는 단계;를 포함하는 전류 구동 디지털-아날로그 변환기의 전류 셀 배치 방법.
  13. 제12항에 있어서,
    상기 (a) 단계는,
    K×K가 2m 이상인 K에 의해 K×K의 단위 매트릭스를 구성하고, (2m-1)개의 셀을 동작하는 순서에 따라 K개씩 나누어 K개의 그룹으로 그룹화하는 단계;를 포함하되,
    제 1 그룹 내지 제 K-1 그룹에는 K개의 셀이 각각 포함되고, 제 K 그룹에는 상기 (2m-1)개의 셀 중 나머지 셀 및 빈 셀이 포함되는 것을 특징으로 하는 전류 구동 디지털-아날로그 변환기의 전류 셀 배치 방법.
  14. 제13항에 있어서,
    상기 (a) 단계는,
    상기 단위 매트릭스의 중심으로부터, 가로 방향 및 세로 방향으로 각각 대칭하는 위치에 동일한 그룹의 셀을 배치하는 단계;를 포함하는 것을 특징으로 하는 전류 구동 디지털-아날로그 변환기의 전류 셀 배치 방법.
  15. 제14항에 있어서,
    상기 (a) 단계는,
    상기 단위 매트릭스의 중심으로부터, 가로 방향 및 세로 방향으로 각각 대칭하는 위치에 서로 인접하는 동작 순서를 갖는 셀이 위치하도록 배치하는 것을 특징으로 하는 전류 구동 디지털-아날로그 변환기의 전류 셀 배치 방법.
  16. 제13항에 있어서,
    상기 전류 셀 배치 방법은,
    (c) 상기 L×L 매트릭스 상에서 동일한 위치의 비어 있는 셀에 LSB용 전류 셀을 배치하는 단계;를 더 포함하는 것을 특징으로 하는 전류 구동 디지털-아날로그 변환기의 전류 셀 배치 방법.
  17. 제16항에 있어서,
    상기 L×L 매트릭스 상에서 LSB용 (2m-1)개의 셀의 배치가, 상기 단위 매트릭스 상의 MSB용 (2m-1)개의 셀의 배치와 동일한 것을 특징으로 하는 전류 구동 디지털-아날로그 변환기의 전류 셀 배치 방법.
  18. 제13항에 있어서,
    상기 단위 매트릭스의 각각의 행 및 열에는,
    상기 제 1 그룹 내지 상기 제 K-1 그룹에 속한 셀들이 각각 하나씩 포함되어 있고, 상기 제 K 그룹에 속한 셀이 하나 이하 포함되어 있는 것을 특징으로 하는 전류 구동 디지털-아날로그 변환기의 전류 셀 배치 방법.
KR1020140094488A 2014-07-25 2014-07-25 전류 구동 디지털-아날로그 변환기 및 그 전류 구동 디지털-아날로그 변환기의 전류 셀 배치 방법 KR101567372B1 (ko)

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