KR101526632B1 - Ｓｉ（１－ｖ－ｗ－ｘ）ＣｗＡｌｘＮｖ 기재의 제조 방법, 에피택셜 웨이퍼의 제조 방법, Ｓｉ（１－ｖ－ｗ－ｘ）ＣｗＡｌｘＮｖ 기재 및 에피택셜 웨이퍼 - Google Patents

Ｓｉ（１－ｖ－ｗ－ｘ）ＣｗＡｌｘＮｖ 기재의 제조 방법, 에피택셜 웨이퍼의 제조 방법, Ｓｉ（１－ｖ－ｗ－ｘ）ＣｗＡｌｘＮｖ 기재 및 에피택셜 웨이퍼 Download PDF

Info

Publication number
KR101526632B1
KR101526632B1 KR1020107020566A KR20107020566A KR101526632B1 KR 101526632 B1 KR101526632 B1 KR 101526632B1 KR 1020107020566 A KR1020107020566 A KR 1020107020566A KR 20107020566 A KR20107020566 A KR 20107020566A KR 101526632 B1 KR101526632 B1 KR 101526632B1
Authority
KR
South Korea
Prior art keywords
vwx
substrate
layer
grown
present
Prior art date
Application number
KR1020107020566A
Other languages
English (en)
Other versions
KR20100133978A (ko
Inventor
잇세이 사토
미치마사 미야나가
신스케 후지와라
히데아키 나카하타
Original Assignee
스미토모덴키고교가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스미토모덴키고교가부시키가이샤 filed Critical 스미토모덴키고교가부시키가이샤
Publication of KR20100133978A publication Critical patent/KR20100133978A/ko
Application granted granted Critical
Publication of KR101526632B1 publication Critical patent/KR101526632B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/0617—AIII BV compounds, where A is Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/24—Vacuum evaporation
    • C23C14/28—Vacuum evaporation by wave energy or particle radiation
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C30B23/08—Epitaxial-layer growth by condensing ionised vapours
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/38—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B28/00—Production of homogeneous polycrystalline material with defined structure
    • C30B28/12—Production of homogeneous polycrystalline material with defined structure directly from the gas state
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B28/00—Production of homogeneous polycrystalline material with defined structure
    • C30B28/12—Production of homogeneous polycrystalline material with defined structure directly from the gas state
    • C30B28/14—Production of homogeneous polycrystalline material with defined structure directly from the gas state by chemical reaction of reactive gases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24355—Continuous and nonuniform or irregular surface on layer or component [e.g., roofing, etc.]
    • Y10T428/24471—Crackled, crazed or slit

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)
  • Physical Vapour Deposition (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Abstract

본 발명은 크랙의 발생을 억제하며 가공성이 용이한 Si(1-v-w-x)CwAlxNv 기재(基材)의 제조 방법, 에피택셜 웨이퍼의 제조 방법, Si(1-v-w-x)CwAlxNv 기재 및 에피택셜 웨이퍼를 제공한다. Si(1-v-w-x)CwAlxNv 기재(10a)의 제조 방법은 이하의 공정을 포함한다. 먼저, Si 기판(11)을 준비한다. 그리고, Si 기판 상에 Si(1-v-w-x)CwAlxNv층(0<v<1, 0<w<1, 0<x<1, 0<v+w+x<1)을 550℃ 미만의 온도에서 성장시킨다.

Description

Ｓｉ（１－ｖ－ｗ－ｘ）ＣｗＡｌｘＮｖ 기재의 제조 방법, 에피택셜 웨이퍼의 제조 방법, Ｓｉ（１－ｖ－ｗ－ｘ）ＣｗＡｌｘＮｖ 기재 및 에피택셜 웨이퍼{METHOD OF MANUFACTURING A Ｓｉ（１－ｖ－ｗ－ｘ）ＣｗＡｌｘＮｖ SUBSTRATE, METHOD OF MANUFACTURING AN EPITAXIAL WAFER, Ｓｉ（１－ｖ－ｗ－ｘ）ＣｗＡｌｘＮｖ SUBSTRATE, AND EPITAXIAL WAFER}
본 발명은 Si(1-v-w-x)CwAlxNv 기재의 제조 방법, 에피택셜 웨이퍼의 제조 방법, Si(1-v-w-x)CwAlxNv 기재 및 에피택셜 웨이퍼에 관한 것이다.
6.2 eV의 에너지 밴드갭, 약 3.3 WK-1㎝-1의 열전도율 및 높은 전기 저항을 갖는 AlN(질화알루미늄) 결정 등의 Al(1-y-z)GayInzN(0≤y≤1, 0≤z≤1, 0≤y+z≤1) 결정은 단파장의 광디바이스, 파워 전자 디바이스 등의 반도체 디바이스용의 재료로서 이용되고 있다. 이러한 결정은 종래부터 기상 성장법 등으로 하지 기판 상에 성장시킴으로써 얻고 있다.
이러한 재료를 성장시키기 위해 이용되는 하지 기판으로서, Si(1-v-w-x)CwAlxNv 기재가 주목받고 있다. 이러한 Si(1-v-w-x)CwAlxNv 기재의 제조 방법으로서, 예컨대 미국 특허 제4382837호 명세서(특허문헌 1), 미국 특허 제6086672호 명세서(특허문헌 2) 및 일본 특허 공표 제2005-506695호 공보(특허문헌 3)를 들 수 있다.
상기 특허문헌 1에는, 1900℃∼2020℃에서 원료를 가열하여, Al2O3(사파이어) 상에 (SiC)(1-x)(AlN)x 결정을 제조하는 것이 개시되어 있다. 또한, 상기 특허문헌 2에는, 1810℃∼2492℃에서 원료를 가열하여, SiC(탄화규소) 상에 1700℃∼2488℃에서 (SiC)(1-x)(AlN)x 결정을 성장시키는 것이 개시되어 있다. 또한, 상기 특허문헌 3에는, 원료 가스의 온도를 550℃∼750℃로 하여, Si(실리콘) 상에 (SiC)(1-x)(AlN)x 결정을 성장시키는 것이 개시되어 있다.
미국 특허 제4382837호 명세서 미국 특허 제6086672호 명세서 일본 특허 공표 제2005-506695호 공보
그러나, 상기 특허문헌 1 및 2에서는, Al2O3 기판 및 SiC 기판 상에 (SiC)(1-x)(AlN)x 결정을 성장시킨다. Al2O3 기판 및 SiC 기판은 화학적으로 매우 안정된 재료이기 때문에, 습식 에칭 등의 가공이 곤란하다. 이 때문에, Al2O3 기판 및 SiC 기판의 두께를 얇게 하는 것, Al2O3 기판 및 SiC 기판을 제거하는 것 등이 곤란하다고 하는 문제가 있다.
또한, 상기 특허문헌 2에서는, 결정 성장면의 온도를 1700℃∼2488℃의 고온으로 한다. 상기 특허문헌 1에서는 1900℃∼2020℃로 원료를 가열한다. 이 때문에, 상기 특허문헌 1의 Al2O3 기판의 표면 온도는 원료의 온도보다는 낮지만, 상기 특허문헌 2와 같은 정도의 고온이다.
상기 특허문헌 3에서는, 원료 가스의 온도를 약 550℃∼750℃로 한다. (SiC)(1-x)(AlN)x 결정을 성장시키기 위해서는 원료 가스를 Si 기판의 표면에서 반응시킬 필요가 있기 때문에, 적어도 Si 기판의 표면 온도는 원료 가스의 온도보다 높게 할 필요가 있다. 따라서, 상기 특허문헌 3에서의 Si 기판의 표면 온도는 적어도 550℃를 넘는 온도이다.
이와 같이, 상기 특허문헌 1∼3에서는, 550℃을 넘는 고온에서 (SiC)(1-x)(AlN)x 결정을 성장시킨다. (SiC)(1-x)(AlN)x 결정을 얻기 위해서는, (SiC)(1-x)(AlN)x 결정의 성장 종료 후에, 상온까지 냉각하여 (SiC)(1-x)(AlN)x 결정을 장치로부터 취득할 필요가 있다. 그러나, (SiC)(1-x)(AlN)x 결정과, Al2O3, SiC 및 Si는 열팽창 계수가 다르다. 이 때문에, 냉각 시에 열팽창률의 차이에 의해 (SiC)(1-x)(AlN)x 결정은 응력을 받는다. 성장 온도부터 실온까지의 온도차가 클수록, (SiC)(1-x)(AlN)x 결정이 받는 응력이 크다. 상기 특허문헌 1∼3은 고온에서 성장시키기 때문에, (SiC)(1-x)(AlN)x 결정에 큰 응력이 가해진다. 따라서, (SiC)(1-x)(AlN)x 결정에 크랙이 생기기 쉽다고 하는 문제가 있다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 목적은 크랙의 발생을 억제하며, 가공성이 용이한 Si(1-v-w-x)CwAlxNv 기재의 제조 방법, 에피택셜 웨이퍼의 제조 방법, Si(1-v-w-x)CwAlxNv 기재 및 에피택셜 웨이퍼를 제공하는 것이다.
본 발명자는 Si(1-v-w-x)CwAlxNv층에 생기는 크랙을 억제하기 위해서는, Si(1-v-w-x)CwAlxNv층을 성장시키는 온도부터 실온까지의 온도차를 작게 하는 것이 효과적인 것을 발견하였다. 그래서, 본 발명자는 Si(1-v-w-x)CwAlxNv층에 생기는 크랙을 억제하기 위한 Si(1-v-w-x)CwAlxNv층의 성장 온도를 예의 연구한 결과, 550℃ 미만으로 함으로써 크랙을 억제할 수 있는 것을 발견하였다.
즉, 본 발명의 Si(1-v-w-x)CwAlxNv 기재의 제조 방법은 이하의 공정을 포함한다. 먼저, Si 기판을 준비한다. 그리고, Si 기판 상에 Si(1-v-w-x)CwAlxNv층(0<v<1, 0<w<1, 0<x<1, 0<v+w+x<1)을 550℃ 미만의 온도에서 성장시킨다.
본 발명의 Si(1-v-w-x)CwAlxNv 기재의 제조 방법에 따르면, Si(1-v-w-x)CwAlxNv층을 550℃ 미만에서 성장시킨다. Si(1-v-w-x)CwAlxNv층의 성장 종료 후에, 상온까지 냉각할 때에, Si 기판과 Si(1-v-w-x)CwAlxNv층의 열팽창률의 차이에 의해 Si(1-v-w-x)CwAlxNv층에 응력이 가해진다. 그러나, 성장 온도를 550℃ 미만으로 하였을 때에 Si(1-v-w-x)CwAlxNv층에 가해지는 응력은 Si(1-v-w-x)CwAlxNv층에 크랙이 생기는 것을 억제할 수 있는 크기이다. 따라서, 성장시키는 Si(1-v-w-x)CwAlxNv층에 생기는 크랙의 발생을 억제할 수 있다.
또한, Si 기판 상에 Si(1-v-w-x)CwAlxNv층을 성장시킨다. Si 기판은 벽개성이 높고, 산에 의한 에칭이 용이하다. 이 때문에, Si 기판의 두께를 얇게 하기 위한 가공, Si 기판을 제거하기 위한 가공이 용이하다. 따라서, 가공성이 용이한 Si(1-v-w-x)CwAlxNv 기재를 제조할 수 있다.
상기 Si(1-v-w-x)CwAlxNv 기재의 제조 방법에 있어서, 바람직하게는 상기 성장 공정 후에, Si 기판을 제거하는 공정을 더 포함한다.
전술한 바와 같이, Si 기판은 가공성이 용이하다. 이 때문에, Si 기판을 용이하게 제거할 수 있다. 따라서, Si 기판을 포함하지 않으며, 또한 크랙의 발생을 억제한 Si(1-v-w-x)CwAlxNv층을 구비한 Si(1-v-w-x)CwAlxNv 기재를 용이하게 제조할 수 있다.
상기 Si(1-v-w-x)CwAlxNv 기재의 제조 방법에 있어서, 바람직하게는 성장 공정에서는, 펄스 레이저 퇴적(Pulsed Laser Deposition: PLD)법으로 Si(1-v-w-x)CwAlxNv층을 성장시킨다.
이에 따라, Si(1-v-w-x)CwAlxNv층의 원료에 레이저를 조사하여 플라즈마를 발생시켜, 이 플라즈마를 Si 기판 상에 공급할 수 있다. 즉, 비평형 상태에서 Si(1-v-w-x)CwAlxNv층을 성장시킬 수 있다. 이 성장 조건은 평형 상태와 같은 안정된 상태가 아니기 때문에, Si는 C 및 N 중 어느 것과도 결합이 가능하고, Al은 C 및 N 중 어느 것과도 결합이 가능하다. 이 때문에, Si, C, Al 및 N의 4 원소가 혼정된 Si(1-v-w-x)CwAlxNv층을 성장시킬 수 있다.
본 발명의 에피택셜 웨이퍼의 제조 방법은, 전술한 Si(1-v-w-x)CwAlxNv 기재의 제조 방법에 따라 Si(1-v-w-x)CwAlxNv 기재를 제조하는 공정과, Si(1-v-w-x)CwAlxNv층 상에 Al(1-y-z)GayInzN층(0≤y≤1, 0≤z≤1, 0≤y+z≤1)을 성장시키는 공정을 포함한다.
본 발명의 에피택셜 웨이퍼의 제조 방법에 따르면, 크랙의 발생을 억제한 Si(1-v-w-x)CwAlxNv층을 제조할 수 있다. 이 때문에, 이 Si(1-v-w-x)CwAlxNv층 상에 양호한 결정성의 Al(1-y-z)GayInzN층을 성장시킬 수 있다. 또한, Al(1-y-z)GayInzN층의 격자 정합성 및 열팽창률은 Si(1-v-w-x)CwAlxNv층의 격자 정합성 및 열팽창률과의 차가 작기 때문에, Al(1-y-z)GayInzN층의 결정성을 향상시킬 수 있다. 또한, 에피택셜 웨이퍼가 Si 기판을 구비하는 경우에는, Si 기판의 가공성은 용이하기 때문에, 에피택셜 웨이퍼로부터 Si 기판을 용이하게 제거할 수 있다.
본 발명의 Si(1-v-w-x)CwAlxNv 기재는 Si(1-v-w-x)CwAlxNv층(0<v<1, 0<w<1, 0<x<1, 0<v+w+x<1)을 구비한 Si(1-v-w-x)CwAlxNv 기재로서, Si(1-v-w-x)CwAlxNv층의 10 ㎜ 평방 영역에서 1 ㎜ 이상의 크랙이 1>v+x>0.5에서는 7개 이하, 0.5≥v+x>0.1에서는 5개 이하, 0.1≥v+x>0에서는 3개 이하인 것을 특징으로 한다.
본 발명의 Si(1-v-w-x)CwAlxNv 기재에 의하면, 전술한 본 발명의 Si(1-v-w-x)CwAlxNv 기재의 제조 방법에 따라 제조함으로써, 낮은 온도에서 Si(1-v-w-x)CwAlxNv층을 성장시킴으로써 얻어진다. 이 때문에, Si(1-v-w-x)CwAlxNv층의 크랙수를 상기한 바와 같이 저감한 Si(1-v-w-x)CwAlxNv 기재를 실현할 수 있다.
상기 Si(1-v-w-x)CwAlxNv 기재에서 바람직하게는, 주표면을 갖는 Si 기판을 더 구비하고, Si(1-v-w-x)CwAlxNv층은, Si 기판의 주표면 상에 형성된다.
이와 같이, Si(1-v-w-x)CwAlxNv층의 두께가 얇은 경우 등 Si(1-v-w-x)CwAlxNv 기재는 필요에 따라 Si 기판을 더 구비할 수도 있다. Si 기판은 가공이 용이하기 때문에, Si(1-v-w-x)CwAlxNv층으로부터 Si 기판을 제거할 필요가 생긴 경우에 특히 유리하다.
상기 Si(1-v-w-x)CwAlxNv 기재에 있어서, 바람직하게는 Si(1-v-w-x)CwAlxNv층은 X선 회절(X-ray Diffraction: XRD)법으로 측정되는 SiC의 회절 피크와 AlN의 회절 피크의 사이에 회절 피크를 갖는다.
전술한 바와 같이, PLD법 등의 비평형 상태에서 성장한 Si(1-v-w-x)CwAlxNv층에서, Si는 C 및 N 중 어느 것과도 결합하며, Al은 C 및 N 중 어느 것과도 결합한다. 이 때문에, Si, C, Al 및 N의 4 원소가 혼정된 Si(1-v-w-x)CwAlxNv층을 성장시킬 수 있다. 따라서, SiC의 회절 피크와 AlN의 회절 피크의 사이에 회절 피크를 갖는 Si(1-v-w-x)CwAlxNv층을 실현할 수 있다.
본 발명의 에피택셜 웨이퍼는 전술한 Si(1-v-w-x)CwAlxNv 기재와, Si(1-v-w-x)CwAlxNv층 상에 형성된 Al(1-y-z)GayInzN층(0≤y≤1, 0≤z≤1, 0≤y+z≤1)을 구비한다.
본 발명의 에피택셜 웨이퍼에 따르면, 크랙의 발생을 억제한 Si(1-v-w-x)CwAlxNv층 상에 Al(1-y-z)GayInzN층이 형성된다. 이 때문에, Al(1-y-z)GayInzN층의 결정성을 양호하게 할 수 있다. 또한, 에피택셜 웨이퍼가 Si 기판을 구비하고 있는 경우에는, Si 기판의 가공성이 용이하기 때문에, 에피택셜 웨이퍼로부터 Si 기판을 용이하게 제거할 수 있다.
본 발명의 Si(1-v-w-x)CwAlxNv 기재의 제조 방법, 에피택셜 웨이퍼의 제조 방법, Si(1-v-w-x)CwAlxNv 기재 및 에피택셜 웨이퍼에 따르면, Si 기판 상에 저온에서 Si(1-v-w-x)CwAlxNv층을 성장시킨다. 따라서, Si(1-v-w-x)CwAlxNv층에 응력이 가해지는 것을 억제함으로써, 크랙의 발생을 억제하며, 가공성이 용이한 Si(1-v-w-x)CwAlxNv 기재를 실현할 수 있다.
도 1은 본 발명의 실시형태 1에서의 Si(1-v-w-x)CwAlxNv 기재를 개략적으로 나타내는 단면도이다.
도 2는 본 발명의 실시형태 1에서의 Si(1-v-w-x)CwAlxNv층의 XRD에서의 회절 피크를 나타내는 모식도이다.
도 3은 본 발명의 실시형태 1에서의 Si(1-v-w-x)CwAlxNv층의 XRD에서의 회절 피크를 나타내는 모식도이다.
도 4는 본 발명의 실시형태 1에서의 Si(1-v-w-x)CwAlxNv층의 XRD에서의 회절 피크를 나타내는 모식도이다.
도 5는 본 발명의 실시형태 1에서의 Si(1-v-w-x)CwAlxNv층을 구성하는 원자의 배열을 모식적으로 나타내는 도면이다.
도 6은 본 발명의 실시형태 1에서의 Si(1-v-w-x)CwAlxNv 기재의 제조에 사용 가능한 PLD 장치를 개략적으로 나타내는 모식도이다.
도 7은 평형 상태에서 Si(1-v-w-x)CwAlxNv층을 성장시켰을 때의 상태를 모식적으로 나타내는 단면도이다.
도 8은 평형 상태에서 Si(1-v-w-x)CwAlxNv층을 성장시켰을 때의 상태를 모식적으로 나타내는 단면도이다.
도 9는 평형 상태에서 Si(1-v-w-x)CwAlxNv층을 성장시켰을 때의 Si(1-v-w-x)CwAlxNv층의 XRD법으로 측정되는 회절 피크를 나타내는 모식도이다.
도 10은 본 발명의 실시형태 2에서의 Si(1-v-w-x)CwAlxNv 기재를 개략적으로 나타내는 단면도이다.
도 11은 본 발명의 실시형태 3에서의 에피택셜 웨이퍼를 개략적으로 나타내는 단면도이다.
도 12는 본 발명의 실시형태 4에서의 에피택셜 웨이퍼를 개략적으로 나타내는 단면도이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다. 또한, 이하의 도면에서 동일 또는 상당하는 부분에는 동일한 참조 부호를 붙이고, 그 설명은 반복하지 않는다.
(실시형태 1)
도 1은 본 실시형태에서의 Si(1-v-w-x)CwAlxNv 기재를 개략적으로 나타내는 단면도이다. 먼저, 도 1을 참조하여, 본 실시형태에서의 Si(1-v-w-x)CwAlxNv 기재(10a)를 설명한다.
도 1에 나타내는 바와 같이, 본 실시형태에서의 Si(1-v-w-x)CwAlxNv 기재(10a)는 Si 기판(11)과, Si 기판(11)의 주표면(11a) 상에 형성된 Si(1-v-w-x)CwAlxNv층(12)(0<v<1, 0<w<1, 0<x<1, 0<v+w+x<1)을 구비한다. Si(1-v-w-x)CwAlxNv층(12)에서, 조성비(1-v-w-x)는 Si의 몰비이며, w는 C의 몰비이고, x는 Al의 몰비이며, v는 N의 몰비이다.
Si(1-v-w-x)CwAlxNv층(12)의 10 ㎜ 평방 영역에서 1 ㎜ 이상의 크랙은 1>v+x>0.5에서는 7개 이하, 0.5≥v+x>0.1에서는 5개 이하, 0.1≥v+x>0에서는 3개 이하이다. 여기서, v+x는 AlN의 몰비이다.
또한, 크랙이 1 ㎜ 이상이란, 연속하는 하나의 크랙에 있어서, 길이 방향을 따른 거리의 합계를 의미한다.
도 2∼도 4는 본 실시형태에서의 Si(1-v-w-x)CwAlxNv층의 XRD법에서의 회절 피크를 나타내는 모식도이다. 도 2∼도 4에 나타내는 바와 같이, Si(1-v-w-x)CwAlxNv층(12)은 XRD법으로 측정되는 SiC의 회절 피크와 AlN의 회절 피크의 사이에 회절 피크를 갖는다. 여기서, XRD법으로 측정되는 각 재료의 회절 피크는 고유의 값이다. 예컨대, 타겟이 구리(Cu)이며, 관구 전압이 45 ㎸이고, 관구 전류가 40 ㎃이며, 측정 방식이 2θ-ω이고, 각도 분해능이 0.001 deg 스텝인 측정 조건에서는, AlN (002)면의 회절 피크는 36.03 deg 부근에, SiC (102)면의 회절 피크는 35.72 deg 부근에 나타난다.
도 2에 나타내는 바와 같이, Si(1-v-w-x)CwAlxNv층(12)에서 SiC의 회절 피크와 AlN의 회절 피크의 사이에 존재하는 회절 피크는, SiC 및 AlN의 회절 피크의 높이보다 높은 경우와, 도 3에 나타내는 바와 같이, SiC 및 AlN의 회절 피크의 높이보다 낮은 경우를 포함한다. 또한, 도 4에 나타내는 바와 같이, Si(1-v-w-x)CwAlxNv층(12)은 SiC 및 AlN의 회절 피크가 나타나지 않고, SiC의 회절 피크와 AlN의 회절 피크의 사이에만 회절 피크를 가질 수 있다. Si(1-v-w-x)CwAlxNv층(12)에서 SiC의 회절 피크와 AlN의 회절 피크의 사이에 존재하는 회절 피크는 노이즈 정도의 피크가 아니라, Si, C, Al 및 N이 혼정된 상태가 존재하는 것을 나타내는 정도의 높이를 갖는다.
도 5는 본 실시형태에서의 Si(1-v-w-x)CwAlxNv를 구성하는 원자의 배열을 모식적으로 나타내는 도면이다. SiC로서 화학적으로 안정되게 존재하기 때문에, Si는 C와 결합하기 쉽고, N과는 결합하기 어렵다. AlN으로서 화학적으로 안정되게 존재하기 때문에, Al은 N과 결합하기 쉽고, C와는 결합하기 어렵다. 그러나, 도 5에 나타내는 바와 같이, Si(1-v-w-x)CwAlxNv층(12)에서, Si는 C 및 N 중 어느 것과도 결합하며, 또한 Al은 C 및 N 중 어느 것과도 결합한다. 즉, Si(1-v-w-x)CwAlxNv층(12)은 SiC로서 또는 AlN으로서 응집하지 않고, Si, Al, C 및 N이 원자 레벨로 분산되어 있다.
계속해서, 도 6을 참조하여, 본 실시형태에서의 Si(1-v-w-x)CwAlxNv 기재(10a)의 제조 방법을 설명한다. 도 6은 본 실시형태에서의 Si(1-v-w-x)CwAlxNv 기재의 제조에 사용 가능한 PLD 장치를 개략적으로 나타내는 모식도이다.
여기서, 도 6을 참조하여, PLD 장치(100)의 주요한 구성에 대해서 설명한다. 도 6에 나타내는 바와 같이, PLD 장치(100)는 진공 챔버(101)와, 레이저 광원(102)과, 원료(103)와, 스테이지(104)와, 펄스 모터(105)와, 기판 유지부(106)와, 히터(도시하지 않음)와, 제어부(107)와, 반사 고속 전자 회절 장치(RHEED)(108)와, 가스 공급부(109)를 구비한다.
진공 챔버(101)의 외부에는, 레이저 광원(102)이 배치된다. 이 레이저 광원(102)은 레이저광을 조사할 수 있다. 진공 챔버(101)의 내부로서, 레이저 광원(102)으로부터 레이저광이 조사되는 위치에, 타겟이 되는 원료(103)가 배치 가능하다. 스테이지(104)에는 이 원료(103)를 배치할 수 있다. 펄스 모터(105)는 이 스테이지(104)를 구동할 수 있다. 기판 유지부(106)는 하지 기판으로서의 Si 기판(11)을 유지할 수 있다. 히터는 기판 유지부(106)에 유지된 Si 기판(11)을 가열한다. 제어부(107)는 레이저 광원(102) 및 펄스 모터(105)의 동작을 제어하는 것이 가능하다. RHEED(108)는 진동을 모니터함으로써, Si 기판(11) 상에 성장시킨 Si(1-v-w-x)CwAlxNv층(12)의 두께를 측정할 수 있다. 가스 공급부(109)는 진공 챔버(101)의 내부에 가스를 공급할 수 있다.
또한, PLD 장치(100)는 상기 이외의 여러가지 요소를 포함할 수도 있지만, 설명의 편의상 이들 요소의 도시 및 설명은 생략한다.
우선, Si(1-v-w-x)CwAlxNv층(12)의 원료(103)를 준비한다. 이 원료(103)는, 예컨대 SiC와 AlN을 혼합한 소결체를 이용하는 것이 가능하다. 이 원료(103)에 있어서 SiC와 AlN을 혼합하는 몰비에 의해, Si(1-v-w-x)CwAlxNv층(12)의 조성(v+x)을 제어할 수 있다. 이와 같이 하여 준비한 원료(103)를, 도 6에 나타내는 스테이지(104) 상에 세팅한다.
다음에, Si 기판(11)을, 진공 챔버(101) 내에 설치된 기판 유지부(106)의 표면 상에서 원료(103)와 대향하는 위치에 세팅한다.
다음에, Si 기판(11)의 표면의 온도를 550℃ 미만으로 가열한다. Si 기판(11)의 표면의 온도는 550℃ 미만이며, 바람직하게는 540℃ 이하이다. 이 가열은, 예컨대 히터 등에 의해 이루어진다. 또한, Si 기판(11)의 가열 방법은 히터에 특별히 한정되지 않고, 예컨대 전류를 흐르게 하는 등의 다른 방법일 수도 있다.
다음에, 레이저 광원(102)으로부터 방사되는 레이저광을 원료(103)에 조사한다. 또한, 레이저로서는, 예컨대 발광 파장이 248 ㎚, 펄스 반복 주파수가 10 ㎐, 펄스당 에너지가 1∼3 J/shot의 KrF(불화크립톤) 엑시머 레이저를 사용할 수 있다. 또한, 발광 파장이 193 ㎚의 ArF(불화아르곤) 엑시머 레이저 등의 다른 레이저를 사용할 수도 있다.
이때, 진공 챔버(101) 내부는, 예컨대 1×10-3 Torr∼1×10-6 Torr 이하 정도의 진공 상태로 한다. 그 후, 진공 챔버(101) 내부를 가스 공급부(109)에 의해 아르곤(Ar) 등의 불활성 가스, 질소(N2) 등의 분위기로 한다. 또한, 진공 챔버(101) 내부를 질소 분위기로 하면, Si(1-v-w-x)CwAlxNv층(12)의 성장 시에 질소를 보급할 수 있다. 또한, 진공 챔버 내부를 불활성 가스 분위기로 하면, Si(1-v-w-x)CwAlxNv층(12)의 성장 시에 원료(103)만이 이용되기 때문에, v+x의 값을 제어하기 쉽다.
레이저광을 원료(103)에 조사하는데 있어서, 상기와 같은 단파장의 레이저를 이용하는 것이 바람직하다. 단파장의 레이저를 이용한 경우에는, 흡수 계수가 커지기 때문에, 원료(103)의 표면 근방에서 레이저광의 대부분이 흡수되게 된다. 이 결과, 원료(103)의 표면 온도가 급격히 상승하며, 진공 챔버(101) 내에서 고체로부터의 폭발적인 입자 방출을 수반하는 플라즈마인 애블레이션 플라즈마(플룸)를 생성할 수 있다. 플라즈마 내에 포함되는 애블레이션 입자는 재결합이나 분위기 가스와의 충돌, 반응 등에 의해 상태를 변화시키면서 Si 기판(11)으로 이동한다. 그리고, Si 기판(11)에 도달한 각 입자는 Si 기판(11)에서 확산되어, 배치 가능한 사이트에 들어감으로써, Si(1-v-w-x)CwAlxNv층(12)이 형성된다.
여기서, 각 입자가 들어가는 배치 가능한 사이트란 이하와 같다. Al 원자의 배치 가능한 사이트는 C 원자 또는 N 원자와 결합하는 사이트이다. Si 원자의 배치 가능한 사이트는 C 원자 또는 N 원자와 결합하는 사이트이다. C 원자의 배치 가능한 사이트는 Al 원자 또는 Si 원자와 결합하는 사이트이다. N 원자의 배치 가능한 사이트는 Al 원자 또는 Si 원자와 결합하는 사이트이다.
또한, 성장하는 Si(1-v-w-x)CwAlxNv층(12)의 두께는 진공 챔버(101)에 장착된 RHEED(108)의 진동에 의해 모니터될 수 있다.
이상의 공정을 실시함으로써, Si 기판(11) 상에 Si(1-v-w-x)CwAlxNv층(12)을 550℃ 미만의 온도에서 성장시킬 수 있으며, 도 1에 나타내는 Si(1-v-w-x)CwAlxNv 기재(10a)를 제조할 수 있다.
또한, 본 실시형태에서는, PLD법에 따라 Si(1-v-w-x)CwAlxNv층(12)을 성장시키는 방법을 설명하였지만, 특별히 이것에 한정되지 않는다. 예컨대, 펄스 공급 방식의 MOCVD(Metal Organic Chemical Vapor Deposition: 유기 금속 화학 기상 퇴적)법, 가스 소스 방식의 MBE(Molecular Beam Epitaxy: 분자선 에피택셜)법, 스퍼터법 등의 방법에 따라 Si(1-v-w-x)CwAlxNv층(12)을 성장시킬 수도 있다.
이상 설명한 바와 같이, 본 실시형태에서의 Si(1-v-w-x)CwAlxNv 기재(10a)의 제조 방법에 따르면, Si 기판(11)을 준비하는 공정과, 이 Si 기판(11) 상에 Si(1-v-w-x)CwAlxNv층(12)(0<v<1, 0<w<1, 0<x<1, 0<v+w+x<1)을 550℃ 미만의 온도에서 성장시키는 공정을 포함한다.
본 발명의 Si(1-v-w-x)CwAlxNv 기재(10a)의 제조 방법에 따르면, Si(1-v-w-x)CwAlxNv층(12)을 550℃ 미만에서 성장시킨다. 본 발명자는 Si(1-v-w-x)CwAlxNv층(12)을 550℃ 미만에서 성장시킴으로써, Si(1-v-w-x)CwAlxNv층(12)의 성장 후, 실온까지 냉각할 때에, Si(1-v-w-x)CwAlxNv층(12)과 Si 기판(11)의 열팽창률차에 의해 Si(1-v-w-x)CwAlxNv층(12)에 생기는 응력의 영향을 저감할 수 있는 것을 발견하였다. 즉, 성장 온도를 550℃ 미만으로 하였을 때에 Si(1-v-w-x)CwAlxNv층(12)에 가해지는 응력은 Si(1-v-w-x)CwAlxNv층(12)에 크랙을 생기게 하는 것을 억제할 수 있는 것을 발견하였다. 따라서, 성장하는 Si(1-v-w-x)CwAlxNv층(12)에 생기는 크랙의 발생을 억제할 수 있다.
또한, Si(1-v-w-x)CwAlxNv층(12)의 하지 기판으로서 Si 기판(11)을 이용한다. Si 기판(11)은 현재의 일렉트로닉스 재료의 주류이며, 에칭 등의 가공 기술이 확립되어 있다. Si 기판(11)은 벽개성이 높고, 산에 의한 에칭이 용이하다. 이 때문에, Si 기판(11)의 두께를 얇게 하기 위한 가공, Si 기판을 제거하기 위한 가공을 용이하게 수행할 수 있다. 예컨대, 발광 디바이스를 작성하기 위해 Si(1-v-w-x)CwAlxNv 기재(10a)를 이용하는 경우에는, Si 기판의 벽개성 등은 매우 중요하다. 따라서, 가공성이 용이한 Si(1-v-w-x)CwAlxNv 기재(10a)를 제조할 수 있다.
특히, 종래에서는, Si(1-v-w-x)CwAlxNv층(12)의 성장 온도가 높기 때문에, Si 기판(11)을 하지 기판으로서 이용하여 Si(1-v-w-x)CwAlxNv층(12)을 성장시키는 것이 곤란하였다. 그러나, 본 실시형태에서는, 550℃ 미만의 저온에서 Si(1-v-w-x)CwAlxNv층(12)을 성장시키기 때문에, Si 기판(11)이 열에 의해 열화되는 것을 억제할 수 있다. 이 때문에, Si 기판(11) 상에 Si(1-v-w-x)CwAlxNv층(12)을 성장시키는 것이 가능해진다.
또한, 하지 기판으로서 Si 기판(11)을 이용한다. Si 기판(11)은 SiC 기판, 사파이어 기판 등보다도 염가이다. 이 때문에, Si(1-v-w-x)CwAlxNv 기재(10a)를 제조하는데 필요한 비용을 저감할 수 있다.
이와 같이 550℃ 미만에서 Si(1-v-w-x)CwAlxNv층(12)을 성장시키는 본 실시형태에서의 Si(1-v-w-x)CwAlxNv 기재(10a)의 성장 방법에 따르면, 10 ㎜ 평방 영역에서 1 ㎜ 이상의 크랙이 1>v+x>0.5에서는 7개 이하, 0.5≥v+x>0.1에서는 5개 이하, 0.1≥v+x>0에서는 3개 이하인 Si(1-v-w-x)CwAlxNv층(12)을 구비한 Si(1-v-w-x)CwAlxNv 기재(10a)를 실현할 수 있다.
따라서, 본 실시형태에서의 Si(1-v-w-x)CwAlxNv 기재(10a)의 제조 방법에 따라 제조되는 Si(1-v-w-x)CwAlxNv 기재(10a)는 가공이 용이하며, 결정성이 향상한다. 이 때문에, 예컨대 터널 자기 저항 소자, 거대 자기 저항 소자 등의 여러가지 자기 저항 효과를 이용한 기능 디바이스, 발광 다이오드, 레이저 다이오드 등의 발광 소자, 정류기, 바이폴라 트랜지스터, 전계 효과 트랜지스터(FET), 스핀 FET, HEMT(High Electron Mobility Transistor: 고전자 이동도 트랜지스터) 등의 전자 소자, 온도 센서, 압력 센서, 방사선 센서, 가시-자외광 검출기 등의 반도체 센서, SAW 디바이스 등에 적합하게 이용할 수 있다.
상기 Si(1-v-w-x)CwAlxNv 기재(10a)의 제조 방법에 있어서 바람직하게는, 성장 공정에서는 PLD법으로 Si(1-v-w-x)CwAlxNv층(12)을 성장시킨다.
이에 따라, Si(1-v-w-x)CwAlxNv층(12)의 원료(103)에 레이저를 조사하여 플라즈마를 발생시키고, 이 플라즈마를 Si 기판(11) 상에 공급할 수 있다. 즉, 비평형 상태에서 Si(1-v-w-x)CwAlxNv층(12)을 성장시킬 수 있다. 비평형 상태는 평형 상태와 같은 안정된 상태가 아니기 때문에, Si는 C 및 N 중 어느 것과도 결합이 가능하고, Al은 C 및 N 중 어느 것과도 결합이 가능하다. 이 때문에, 도 5에 나타내는 바와 같이, Si, C, Al 및 N의 4 원소가 혼정된 Si(1-v-w-x)CwAlxNv층(12)을 성장시킬 수 있다.
여기서, 도 7 및 도 8을 참조하여 평형 상태에서 Si(1-v-w-x)CwAlxNv층(112)을 성장시킨 경우에 대해서 설명한다. 도 7 및 도 8은 평형 상태에서 Si(1-v-w-x)CwAlxNv층(112)을 성장시켰을 때의 상태를 모식적으로 나타내는 단면도이다.
평형 상태에서 Si(1-v-w-x)CwAlxNv층(112)을 성장시키면, SiC 및 AlN이 안정되기 때문에, Si와 C가 결합하며, Al과 N이 결합한다. 따라서, Si(1-v-w-x)CwAlxNv층(112)은 도 7에 나타내는 바와 같이, SiC층(112a)과 AlN층(112b)이 층형으로 적층된 상태로 성장하거나, 도 8에 나타내는 바와 같이, SiC층(112a) 내에, 응집한 AlN층(112b)이 점재하도록 성장하는 경우가 많아진다.
도 9는 평형 상태에서 Si(1-v-w-x)CwAlxNv층을 성장시켰을 때 XRD법으로 측정되는 Si(1-v-w-x)CwAlxNv층의 회절 피크를 나타내는 모식도이다. 이와 같이 성장된 Si(1-v-w-x)CwAlxNv층은 도 7 및 도 8과 같이 Si, C, Al 및 N의 4 원소의 혼정 상태가 아니다. 이 때문에, XRD법으로 측정하면, 도 9에 나타내는 바와 같이, SiC의 회절 피크 및 AlN의 회절 피크만이 검출되고, SiC의 회절 피크와 AlN의 회절 피크의 사이에 회절 피크는 존재하지 않는다. 또한, SiC의 회절 피크와 AlN의 회절 피크의 사이에 노이즈 등의 오차 정도의 회절 피크가 발생하는 경우는 있다.
따라서, PLD법으로 Si(1-v-w-x)CwAlxNv층(12)을 성장시킨 경우에는, 도 5에 나타내는 바와 같이, Si, C, Al 및 N의 4 원소의 혼정 상태의 Si(1-v-w-x)CwAlxNv층(12)을 성장시킬 수 있다. 그 결과, 도 2∼도 4에 나타내는 바와 같이, XRD법으로 측정되는 SiC의 회절 피크와 AlN의 회절 피크의 사이에 회절 피크를 갖는 Si(1-v-w-x)CwAlxNv층(12)을 구비한 Si(1-v-w-x)CwAlxNv 기재(10a)를 제조할 수 있다.
(실시형태 2)
도 10은 본 실시형태에서의 Si(1-v-w-x)CwAlxNv 기재를 개략적으로 나타내는 단면도이다. 도 10을 참조하여, 본 실시형태에서의 Si(1-v-w-x)CwAlxNv 기재(10b)는 실시형태 1에서의 Si(1-v-w-x)CwAlxNv 기재(10a)로부터 적어도 Si 기판(11)이 제거되어 있다.
계속해서, 본 실시형태에서의 Si(1-v-w-x)CwAlxNv 기재(10b)의 제조 방법에 대해서 설명한다.
먼저, 실시형태 1에서의 Si(1-v-w-x)CwAlxNv 기재(10a)의 제조 방법에 따라, 도 1에 나타내는 Si(1-v-w-x)CwAlxNv 기재(10a)를 제조한다.
다음에, Si 기판(11)을 제거한다. 또한, Si 기판(11)만을 제거할 수도 있고, Si 기판(11) 및 Si(1-v-w-x)CwAlxNv층(12)에서 Si 기판(11)과 접촉하는 면을 포함하는 일부분을 제거할 수도 있다.
제거 방법은 특별히 한정되지 않고, 예컨대 에칭 등 화학적인 제거 방법, 절단, 연삭, 벽개 등 기계적인 제거 방법 등을 이용할 수 있다. 절단이란, 전착 다이아몬드 휠의 외주날을 갖는 슬라이서 등으로 기계적으로 Si(1-v-w-x)CwAlxNv층(12)으로부터 적어도 Si 기판(11)을 제거하는 것을 말한다. 연삭이란, 지석을 회전시키면서 표면에 접촉시켜, 두께 방향으로 깎아내는 것을 말한다. 벽개란, 결정 격자면을 따라 Si 기판(11)을 분할하는 것을 말한다.
이상 설명한 바와 같이, 본 실시형태에서의 Si(1-v-w-x)CwAlxNv 기재(10b)의 제조 방법에 따르면, Si 기판(11)을 제거하는 공정을 더 포함한다. Si 기판(11)은 용이하게 제거되기 때문에, 예컨대 Si(1-v-w-x)CwAlxNv층(12)만을 구비한 Si(1-v-w-x)CwAlxNv 기재(10b)를 용이하게 제조할 수 있다.
(실시형태 3)
도 11은 본 실시형태에서의 에피택셜 웨이퍼를 개략적으로 나타내는 단면도이다. 도 11을 참조하여, 본 실시형태에서의 에피택셜 웨이퍼(20a)에 대해서 설명한다.
도 11에 나타내는 바와 같이, 에피택셜 웨이퍼(20a)는 실시형태 1에서의 Si(1-v-w-x)CwAlxNv 기재(10a)와, 이 Si(1-v-w-x)CwAlxNv 기재(10a) 상에 형성된 Al(1-y-z)GayInzN(0≤y≤1, 0≤z≤1, 0≤y+z≤1)층(21)을 구비한다. 다시 말하면, 에피택셜 웨이퍼(20a)는 Si 기판(11)과, 이 Si 기판(11) 상에 형성된 Si(1-v-w-x)CwAlxNv층(12)과, 이 Si(1-v-w-x)CwAlxNv층(12) 상에 형성된 Al(1-y-z)GayInzN층(21)을 구비한다.
계속해서, 본 실시형태에서의 에피택셜 웨이퍼(20a)의 제조 방법에 대해서 설명한다.
먼저, 실시형태 1에서의 Si(1-v-w-x)CwAlxNv 기재(10a)의 제조 방법에 따라, Si(1-v-w-x)CwAlxNv 기재(10a)를 제조한다.
다음에, Si(1-v-w-x)CwAlxNv 기재(10a)[본 실시형태에서는, Si(1-v-w-x)CwAlxNv층(12)] 상에, Al(1-y-z)GayInzN층(21)을 성장시킨다. 성장 방법은 특별히 한정되지 않고, 예컨대 MOCVD법, HVPE(Hydride Vapor Phase Epitaxy: 하이드라이드 기상 성장)법, MBE법, 승화법 등의 기상 성장법, 액상 성장법 등을 채용할 수 있다.
이상의 공정을 실시함으로써, 도 11에 나타내는 에피택셜 웨이퍼(20a)를 제조할 수 있다. 또한, 이 에피택셜 웨이퍼(20a)로부터, Si 기판(11)을 제거하는 공정을 더 실시할 수도 있다.
이상 설명한 바와 같이, 본 실시형태에서의 에피택셜 웨이퍼(20a) 및 에피택셜 웨이퍼(20a)의 제조 방법에 따르면, Si(1-v-w-x)CwAlxNv 기재(10a) 위에 Al(1-y-z)GayInzN층(21)이 형성된다. Si(1-v-w-x)CwAlxNv 기재(10a)는 크랙의 발생이 억제된다. 이 때문에, 이 Si(1-v-w-x)CwAlxNv층(12) 상에 양호한 결정성의 Al(1-y-z)GayInzN층(21)을 성장시킬 수 있다. 또한, Al(1-y-z)GayInzN층은 Si(1-v-w-x)CwAlxNv층(12)과의 격자 정합성의 차 및 열팽창률의 차가 작기 때문에, Al(1-y-z)GayInzN층(21)의 결정성을 향상시킬 수 있다. 또한, 에피택셜 웨이퍼가 Si 기판(11)을 구비하는 경우에는, Si 기판(11)의 가공이 용이하기 때문에, 에피택셜 웨이퍼로부터 Si 기판(11)을 용이하게 제거할 수 있다.
(실시형태 4)
도 12는 본 실시형태에서의 에피택셜 웨이퍼를 개략적으로 나타내는 단면도이다. 도 12를 참조하여, 본 실시형태에서의 에피택셜 웨이퍼(20b)에 대해서 설명한다.
도 12에 나타내는 바와 같이, 에피택셜 웨이퍼(20b)는 실시형태 2에서의 Si(1-v-w-x)CwAlxNv 기재(10b)와, 이 Si(1-v-w-x)CwAlxNv 기재(10b) 상에 형성된 Al(1-y-z)GayInzN(0≤y≤1, 0≤z≤1, 0≤y+z≤1)층(21)을 구비한다. 다시 말하면, 에피택셜 웨이퍼(20b)는, Si(1-v-w-x)CwAlxNv층(12)과, 이 Si(1-v-w-x)CwAlxNv층(12) 상에 형성된 Al(1-y-z)GayInzN층(21)을 구비한다.
계속해서, 본 실시형태에서의 에피택셜 웨이퍼(20b)의 제조 방법에 대해서 설명한다.
먼저, 실시형태 2에서의 Si(1-v-w-x)CwAlxNv 기재(10b)의 제조 방법에 따라, Si(1-v-w-x)CwAlxNv 기재(10b)를 제조한다.
다음에, Si(1-v-w-x)CwAlxNv 기재(10b)[본 실시형태에서는, Si(1-v-w-x)CwAlxNv층(12)] 상에, 실시형태 3과 마찬가지로, Al(1-y-z)GayInzN층(21)을 성장시킨다.
이상의 공정을 실시함으로써, 도 12에 나타내는 에피택셜 웨이퍼(20b)를 제조할 수 있다.
이상 설명한 바와 같이, 본 실시형태에서의 에피택셜 웨이퍼(20b) 및 에피택셜 웨이퍼(20b)의 제조 방법에 따르면, Si(1-v-w-x)CwAlxNv 기재(10b) 위에 Al(1-y-z)GayInzN층(21)이 형성된다. Si(1-v-w-x)CwAlxNv 기재(10b)는 크랙의 발생이 억제되기 때문에, 양호한 결정성의 Al(1-y-z)GayInzN층(21)을 성장시킬 수 있다.
<실시예 1>
본 실시예에서는, Si 기판 상에 Si(1-v-w-x)CwAlxNv층을 성장시키는 것에 따른 효과에 대해서 조사하였다.
(본 발명예 1)
본 발명예 1에서는, 기본적으로는, 실시형태 1에서의 Si(1-v-w-x)CwAlxNv 기재(10a)의 제조 방법에 따라, 도 6에 나타내는 PLD 장치로 Si(1-v-w-x)CwAlxNv 기재(10a)를 제조하였다. 또한, Si(1-v-w-x)CwAlxNv층(12)으로서 AlN의 조성비인 x+v=0.9의 Si0 .05C0 .05(AlN)0.9를 제조하였다.
구체적으로는, 우선, Si0 .05C0 .05(AlN)0.9층(12)의 원료(103)를 준비하였다. 이 원료(103)는 이하의 방법에 따라 준비하였다. 구체적으로는, SiC 분말과 AlN 분말을 혼합하여, 프레스하였다. 이 혼합물을 진공 용기 내에 배치하며, 진공 용기 내부를 10-6 Torr까지 진공 처리하고, 분위기를 고순도의 Ar 가스로 채웠다. 그 후, 이 혼합물을 2300℃에서 20시간 소성하였다. 이에 따라, 원료(103)를 준비하였다. 그 후, 이 원료(103)를, 도 6에 나타내는 스테이지(104) 상에 세팅하였다.
다음에, 하지 기판으로서 Si 기판(11)을 준비하였다. 이 Si 기판(11)은 (001)면을 주표면(11a)으로서 가지며, 또한 크기가 1인치였다. 이 Si 기판(11)을 진공 챔버(101) 내에 설치된 기판 유지부(106)의 표면 상에서 원료(103)와 대향하는 위치에 세팅하였다.
다음에, Si 기판(11)의 표면의 온도를 540℃로 가열하였다. 그 후, 레이저 광원(102)으로부터 방사되는 레이저광을 원료(103)에 조사하였다. 또한, 레이저로서는, 발광 파장이 248 ㎚, 펄스 반복 주파수가 10 ㎐, 펄스당 에너지가 1∼3 J/shot의 KrF 엑시머 레이저를 사용하였다.
이때, 진공 챔버(101) 내부를 1×10-6 Torr의 진공 상태로 한 후, 진공 챔버(101) 내부를 질소 분위기로 하였다.
진공 챔버(101)에 장착한 RHEED(108)의 진동을 통해 모니터하여, 500 ㎚의 두께를 갖는 Si0 .05C0 .05(AlN)0.9층(12)을 성장시켰다.
이상의 공정을 실시함으로써, 도 1에 나타내는 Si0 .05C0 .05(AlN)0.9 기재(10a)를 제조하였다.
(비교예 1)
비교예 1은 기본적으로는 본 발명예 1과 마찬가지로 Si0 .05C0 .05(AlN)0.9 기재를 제조하였지만, 하지 기판으로서 Si 기판 대신에, 주표면이 (0001)면인 사파이어 기판을 이용하였다.
(비교예 2)
비교예 2는 기본적으로는 본 발명예 1과 마찬가지로 Si0 .05C0 .05(AlN)0.9 기재를 제조하였지만, 하지 기판으로서 Si 기판 대신에, 주표면이 (0001)면인 6H-SiC 기판을 이용하였다.
(측정 방법)
본 발명예 1, 비교예 1 및 비교예 2의 Si0 .05C0 .05(AlN)0.9 기재의 하지 기판에 대해서, 불화수소(HF)와 질산(HNO3)의 혼합액, 및 수산화칼륨(KOH)에 의한 에칭성과, 벽개성을 각각 조사하였다.
그 결과를 하기의 표 1에 나타낸다. 표 1에서, ○는 양호하게 하지 기판이 제거된 것을 나타내고, ×는 하지 기판을 충분히 제거할 수 없었던 것을 나타낸다.
Figure 112010059718982-pct00001
(측정 결과)
표 1에 나타내는 바와 같이, 하지 기판으로서 Si 기판을 이용한 본 발명예 1의 Si0 .05C0 .05(AlN)0.9 기재는 Si 기판의 에칭성 및 벽개성이 양호하였다. 이에, Si 기판의 가공이 용이한 것을 확인할 수 있었다.
한편, 하지 기판으로서 사파이어 기판을 이용한 비교예 1의 Si0 .05C0 .05(AlN)0.9 기재는 사파이어 기판의 에칭성 및 벽개성이 양호하지 않았기 때문에, 사파이어 기판을 충분히 제거할 수 없었다.
또한, 하지 기판으로서 SiC 기판을 이용한 비교예 2의 Si0 .05C0 .05(AlN)0.9 기재는 SiC 기판의 에칭성이 양호하지 않았기 때문에, 에칭에 의해 SiC 기판을 충분히 제거할 수 없었다.
이상으로부터, 본 실시예에 따르면, Si 기판을 이용함으로써 가공이 용이한 Si(1-v-w-x)CwAlxNv 기재를 제조할 수 있는 것을 확인할 수 있었다.
<실시예 2>
본 실시예에서는, 550℃ 미만의 온도에서 Si(1-v-w-x)CwAlxNv층을 성장시키는 것에 따른 효과에 대해서 조사하였다.
(본 발명예 2)
본 발명예 2에서는, 기본적으로는 본 발명예 1과 마찬가지이지만, 하지 기판으로서 주표면이 (111)면인 Si 기판(11)을 이용하여, Si0 .05C0 .05Al0 .45N0 .45를 성장시켰다.
(본 발명예 3)
본 발명예 3은 기본적으로는 본 발명예 2와 마찬가지이지만, 성장시킨 Si(1-v-w-x)CwAlxNv층(12)을 Si0 .0005C0 .0005Al0 .4994N0 .4996으로 하였다. 이에, 준비한 원료(103)의 AlN 분말 및 SiC 분말의 몰비를 변경하였다.
(본 발명예 4)
본 발명예 4는 기본적으로는 본 발명예 2와 마찬가지이지만, 성장시킨 Si(1-v-w-x)CwAlxNv층(12)을 Si0 .0005C0 .0005Al0 .4996N0 .4994로 하였다.
(본 발명예 5)
본 발명예 5는 기본적으로는 본 발명예 2와 마찬가지이지만, 성장시킨 Si(1-v-w-x)CwAlxNv층(12)을 Si0 .0005C0 .0005Al0 .4995N0 .4995로 하였다.
(본 발명예 6)
본 발명예 6은 기본적으로는 본 발명예 2와 마찬가지이지만, 성장시킨 Si(1-v-w-x)CwAlxNv층(12)을 Si0 .0006C0 .0004Al0 .4995N0 .4995로 하였다.
(본 발명예 7)
본 발명예 7은 기본적으로는 본 발명예 2와 마찬가지이지만, 성장시킨 Si(1-v-w-x)CwAlxNv층(12)을 Si0 .0004C0 .0006Al0 .4995N0 .4995로 하였다.
(본 발명예 8)
본 발명예 8은 기본적으로는 본 발명예 2와 마찬가지이지만, 성장시킨 Si(1-v-w-x)CwAlxNv층(12)을 Si0 .005C0 .005Al0 .495N0 .495로 하였다.
(본 발명예 9)
본 발명예 9는 기본적으로는 본 발명예 1과 마찬가지이지만, 성장시킨 Si(1-v-w-x)CwAlxNv층(12)을 Si0 .25C0 .25Al0 .25N0 .25로 하였다.
(본 발명예 10)
본 발명예 10은 기본적으로는 본 발명예 1과 마찬가지이지만, 성장시킨 Si(1-v-w-x)CwAlxNv층(12)을 Si0 .45C0 .45Al0 .05N0 .05로 하였다.
(본 발명예 11)
본 발명예 11은 기본적으로는 본 발명예 2와 마찬가지이지만, 성장시킨 Si(1-v-w-x)CwAlxNv층(12)을 Si0 .495C0 .495Al0 .005N0 .005로 하였다.
(본 발명예 12)
본 발명예 12는 기본적으로는 본 발명예 2와 마찬가지이지만, 성장시킨 Si(1-v-w-x)CwAlxNv층(12)을 Si0 .4995C0 .4995Al0 .0004N0 .0006으로 하였다.
(본 발명예 13)
본 발명예 13은 기본적으로는 본 발명예 2와 마찬가지이지만, 성장시킨 Si(1-v-w-x)CwAlxNv층(12)을 Si0 .4995C0 .4995Al0 .0006N0 .0004로 하였다.
(본 발명예 14)
본 발명예 14는 기본적으로는 본 발명예 2와 마찬가지이지만, 성장시킨 Si(1-v-w-x)CwAlxNv층(12)을 Si0 .4995C0 .4995Al0 .0005N0 .0005로 하였다.
(본 발명예 15)
본 발명예 15는 기본적으로는 본 발명예 2와 마찬가지이지만, 성장시킨 Si(1-v-w-x)CwAlxNv층(12)을 Si0 .4996C0 .4994Al0 .0005N0 .0005로 하였다.
(본 발명예 16)
본 발명예 16은 기본적으로는 본 발명예 2와 마찬가지이지만, 성장시킨 Si(1-v-w-x)CwAlxNv층(12)을 Si0 .49945C0 .4996Al0 .0005N0 .0005로 하였다.
(비교예 3)
비교예 3은 기본적으로는 본 발명예 2와 마찬가지이지만, Si 기판의 주표면의 온도가 550℃이며 Si0 .05C0 .05Al0 .45N0 .45층을 성장시켰다.
(비교예 4)
비교예 4는 기본적으로는 본 발명예 2와 마찬가지이지만, Si 기판의 주표면의 온도가 550℃이며 Si0 .0005C0 .0005Al0 .4994N0 .4996층을 성장시켰다.
(비교예 5)
비교예 5는 기본적으로는 본 발명예 2와 마찬가지이지만, Si 기판의 주표면의 온도가 550℃이며 Si0 .0005C0 .0005Al0 .4996N0 .4994층을 성장시켰다.
(비교예 6)
비교예 6은 기본적으로는 본 발명예 2와 마찬가지이지만, Si 기판의 주표면의 온도가 550℃이며 Si0 .0005C0 .0005Al0 .4995N0 .4995층을 성장시켰다.
(비교예 7)
비교예 7은 기본적으로는 본 발명예 2와 마찬가지이지만, Si 기판의 주표면의 온도가 550℃이며 Si0 .0006C0 .0004Al0 .4995N0 .4995층을 성장시켰다.
(비교예 8)
비교예 8은 기본적으로는 본 발명예 2와 마찬가지이지만, Si 기판의 주표면의 온도가 550℃이며 Si0 .0004C0 .0006Al0 .4995N0 .4995층을 성장시켰다.
(비교예 9)
비교예 9는 기본적으로는 본 발명예 2와 마찬가지이지만, Si 기판의 주표면의 온도가 550℃이며 Si0 .005C0 .005Al0 .495N0 .495층을 성장시켰다.
(비교예 10)
비교예 10은 기본적으로는 본 발명예 2와 마찬가지이지만, Si 기판의 주표면의 온도가 550℃이며, Si0 .25C0 .25Al0 .25N0 .25층을 성장시켰다.
(비교예 11)
비교예 11은 기본적으로는 본 발명예 2와 마찬가지이지만, Si 기판의 주표면의 온도가 550℃이며, Si0 .45C0 .45Al0 .05N0 .05층을 성장시켰다.
(비교예 12)
비교예 12는 기본적으로는 본 발명예 2와 마찬가지이지만, Si 기판의 주표면의 온도가 550℃이며, Si0 .495C0 .495Al0 .005N0 .005층을 성장시켰다.
(비교예 13)
비교예 13은 기본적으로는 본 발명예 2와 마찬가지이지만, Si 기판의 주표면의 온도가 550℃이며, Si0 .4995C0 .4995Al0 .0004N0 .0006층을 성장시켰다.
(비교예 14)
비교예 14는 기본적으로는 본 발명예 2와 마찬가지이지만, Si 기판의 주표면의 온도가 550℃이며, Si0 .4995C0 .4995Al0 .0006N0 .0004층을 성장시켰다.
(비교예 15)
비교예 15는 기본적으로는 본 발명예 2와 마찬가지이지만, Si 기판의 주표면의 온도가 550℃이며, Si0 .4995C0 .4995Al0 .0005N0 .0005층을 성장시켰다.
(비교예 16)
비교예 16은 기본적으로는 본 발명예 2와 마찬가지이지만, Si 기판의 주표면의 온도가 550℃이며, Si0 .4996C0 .4994Al0 .0005N0 .0005층을 성장시켰다.
(비교예 17)
비교예 17은 기본적으로는 본 발명예 2와 마찬가지이지만, Si 기판의 주표면의 온도가 550℃이며, Si0 .4994C0 .4996Al0 .0005N0 .0005층을 성장시켰다.
(비교예 18)
비교예 18은 기본적으로는 본 발명예 2와 마찬가지이지만, Si 기판의 주표면의 온도가 540℃이며, AlN층을 성장시켰다.
(비교예 19)
비교예 19는 기본적으로는 본 발명예 2와 마찬가지이지만, Si 기판의 주표면의 온도를 550℃이며, AlN층을 성장시켰다.
(비교예 20)
비교예 20은 기본적으로는 본 발명예 2와 마찬가지이지만, Si 기판의 주표면의 온도가 540℃이며, SiC층을 성장시켰다.
(비교예 21)
비교예 21은 기본적으로는 본 발명예 2와 마찬가지이지만, Si 기판의 주표면의 온도가 550℃이며, SiC층을 성장시켰다.
(측정 방법)
본 발명예 2∼16 및 비교예 3∼21의 Si(1-v-w-x)CwAlxNv층, AlN층 및 SiC층의 10 ㎜ 평방 영역에 대해서, 크랙의 수를 광학 현미경으로 측정하였다. 크랙은 길이 방향의 총거리가 1 ㎜ 이상인 것을 하나로 계수하며, 그 미만의 길이의 것은 계수하지 않았다. 그 결과를 하기의 표 2에 나타낸다.
Figure 112010059718982-pct00002
Figure 112010059718982-pct00003
(측정 결과)
표 2에 나타내는 바와 같이, 540℃에서 성장시킨 본 발명예 2∼8의 v+x=0.9, 0.999, 0.99의 조성의 Si(1-v-w-x)CwAlxNv층의 크랙수는 7개였다. 한편, 550℃에서 성장시킨 비교예 3∼9의 v+x=0.9, 0.999, 0.99의 조성의 Si(1-v-w-x)CwAlxNv층의 크랙수는 8개였다.
또한, 본 발명예 9의 540℃에서 성장시킨 Si0 .25C0 .25Al0 .25N0 .25층의 크랙수는 5개였다. 한편, 비교예 10의 550℃에서 성장시킨 본 발명예 9와 동일한 조성의 Si0.25C0.25Al0.25N0.25층의 크랙수는 6개였다.
또한, 540℃에서 성장시킨 본 발명예 10∼16의 v+x=0.1, 0.01, 0.001의 조성의 Si(1-v-w-x)CwAlxNv층의 크랙수는 3개였다. 한편, 550℃에서 성장시킨 비교예 11∼17의 v+x=0.1, 0.01, 0.001의 조성의 Si(1-v-w-x)CwAlxNv층의 크랙수는 4개였다.
이것으로부터, 동일한 조성의 Si(1-v-w-x)CwAlxNv층(0<v<1, 0<w<1, 0<x<1, 0<v+w+x<1)을 성장시키는 경우에는, 성장 온도를 550℃ 미만으로 함으로써, 크랙수를 저감할 수 있는 것을 알 수 있었다.
또한, Si(1-v-w-x)CwAlxNv층의 v+x가 클수록 Si 기판(11)과의 조성의 어긋남이 커지기 때문에, 크랙이 많아진다. 이 때문에, 표 2의 결과로부터, 540℃에서 Si(1-v-w-x)CwAlxNv층을 성장시킴으로써, 1>v+x>0.5의 Si(1-v-w-x)CwAlxNv층의 크랙은 7개 이하, 0.5≥v+x>0.1의 Si(1-v-w-x)CwAlxNv층의 크랙은 5개 이하, 0.1≥v+x>0의 Si(1-v-w-x)CwAlxNv층의 크랙은 3개 이하가 되는 것을 알 수 있었다.
또한, 540℃ 및 550℃에서 AlN을 성장시킨 비교예 18 및 19는 크랙수가 10개로 동일하였다. 또한, 540℃ 및 550℃에서 SiC를 성장시킨 비교예 20 및 21은 크랙수가 2개로 동일하였다. 이것으로부터, Si(1-v-w-x)CwAlxNv층에서 v+x=0 및 v+x=1의 경우에는, 성장 온도를 550℃ 미만으로 하여도 크랙수를 저감할 수 있는 효과를 갖지 않은 것을 알 수 있었다.
이상으로부터, 본 실시예에 따르면, 550℃ 미만에서 Si(1-v-w-x)CwAlxNv층(0<v<1, 0<w<1, 0<x<1, 0<v+w+x<1)을 성장시킴으로써, Si(1-v-w-x)CwAlxNv층(0<v<1, 0<w<1, 0<x<1, 0<v+w+x<1))에 발생하는 크랙수를 저감할 수 있는 것을 확인하였다.
이상과 같이 본 발명의 실시형태 및 실시예에 대해서 설명하였지만, 각 실시형태 및 실시예의 특징을 적절하게 조합하는 것도 당초부터 예정하였다. 또한, 금번 개시된 실시형태 및 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시형태가 아니라 특허청구범위에 의해 나타내어지며, 특허청구범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
10a, 10b: Si(1-v-w-x)CwAlxNv 기재 11: Si 기판
11a: 주표면 12: Si(1-v-w-x)CwAlxNv층
20a, 20b: 에피택셜 웨이퍼 21: Al(1-y-z)GayInzN층
100: PLD 장치 101: 진공 챔버
102: 레이저 광원 103: 원료
104: 스테이지 105: 펄스 모터
106: 기판 유지부 107: 제어부
109: 가스 공급부

Claims (8)

  1. Si 기판을 준비하는 공정과,
    상기 Si 기판 상에 Si(1-v-w-x)CwAlxNv층(0<v<1, 0<w<1, 0<x<1, 0<v+w+x<1, 및 0<v+x≤0.1)을 550℃ 미만의 온도에서 성장시키는 성장 공정
    을 포함하는 Si(1-v-w-x)CwAlxNv 기재의 제조 방법.
  2. 제1항에 있어서, 상기 성장 공정 후에, 상기 Si 기판을 제거하는 공정을 더 포함하는 Si(1-v-w-x)CwAlxNv 기재의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 성장 공정에서는, 펄스 레이저 퇴적법으로 상기 Si(1-v-w-x)CwAlxNv층을 성장시키는 것인 Si(1-v-w-x)CwAlxNv 기재의 제조 방법.
  4. 제1항 또는 제2항에 기재한 Si(1-v-w-x)CwAlxNv 기재의 제조 방법에 따라 Si(1-v-w-x)CwAlxNv 기재를 제조하는 공정과,
    상기 Si(1-v-w-x)CwAlxNv층 상에 Al(1-y-z)GayInzN층(0≤y≤1, 0≤z≤1, 0≤y+z≤1)을 성장시키는 공정
    을 포함하는 에피택셜 웨이퍼의 제조 방법.
  5. Si(1-v-w-x)CwAlxNv 기재에 있어서,
    Si 기판 및 상기 Si 기판의 주표면 상에서 550℃ 미만의 온도로 성장되어 형성된 Si(1-v-w-x)CwAlxNv층(0<v<1, 0<w<1, 0<x<1, 0<v+w+x<1, 및 0<v+x≤0.1)을 구비하고,
    상기 Si(1-v-w-x)CwAlxNv층의 10 ㎜ 평방 영역에서 1 ㎜ 이상의 크랙이 3개 이하인 것을 특징으로 하는 Si(1-v-w-x)CwAlxNv 기재.
  6. 삭제
  7. 제5항에 있어서, 상기 Si(1-v-w-x)CwAlxNv층은 X선 회절법으로 측정되는 SiC (102)면의 회절 피크와 AlN (002)면의 회절 피크의 사이에 회절 피크를 갖는 것인 Si(1-v-w-x)CwAlxNv 기재.
  8. 제5항에 기재한 Si(1-v-w-x)CwAlxNv 기재와,
    상기 Si(1-v-w-x)CwAlxNv층 상에 형성된 Al(1-y-z)GayInzN층(0≤y≤1, 0≤z≤1, 0≤y+z≤1)
    을 구비하는 에피택셜 웨이퍼.
KR1020107020566A 2008-04-24 2009-04-17 Ｓｉ（１－ｖ－ｗ－ｘ）ＣｗＡｌｘＮｖ 기재의 제조 방법, 에피택셜 웨이퍼의 제조 방법, Ｓｉ（１－ｖ－ｗ－ｘ）ＣｗＡｌｘＮｖ 기재 및 에피택셜 웨이퍼 KR101526632B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2008114465 2008-04-24
JPJP-P-2008-114465 2008-04-24
JP2009056913A JP2009280484A (ja) 2008-04-24 2009-03-10 Ｓｉ（１−ｖ−ｗ−ｘ）ＣｗＡｌｘＮｖ基材の製造方法、エピタキシャルウエハの製造方法、Ｓｉ（１−ｖ−ｗ−ｘ）ＣｗＡｌｘＮｖ基材およびエピタキシャルウエハ
JPJP-P-2009-056913 2009-03-10
PCT/JP2009/057719 WO2009131061A1 (ja) 2008-04-24 2009-04-17 Ｓｉ(1-v-w-x)ＣwＡｌxＮv基材の製造方法、エピタキシャルウエハの製造方法、Ｓｉ(1-v-w-x)ＣwＡｌxＮv基材およびエピタキシャルウエハ

Publications (2)

Publication Number Publication Date
KR20100133978A KR20100133978A (ko) 2010-12-22
KR101526632B1 true KR101526632B1 (ko) 2015-06-05

Family

ID=41216797

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107020566A KR101526632B1 (ko) 2008-04-24 2009-04-17 Ｓｉ（１－ｖ－ｗ－ｘ）ＣｗＡｌｘＮｖ 기재의 제조 방법, 에피택셜 웨이퍼의 제조 방법, Ｓｉ（１－ｖ－ｗ－ｘ）ＣｗＡｌｘＮｖ 기재 및 에피택셜 웨이퍼

Country Status (6)

Country Link
US (1) US8540817B2 (ko)
EP (1) EP2302110B1 (ko)
JP (1) JP2009280484A (ko)
KR (1) KR101526632B1 (ko)
CN (1) CN102016135B (ko)
WO (1) WO2009131061A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009280903A (ja) 2008-04-24 2009-12-03 Sumitomo Electric Ind Ltd Ｓｉ（１−ｖ−ｗ−ｘ）ＣｗＡｌｘＮｖ基材の製造方法、エピタキシャルウエハの製造方法、Ｓｉ（１−ｖ−ｗ−ｘ）ＣｗＡｌｘＮｖ基材およびエピタキシャルウエハ
JP5621199B2 (ja) * 2008-04-24 2014-11-05 住友電気工業株式会社 Ｓｉ（１−ｖ−ｗ−ｘ）ＣｗＡｌｘＮｖ基材の製造方法、エピタキシャルウエハの製造方法、Ｓｉ（１−ｖ−ｗ−ｘ）ＣｗＡｌｘＮｖ基材およびエピタキシャルウエハ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6086672A (en) * 1998-10-09 2000-07-11 Cree, Inc. Growth of bulk single crystals of aluminum nitride: silicon carbide alloys
JP2002201098A (ja) * 2000-12-28 2002-07-16 Toshiba Corp 炭化珪素単結晶基板の製造方法及び半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4382837A (en) 1981-06-30 1983-05-10 International Business Machines Corporation Epitaxial crystal fabrication of SiC:AlN
JPS61291495A (ja) 1985-06-18 1986-12-22 Sharp Corp 炭化珪素単結晶基板の製造方法
JPH067594B2 (ja) * 1987-11-20 1994-01-26 富士通株式会社 半導体基板の製造方法
JPH04167477A (ja) 1990-10-31 1992-06-15 Toshiba Corp 半導体素子
US6911084B2 (en) 2001-09-26 2005-06-28 Arizona Board Of Regents Low temperature epitaxial growth of quaternary wide bandgap semiconductors
EP1436448A1 (en) 2001-10-16 2004-07-14 Arizona Board Of Regents, a Body corporate acting on behalf of Arizona State University Low temperature epitaxial growth of quaternary wide bandgap semiconductors
KR100659579B1 (ko) 2004-12-08 2006-12-20 한국전자통신연구원 발광 소자 및 발광 소자의 제조방법
JP2009514209A (ja) * 2005-10-29 2009-04-02 サムスン エレクトロニクス カンパニー リミテッド 半導体装置及びその製造方法
US7371282B2 (en) * 2006-07-12 2008-05-13 Northrop Grumman Corporation Solid solution wide bandgap semiconductor materials
US20080277778A1 (en) 2007-05-10 2008-11-13 Furman Bruce K Layer Transfer Process and Functionally Enhanced Integrated Circuits Products Thereby
JP5621199B2 (ja) 2008-04-24 2014-11-05 住友電気工業株式会社 Ｓｉ（１−ｖ−ｗ−ｘ）ＣｗＡｌｘＮｖ基材の製造方法、エピタキシャルウエハの製造方法、Ｓｉ（１−ｖ−ｗ−ｘ）ＣｗＡｌｘＮｖ基材およびエピタキシャルウエハ
JP2009280903A (ja) 2008-04-24 2009-12-03 Sumitomo Electric Ind Ltd Ｓｉ（１−ｖ−ｗ−ｘ）ＣｗＡｌｘＮｖ基材の製造方法、エピタキシャルウエハの製造方法、Ｓｉ（１−ｖ−ｗ−ｘ）ＣｗＡｌｘＮｖ基材およびエピタキシャルウエハ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6086672A (en) * 1998-10-09 2000-07-11 Cree, Inc. Growth of bulk single crystals of aluminum nitride: silicon carbide alloys
JP2002201098A (ja) * 2000-12-28 2002-07-16 Toshiba Corp 炭化珪素単結晶基板の製造方法及び半導体装置の製造方法

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
J. S. Pelt et al., ‘Characterization of crystalline SiC films grown by pulsed laser deposition’, Thin Solid Films, Vol 371(2000)*
J. S. Pelt et al., 'Characterization of crystalline SiC films grown by pulsed laser deposition', Thin Solid Films, Vol 371(2000) *
K.Ostrikov et al., ‘Self-assembled low-dimensional nanomaterials via low-temperature plasma processing’, Thin Solid Films, Vol 516(2008)*
K.Ostrikov et al., 'Self-assembled low-dimensional nanomaterials via low-temperature plasma processing', Thin Solid Films, Vol 516(2008) *

Also Published As

Publication number Publication date
CN102016135A (zh) 2011-04-13
EP2302110A4 (en) 2013-06-05
KR20100133978A (ko) 2010-12-22
CN102016135B (zh) 2013-01-02
US8540817B2 (en) 2013-09-24
EP2302110B1 (en) 2015-01-28
JP2009280484A (ja) 2009-12-03
WO2009131061A1 (ja) 2009-10-29
US20110039071A1 (en) 2011-02-17
EP2302110A1 (en) 2011-03-30

Similar Documents

Publication Publication Date Title
RU2272090C2 (ru) Буля нитрида элемента iii-v групп для подложек и способ ее изготовления и применения
KR101516036B1 (ko) Ｓｉ（１－ｖ－ｗ－ｘ）ＣｗＡｌｘＮｖ 기재의 제조 방법, 에피택셜 웨이퍼의 제조 방법, Ｓｉ（１－ｖ－ｗ－ｘ）ＣｗＡｌｘＮｖ 기재 및 에피택셜 웨이퍼
US11168411B2 (en) Impurity control during formation of aluminum nitride crystals and thermal treatment of aluminum nitride crystals
WO2019094742A1 (en) Large, uv-transparent aluminum nitride single crystals and methods of forming them
JP2010042950A (ja) ＡｌＮ結晶の製造方法、ＡｌＮ基板の製造方法および圧電振動子の製造方法
JP2010042980A (ja) Ｉｉｉ族窒化物結晶の製造方法およびｉｉｉ族窒化物結晶
US20210047749A1 (en) Diameter expansion of aluminum nitride crystals during growth by physical vapor transport
EP2264228A1 (en) Aln bulk single crystal, semiconductor device, and process for producing aln single crystal bulk
JP2023512525A (ja) 炭化ケイ素結晶材料の転位分布
US8937339B2 (en) Si(1-V-W-X)CWAlXNV substrate, and epitaxial wafer
KR101526632B1 (ko) Ｓｉ（１－ｖ－ｗ－ｘ）ＣｗＡｌｘＮｖ 기재의 제조 방법, 에피택셜 웨이퍼의 제조 방법, Ｓｉ（１－ｖ－ｗ－ｘ）ＣｗＡｌｘＮｖ 기재 및 에피택셜 웨이퍼
JP4595592B2 (ja) 単結晶成長方法
US8294245B2 (en) GaN single-crystal mass and method of its manufacture, and semiconductor device and method of its manufacture
Satoh et al. Method of manufacturing a Si (1-vwx) C w Al x N v substrate, method of manufacturing an epitaxial wafer, Si (1-vwx) C w Al x N v substrate, and epitaxial wafer
Satoh et al. Process for producing Si (1-vwx) C w Al x N v base material, process for producing epitaxial wafer, Si (1-vwx) C w Al x N v base material, and epitaxial wafer
JP2011121835A (ja) 結晶の製造方法および結晶
KR20130025629A (ko) 박막 성장방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee