KR101511932B1 - 반도체 제조용 액상 조성물, 상기를 이용한 반도체 박막 및 박막 트랜지스터의 제조방법 - Google Patents

반도체 제조용 액상 조성물, 상기를 이용한 반도체 박막 및 박막 트랜지스터의 제조방법 Download PDF

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Abstract

본원은, 반도체 제조용 액상 조성물, 및 상기 반도체 제조용 액상 조성물을 이용한 반도체 박막의 제조방법 및 박막 트랜지스터의 제조방법에 관한 것이다.

Description

반도체 제조용 액상 조성물, 상기를 이용한 반도체 박막 및 박막 트랜지스터의 제조방법{LIQUID-PHASE COMPOSITION FOR PREPARING SEMICONDUCTOR AND PREPARING METHODS OF SEMICONDUCTOR THIN FILM AND THIN FILM TRANSISTOR USING THE SAME}
본원은, 반도체 제조용 액상 조성물, 및 상기 반도체 제조용 액상 조성물을 이용하는 반도체 박막의 제조방법 및 박막 트랜지스터의 제조방법에 관한 것이다.
일반적으로, 액정 표시 장치에서 각 화소를 스위칭하기 위해 박막 트랜지스터가 필요하다. 박막 트랜지스터는 스위칭 신호를 인가받는 게이트 전극과, 데이터 전압이 인가되는 소스 전극과, 데이터 전류를 출력하는 드레인 전극을 삼단자로 하여 스위칭 소자를 형성하고 소스 전극과 드레인 전극 사이의 채널을 형성하는 액티브층을 포함한다. 이때 박막 트랜지스터에 포함되는 액티브층은 비정질실리콘(amorphous silicon), 다결정 실리콘(poly silicon), 또는 산화물 반도체가 주로 사용된다. 상기 산화물 반도체는 저온 공정을 이용하여 제조할 수 있고 대면적화가 용이하며 높은 전자 이동도를 보여 주목을 받고 있다. 특히, 산화물 반도체의 제조를 위해 종래의 기상 증착 공정과 달리, 공정의 단순화를 달성할 수 있는 용액 공정에 대한 연구가 활발히 이루어지고 있다. 그러나 종래 용액 공정을 통한 산화물 반도체용 조성물은 비교적 우수한 전자 이동도에 비해 가동 중의 전기적, 광학적, 또는 열적 응력 안정성이 문제가 되어 왔다. 구체적으로, 박막 트랜지스터의 구동 특성상, 지속적인 양 또는 음의 바이어스, 열, 및 빛의 응력이 적용되는데 상기 응력 인가의 시간에 따라 박막 트랜지스터의 문턱 전압이 이동하는 불안정성을 보인다. 따라서, 구동 중 안정적인 특성을 얻기 위해서는 상기 응력 인가에 따른 안정성이 확보된 산화물 반도체용 조성물의 개발이 필요한 실정이다. 한편, 대한민국 등록 특허 제 1301219 호에는 박막 트랜지스터 및 박막 트랜지스터 제조 방법에 대하여 개시하고 있으나, 여전히 상기 단점을 지니고 있다.
본원은, 반도체 제조용 액상 조성물, 및 상기 반도체 제조용 액상 조성물을 이용하는 반도체 박막의 제조방법 및 박막 트랜지스터의 제조방법을 제공하고자 한다.
그러나, 본원이 해결하고자 하는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본원의 제 1 측면은, 무기 산화물 전구체, 무기산, 및 용매를 포함하는 조성물로서, 상기 무기산은 인산, 붕산, 황산, 및 이들의 조합들로 이루어진 군에서 선택된 것을 포함하며, 상기 무기산에 함유된 인, 붕소, 또는 황의 양이온에 의하여 상기 조성물을 이용하여 제조되는 반도체가 도핑되는 것인, 반도체 제조용 액상 조성물을 제공한다.
본원의 제 2 측면은, 기재 상에 본원의 제 1 측면에 따른 반도체 제조용 액상 조성물을 코팅하여 반도체 박막을 형성하고; 상기 반도체 박막을 열처리하는 것을 포함하는, 반도체 박막의 제조방법을 제공한다.
본원의 제 3 측면은, 본원의 제 2 측면에 따른 방법에 의해 제조되는 인, 붕소, 또는 황의 양이온에 의하여 도핑된, 반도체 박막을 제공한다.
본원의 제 4 측면은, 게이트 전극 및 절연막이 형성된 기재 상에 본원의 제 1 측면에 따른 반도체 제조용 액상 조성물을 코팅하여 인, 붕소, 또는 황의 양이온에 의하여 도핑된 반도체 박막을 형성하고; 상기 반도체 박막이 형성된 기재를 열처리하고; 및, 상기 도핑된 반도체 박막 상에 소스 전극 및 드레인 전극을 형성하는 것을 포함하는, 박막 트랜지스터의 제조방법을 제공한다.
본원의 제 5 측면은, 본원의 제 4 측면에 따른 방법에 의해 제조되는, 박막 트랜지스터를 제공한다.
본원에 따른 도핑된 반도체 제조용 액상 조성물은 화학적으로 안정하며, 상기 도핑된 반도체 제조용 액상 조성물로 도핑된 반도체 박막 또는 박막 트랜지스터를 제조 시 비교적 낮은 온도에서 열처리를 하여도, 우수한 반도체 특성을 나타낼 수 있는 장점이 있다. 특히, 상기 조성물이 액상이므로 반도체 제조공정을 단순화하고 제조비용을 낮출 수 있는 장점이 있다. 아울러, 무기산을 포함하는 도핑된 반도체 제조용 액상 조성물을 이용하여 도핑된 반도체 박막 또는 박막 트랜지스터를 제조함으로써, 상기 무기산에 함유된 원소가 양이온의 형태로 반도체 박막 내에 도핑되어 막질의 개선 및 결함 사이트의 감소 효과를 나타내면서 전기적 특성 및 구동성이 우수하고 응력 안정성이 확보된 도핑된 반도체 박막 또는 박막 트랜지스터를 제조할 수 있는 장점이 있다. 한편, 본원에 따른 도핑된 반도체 제조용 액상 조성물은 박막 트랜지스터의 제조 및 액정표시장치, 유기 EL(electroluminescence) 표시 장치 등과 같은 표시 장치의 제조에도 이용될 수 있다.
도 1은 본원의 일 실시예에 따른 박막 트랜지스터 1의 게이트 전압의 변화에 따른 출력 전류를 도시한 그래프이다.
도 2는 본원의 일 실시예에 따른 박막 트랜지스터 1의 입력 전압의 변화에 따른 출력 전류를 도시한 그래프이다.
도 3은 본원의 일 실시예에 따른 박막 트랜지스터 2의 게이트 전압에 변화에 따른 출력 전류를 도시한 그래프이다.
도 4는 본원의 일 실시예에 따른 박막 트랜지스터 2의 입력 전압의 변화에 따른 출력 전류를 도시한 그래프이다.
도 5a는 본원의 일 실시예에 따른 박막 트랜지스터의 양의 게이트 바이어스 응력 인가에 따른 출력 전류의 변화를 도시한 그래프이다.
도 5b는 본원의 일 실시예에 따른 박막 트랜지스터의 양의 게이트 바이어스와 열의 응력 인가에 따른 출력 전류의 변화를 도시한 그래프이다.
도 5c는 본원의 일 실시예에 따른 박막 트랜지스터의 양의 게이트 바이어스, 열, 및 빛의 응력 인가에 따른 출력 전류의 변화를 도시한 그래프이다.
이하, 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
본원 명세서 전체에서 사용되는 정도의 용어 "~(하는) 단계" 또는 "~의 단계"는 "~를 위한 단계"를 의미하지 않는다.
본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 "이들의 조합(들)"의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.
본원 명세서 전체에서, "A 및/또는 B"의 기재는, "A 또는 B, 또는 A 및 B"를 의미한다.
이하, 본원의 구현예를 상세히 설명하였으나, 본원이 이에 제한되지 않을 수 있다.
본원의 제 1 측면은, 무기 산화물 전구체, 무기산, 및 용매를 포함하는 조성물로서, 상기 무기산은 인산, 붕산, 황산, 및 이들의 조합들로 이루어진 군에서 선택된 것을 포함하며, 상기 무기산에 함유된 인, 붕소, 또는 황의 양이온에 의하여 상기 조성물을 이용하여 제조되는 반도체가 도핑되는 것인, 반도체 제조용 액상 조성물을 제공한다. 본원에 따른 반도체 제조용 액상 조성물은 화학적으로 안정하며, 상기 반도체 제조용 액상 조성물로 도핑된 반도체 박막 또는 박막 트랜지스터를 제조 시 비교적 낮은 온도에서 열처리를 하여도, 우수한 반도체 특성을 나타낼 수 있는 장점이 있다. 특히, 상기 조성물이 액상이므로 반도체 제조공정을 단순화하고 제조비용을 낮출 수 있는 장점이 있다. 본원에 따른 무기산은 이후 형성되는 반도체 박막 내에 양이온의 형태로 도핑되어 막질의 개선 및 결함 사이트의 감소 효과를 보일 수 있는 장점이 있으며, 상기 무기산의 첨가 자체로 pH 조절 효과를 얻을 수 있다.
본원의 일 구현예에 있어서, 상기 반도체는 인, 붕소 또는 황의 양이온이 도핑된 산화물 반도체의 박막을 포함하는 것일 수 있으나, 이에 제한되지 않을 수 있다.
본원의 일 구현예에 있어서, 상기 무기 산화물 전구체는 인듐(In), 아연(Zn), 알루미늄(Al), 갈륨(Ga), 주석(Sn), 리튬(Li), 나트륨(Na), 칼륨(K), 루비듐(Rb), 세슘(Cs), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 이트륨(Y), 니오븀(Nb), 탄탈륨(Ta), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 망간(Mn), 테크네튬(Tc), 레늄(Re), 철(Fe), 루테늄(Ru), 오스뮴(Os), 코발트(Co), 로듐(Rh), 이리듐(Ir), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 구리(Cu), 은(Ag), 금(Au), 카드뮴(Cd), 수은(Hg), 붕소(B), 탈륨(Tl), 규소(Si), 게르마늄(Ge), 납(Pb), 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi), 란타늄(La), 및 이들의 조합들으로 이루어진 군에서 선택된 것을 함유하는 무기염을 포함하는 것일 수 있으나, 이에 제한되지 않을 수 있다.
본원에 따른 상기 무기염은 수산화물, 나이트레이트, 플로라이드, 인산염, 과염소산염, 황산염, 요오드염, 염화염, 및 이들의 조합들로 이루어진 군에서 선택된 것을 포함하는 것일 수 있으나, 이에 제한되지 않을 수 있다. 예를 들어, 상기 무기염은 인듐 나이트레이트 수화물, 아연 나이트레이트 수화물, 또는 인듐 플로라이드 등을 포함할 수 있으나, 이에 제한되지 않을 수 있다.
본원에 따른 상기 무기 산화물 전구체의 농도는 약 10 M 이하인 것일 수 있으나, 이에 제한되지 않을 수 있다. 특히, 상기 무기 산화물 전구체의 농도는 약 0.01 M 내지 약 1 M인 것일 수 있으나 이에 제한되지 않을 수 있으며, 이는 본원에 따른 상기 무기 산화물 전구체의 농도가 약 0.01 M보다 작을 때는 일정 두께를 갖는 박막을 형성하기가 어려우며, 상기 무기 산화물 전구체의 농도가 약 1 M보다 큰 경우에는 수화 및 축합 반응이 진행되어 조성물의 안정성이 저하될 수 있기 때문이다.
본원의 일 구현예에 있어서, 상기 용매는 알코올 및/또는 탈이온수를 포함하는 것일 수 있으나, 이에 제한되지 않을 수 있다. 본원에 따른 상기 알코올은 2-메톡시에탄올, 이소프로판올, 에탄올, 또는 메탄올 등을 포함하는 것일 수 있으나, 이에 제한되지 않을 수 있다.
본원의 일 구현예에 있어서, 상기 무기 산화물 전구체와 상기 무기산의 몰 비는 약 1 : 0.05 내지 0.3인 것일 수 있으나, 이에 제한되지 않을 수 있다. 예를 들어, 상기 무기 산화물 전구체와 상기 무기산의 몰 비는 약 1 : 0.05 내지 0.3, 약 1 : 0.05 내지 0.25, 약 1 : 0.05 내지 0.2, 약 1 : 0.05 내지 0.15, 약 1 : 0.05 내지 0.1, 약 1 : 0.1 내지 0.3, 약 1 : 0.1 내지 0.25, 약 1 : 0.1 내지 0.2, 약 1 : 0.1 내지 0.15, 약 1 : 0.15 내지 0.3, 약 1 : 0.15 내지 0.25, 약 1 : 0.15 내지 0.2, 약 1 : 0.2 내지 0.3, 약 1 : 0.2 내지 0.25, 또는 약 1 : 0.25 내지 0.3인 것일 수 있으나, 이에 제한되지 않을 수 있다. 본원에 따른 상기 무기 산화물 전구체에 대한 상기 무기산의 몰 비가 약 0.05 미만일 경우에는 무기산 첨가의 효과가 미비하며, 약 0.3 초과일 경우 이동 전하의 지나친 억제로 전하 이동도가 감소할 수 있다.
본원의 제 2 측면은, 기재 상에 본원의 제 1 측면에 따른 반도체 제조용 액상 조성물을 코팅하여 반도체 박막을 형성하고; 상기 반도체 박막을 열처리하는 것을 포함하는, 반도체 박막의 제조방법을 제공한다. 본 측면에 따른 상기 반도체 제조용 액상 조성물에 대하여 본원의 제 1 측면에 대하여 기재된 내용이 모두 적용될 수 있다.
본원의 일 구현예에 있어서, 상기 반도체 제조용 액상 조성물에 함유된 인, 붕소, 또는 황의 양이온에 의하여 상기 반도체 박막이 도핑되는 것일 수 있으나, 이에 제한되지 않을 수 있다.
본원의 일 구현예에 있어서, 상기 코팅은 스핀 코팅, 딥 코팅, 바 코팅, 스크린 프린팅, 슬라이드 코팅, 롤 코팅, 슬릿 코팅, 스프레이 코팅, 침지, 딥 펜, 나노 디스펜싱, 또는 잉크젯 인쇄에 의해 수행되는 것일 수 있으나, 이에 제한되지 않을 수 있다.
본원의 일 구현예에 있어서, 상기 열처리는 약 100℃ 내지 약 500℃의 온도 범위에서 수행되는 것을 포함하는 것일 수 있으나, 이에 제한되지 않을 수 있다. 예를 들어, 상기 열처리는 약 100℃ 내지 약 500℃, 약 100℃ 내지 약 450℃, 약 100℃ 내지 약 400℃, 약 100℃ 내지 약 350℃, 약 100℃ 내지 약 300℃, 약 100℃ 내지 약 250℃, 약 100℃ 내지 약 200℃, 약 100℃ 내지 약 150℃, 약 150℃ 내지 약 500℃, 약 150℃ 내지 약 450℃, 약 150℃ 내지 약 400℃, 약 150℃ 내지 약 350℃, 약 150℃ 내지 약 300℃, 약 150℃ 내지 약 250℃, 약 150℃ 내지 약 200℃, 약 200℃ 내지 약 500℃, 약 200℃ 내지 약 450℃, 약 200℃ 내지 약 400℃, 약 200℃ 내지 약 350℃, 약 200℃ 내지 약 300℃, 약 200℃ 내지 약 250℃, 약 250℃ 내지 약 500℃, 약 250℃ 내지 약 450℃, 약 250℃ 내지 약 400℃, 약 250℃ 내지 약 350℃, 약 250℃ 내지 약 300℃, 약 300℃ 내지 약 500℃, 약 300℃ 내지 약 450℃, 약 300℃ 내지 약 400℃, 약 300℃ 내지 약 350℃, 약 350℃ 내지 약 500℃, 약 350℃ 내지 약 450℃, 약 350℃ 내지 약 400℃, 약 400℃ 내지 약 500℃, 약 400℃ 내지 약 450℃, 또는 약 450℃ 내지 약 500℃의 온도 범위에서 수행되는 것을 포함하는 것일 수 있으나, 이에 제한되지 않을 수 있다. 본원에 따른 상기 열처리가 약 500℃ 이상의 온도 범위에서 수행되면 도핑된 반도체 박막에 너무 많은 캐리어가 생성되어 반도체의 특성을 확보하기 어려울 수 있다.
본원의 제 3 측면은, 본원의 제 2 측면에 따른 방법에 의해 제조되는 인, 붕소, 또는 황의 양이온에 의하여 도핑된, 반도체 박막을 제공한다. 본 측면에 따른 상기 반도체 박막에 대하여 본원의 제 1 측면 및 제 2 측면에 대하여 기재된 내용이 모두 적용될 수 있다.
본원의 일 구현예에 있어서, 상기 반도체 박막은 인, 붕소, 또는 황의 양이온에 의하여 도핑된 무기 산화물 반도체를 포함하는 것일 수 있으나, 이에 제한되지 않을 수 있다.
본원의 제 4 측면은, 게이트 전극 및 절연막이 형성된 기재 상에 본원의 제 1 측면에 따른 반도체 제조용 액상 조성물을 코팅하여 인, 붕소, 또는 황의 양이온에 의하여 도핑된 반도체 박막을 형성하고; 상기 반도체 박막이 형성된 기재를 열처리하고; 및, 상기 반도체 박막 상에 소스 전극 및 드레인 전극을 형성하는 것을 포함하는, 박막 트랜지스터의 제조방법을 제공한다. 본 측면에 따른 상기 반도체 박막에 대하여 본원의 제 1 측면 내지 제 3 측면에 대하여 기재된 내용이 모두 적용될 수 있다.
상기 기재, 게이트 전극, 절연막, 소스 전극, 및 드레인 전극은 당업계에서 통상적으로 사용되는 것을 특별히 제한없이 사용할 수 있다.
예를 들어, 상기 기재는 Si 기재, 유리 기재, 수지 기재 등을 사용할 수 있으나, 이에 제한되지 않을 수 있다.
상기 게이트 전극은 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘-게르마늄 등의 도핑된 반도체, 질화티타늄, 질화탄탈늄 등의 도전성 금속질화물, 티타늄, 탄탈늄, 텅스텐, 알루미늄, 금, 은, 이리듐, 몰리브데늄, 팔라듐, 백금 등의 금속과 같은 전도성 물질을 포함할 수 있으나, 이에 제한되지 않을 수 있다.
상기 절연막은 SiO2, SiNx, Al2O3, Ta2O5, TiO2, MgO, ZrO2, CeO2, K2O, Li2O, Na2O, Rb2O, Sc2O3, Y2O3, Hf2O3, CaHfO3 등의 산화물을 포함할 수 있으나, 이에 제한되지 않을 수 있다.
상기 소스-드레인 전극은 금(Au), 은(Ag), 알루미늄(Al), 니켈(Ni), 몰리브덴(Mo), 텅스텐(W), 또는 크롬(Cr)을 포함하는 금속이나 이들의 합금[예:몰리브덴/텅스텐(Mo/W) 합금]; 인듐틴산화물(ITO) 또는 인듐아연산화물(IZO)을 포함하는 금속산화물; 폴리티오펜(polythiophene), 폴리아닐린(polyaniline), 폴리아세틸렌(polyacetylene), 폴리피롤(polypyrrole), 폴리페닐렌비닐렌 (polyphenylene vinylene), 또는 PEDOT(polyethylene dioxythiophene)/PSS(polystyrene sulfonate) 등과 같은 전도성 고분자를 사용할 수 있으나, 이에 제한되지 않을 수 있다.
본원의 일 구현예에 있어서, 상기 열처리는 약 100℃ 내지 약 500℃의 온도 범위에서 수행되는 것을 포함하는 것일 수 있으나, 이에 제한되지 않을 수 있다. 예를 들어, 상기 열처리는 약 100℃ 내지 약 500℃, 약 100℃ 내지 약 450℃, 약 100℃ 내지 약 400℃, 약 100℃ 내지 약 350℃, 약 100℃ 내지 약 300℃, 약 100℃ 내지 약 250℃, 약 100℃ 내지 약 200℃, 약 100℃ 내지 약 150℃, 약 150℃ 내지 약 500℃, 약 150℃ 내지 약 450℃, 약 150℃ 내지 약 400℃, 약 150℃ 내지 약 350℃, 약 150℃ 내지 약 300℃, 약 150℃ 내지 약 250℃, 약 150℃ 내지 약 200℃, 약 200℃ 내지 약 500℃, 약 200℃ 내지 약 450℃, 약 200℃ 내지 약 400℃, 약 200℃ 내지 약 350℃, 약 200℃ 내지 약 300℃, 약 200℃ 내지 약 250℃, 약 250℃ 내지 약 500℃, 약 250℃ 내지 약 450℃, 약 250℃ 내지 약 400℃, 약 250℃ 내지 약 350℃, 약 250℃ 내지 약 300℃, 약 300℃ 내지 약 500℃, 약 300℃ 내지 약 450℃, 약 300℃ 내지 약 400℃, 약 300℃ 내지 약 350℃, 약 350℃ 내지 약 500℃, 약 350℃ 내지 약 450℃, 약 350℃ 내지 약 400℃, 약 400℃ 내지 약 500℃, 약 400℃ 내지 약 450℃, 또는 약 450℃ 내지 약 500℃의 온도 범위에서 수행되는 것을 포함하는 것일 수 있으나, 이에 제한되지 않을 수 있다.
본원의 제 5 측면은, 본원의 제 4 측면에 따른 방법에 의해 제조되는, 박막 트랜지스터를 제공한다. 본 측면에 따른 상기 박막 트랜지스터는 본원의 제 1 측면 내지 제 4 측면에 대하여 기재된 내용이 모두 적용될 수 있다.
이하, 본원에 대하여 실시예를 첨부된 도면을 참조하여 좀더 구체적으로 설명하지만, 하기 실시예는 본원의 이해를 돕기 위하여 예시하는 것일 뿐, 본원의 내용이 하기 실시예에 한정되는 것은 아니다.
[실시예]
실시예 1: 박막 트랜지스터 1 제조
인듐 나이트레이트 수화물 약 0.12 M과 아연 나이트레이트 수화물 약 0.08 M을 탈이온수 약 10 mL에 첨가한 후 약 2 시간 동안 교반하였다. 교반 후 인산 약 0.01 M을 첨가한 후 약 2 시간 동안 교반하여 반도체 제조용 액상 조성물 1을 제조하였다.
박막 트랜지스터 제조를 위해, 기재 상에 P형 불순물이 고농도로 도핑된 실리콘으로서 형성된 게이트 전극 및 상기 게이트 전극 위에 열 성장된 약 100 nm의 두께를 가지는 실리콘 옥사이드 절연막을 형성시키고, 상기 제조된 반도체 제조용 액상 조성물 1을 이용하여 스핀 코팅하여 P-도핑된 반도체 층을 형성하였다. 이 후, 상기 기재를 약 350℃에서 약 2 시간 동안 열처리하여 P-도핑된 인듐-아연 산화물 반도체 층을 형성하였다. 소스 및 드레인 전극을 형성하기 위해 전자빔 증착을 이용하여 알루미늄을 증착시켰다. 상기 P-도핑된 인듐-아연 산화물 반도체 층의 길이는 약 100 ㎛, 폭은 약 1,000 ㎛ 이었다.
실시예 2: 박막 트랜지스터 2 제조
인듐 나이트레이트 수화물 약 0.12 M과 아연 나이트레이트 수화물 약 0.08 M을 탈이온수 약 10 mL에 첨가한 후 약 2 시간 동안 교반하였다. 교반 후 붕산 약 0.02 M을 첨가한 후 약 2 시간 동안 교반하여 반도체 제조용 액상 조성물 2를 제조하였다.
상기 반도체 제조용 액상 조성물 2를 이용하여 실시예 1과 동일한 방법으로 박막 트랜지스터 2를 제조하였다.
실시예 3: 박막 트랜지스터 3 제조
인듐 나이트레이트 수화물 약 0.12 M과 아연 나이트레이트 수화물 약 0.08 M을 탈이온수 약 10 mL에 첨가한 후 약 2 시간 동안 교반하였다. 교반 후 황산 약 0.01 M을 첨가한 후 약 2 시간 동안 교반하여 반도체 제조용 액상 조성물 3을 제조하였다.
상기 반도체 제조용 액상 조성물 3을 이용하여 실시예 1과 동일한 방법으로 박막 트랜지스터 3을 제조하였다.
실시예 4: 박막 트랜지스터 4 제조
인듐 플로라이드 약 0.1 M을 탈이온수 약 10 mL에 첨가한 후 약 1 시간 동안 교반시켰다. 교반 후 인산 약 0.01 M을 첨가한 후 약 30 분 동안 교반하여 반도체 제조용 액상 조성물 4를 제조하였다.
상기 반도체 제조용 액상 조성물 4를 이용하여 실시예 1과 동일한 방법으로 박막 트랜지스터 4를 제조하였다.
비교예 1: 비교 박막 트랜지스터 제조
인듐 나이트레이트 수화물 약 0.1 M과 아연 나이트레이트 수화물 약 0.1 M을 탈이온수 약 10 mL에 첨가한 후 약 2 시간 동안 교반하여 비교 조성물 1을 제조하였다.
상기 비교 조성물 1을 이용하여 실시예 1과 동일한 방법으로 비교 박막 트랜지스터를 제조하였다.
실험예 1: 전류 특성 실험 1
상기 실시예 1의 박막 트랜지스터 1의 소스-드레인 전극에 약 40 V의 전압을 인가하고, 게이트 전극에 인가되는 전압을 약 -20 V에서 약 40 V까지 인가하면서 변화하는 출력 전류의 값을 HP-4156A 반도체 분석기를 이용하여 측정하였으며, 그 결과를 도 1에 나타내었다.
또한, 상기 실시예 1의 박막 트랜지스터 1의 게이트 전극에 일정한 게이트 전압을 인가하고, 소스-드레인 전극에 인가되는 전압을 약 0 V에서 약 40 V까지 인가하면서 변화하는 출력 전류의 값을 HP-4156A 반도체 분석기를 이용하여 측정하였다. 구체적으로, 상기 게이트 전극에 인가되는 전압은 약 0 V, 약 10 V, 약 20 V, 약 30 V, 및 약 40 V 로 변화시키면서 실험을 반복하여 그 결과를 도 2에 나타내었다.
도 1 및 도 2에 나타난 바와 같이, 인산을 포함하는 반도체 제조용 액상 조성물을 이용하여 제조된 인듐-아연 산화물 박막 트랜지스터가 정상적인 트랜지스터의 전기적 특성을 가짐을 알 수 있다.
실험예 2: 전류 특성 실험 2
상기 실시예 2에 따른 박막 트랜지스터 2의 게이트 전압 및 입력 전압의 변화에 따른 출력 전류의 값을 HP-4156A 반도체 분석기를 이용하여 측정하였으며, 그 결과를 각각 도 3 및 도 4에 나타내었다. 도 3 및 도 4에 나타난 바와 같이, 붕산을 포함하는 반도체 제조용 액상 조성물을 이용하여 제조된 인듐-아연 산화물 박막 트랜지스터가 정상적인 트랜지스터의 전기적 특성을 가짐을 알 수 있다.
실험예 3: 응력 인가에 따른 전류 특성 실험
도 5a는, 실시예 1의 박막 트랜지스터 1의 양의 게이트 바이어스 응력 인가에 따른 출력 전류의 값을 HP-4156A 반도체 분석기를 이용하여 측정한 결과이다. 박막 트랜지스터 1에 약 20 V의 양의 게이트 바이어스를 약 60 분 동안 인가하면서 시간 간격을 두어 0 초, 60 초, 300 초, 600 초, 1,800 초, 및 3,600 초에서 출력 전류를 측정하였다. 바이어스 응력 인가 도중에 있을 때 대기 중의 수분과 산소의 영향을 배제하기 위해 질소 분위기에서 실험을 수행하였다. 도 5a와 같이 박막 트랜지스터에 양의 바이어스 응력이 인가되면 반도체 층의 결함 사이트에 캐리어(전자 또는 정공)가 포획되어 문턱 전압이 양의 방향으로 이동하는 현상이 발생한다. 안정적인 트랜지스터의 구동을 위해서는 상기 문턱 전압의 이동이 최소화 되어야 한다.
도 5b는, 실시예 1의 박막 트랜지스터 1의 양의 게이트 바이어스와 열의 응력 인가에 따른 출력 전류의 변화를 도시한 그래프이다. 양의 게이트 바이어스와 비슷하게 열 또한 문턱 전압의 이동을 심화시킨다.
도 5c는, 실시예 1의 박막 트랜지스터 1의 양의 게이트 바이어스, 열, 및 빛의 응력 인가에 따른 출력 전류의 변화를 도시한 그래프이다. 빛을 반도체 박막에 주사하였을 때, 빛에 의해 전자-정공 쌍이 생성된다. 도 5c에 따르면, 빛이 주사되면 빛에 의해 생성된 전자-정공 쌍이 결함 사이트에 포획되지 않고 단순히 캐리어 농도를 높인다는 것을 알 수 있다.
도 5a, 도 5b, 및 도 5c를 참조하면, 인산이 포함된 도핑된 반도체 제조용 액상 조성물을 이용하여 제조된 인듐-아연 산화물 박막은 반도체 박막에 인(P)이 도핑되어 결함 사이트가 감소함으로써 양의 게이트 바이어스, 열, 및 빛의 응력 인가에 대해 상당히 안정한 특성을 보인다는 것을 알 수 있다.
상기 실시예 1 내지 4 및 비교예 1에 의해서 제조된 트랜지스터의 전기적 물성과 응력 안정성을 측정하여 하기 표 1에 정리하였다.
[표 1]
Figure 112013102919235-pat00001
상기 표 1에서 PBS(positive bias stress)는 양의 게이트 바이어스 응력이 인가되었을 때, PBTS(positive bias thermal stress)는 양의 게이트 바이어스 응력 및 열이 인가되었을 때, PBTIS(positive bias thermal illumination stress)는 양의 게이트 바이어스 응력, 열, 및 빛이 인가되었을 때, NBS(negative bias stress)는 음의 게이트 바이어스 응력이 인가되었을 때, 및 NBTS(negative bias thermal stress)는 음의 게이트 바이어스 응력 및 열이 인가되었을 때 각각의 문턱 전압을 나타낸다.
상기 표 1에 따르면 실시예 1 또는 실시예 2의 인산 또는 붕산이 포함된 도핑된 반도체 제조용 액상 조성물을 이용하여 제조된 인듐-아연 산화물 박막은 비교예 1에 비해 양 또는 음의 게이트 바이어스, 열, 및/또는 빛의 응력 인가에 대해 안정한 특성을 보이며, 실시예 4의 인산을 포함하는 도핑된 반도체 제조용 액상 조성물을 이용하여 제조된 인듐 산화물 박막 또한 양 또는 음의 게이트 바이어스, 열, 및/또는 빛의 응력 인가에 대한 우수한 안정성을 보인다.
즉, 무기산의 첨가로 인해 무기산에 함유된 인, 붕소, 또는 황이 양이온의 형태로 반도체 박막에 도핑되어 박막 내에 존재하는 결함 사이트가 감소하여 응력에 따른 문턱 전압의 이동이 감소함을 알 수 있다.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수도 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.

Claims (10)

  1. 무기 산화물 전구체, 무기산, 및 용매를 포함하는 조성물로서,
    상기 무기산은 인산, 붕산, 황산, 및 이들의 조합들로 이루어진 군에서 선택된 것을 포함하며,
    상기 무기산에 함유된 인, 붕소, 또는 황의 양이온에 의하여 상기 조성물을 이용하여 제조되는 반도체가 도핑되는 것인, 반도체 제조용 액상 조성물.
  2. 제 1 항에 있어서,
    상기 반도체는 인, 붕소, 또는 황의 양이온이 도핑된 산화물 반도체 박막을 포함하는 것인, 반도체 제조용 액상 조성물.
  3. 제 1 항에 있어서,
    상기 무기 산화물 전구체는 아연(Zn), 알루미늄(Al), 갈륨(Ga), 인듐(In), 주석(Sn), 리튬(Li), 나트륨(Na), 칼륨(K), 루비듐(Rb), 세슘(Cs), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 이트륨(Y), 니오븀(Nb), 탄탈륨(Ta), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 망간(Mn), 테크네튬(Tc), 레늄(Re), 철(Fe), 루테늄(Ru), 오스뮴(Os), 코발트(Co), 로듐(Rh), 이리듐(Ir), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 구리(Cu), 은(Ag), 금(Au), 카드뮴(Cd), 수은(Hg), 붕소(B), 탈륨(Tl), 규소(Si), 게르마늄(Ge), 납(Pb), 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi), 란타늄(La), 및 이들의 조합들으로 이루어진 군에서 선택된 것을 함유하는 무기염을 포함하는 것인, 반도체 제조용 액상 조성물.
  4. 제 1 항에 있어서,
    상기 용매는 알코올 및/또는 탈이온수를 포함하는 것인,
    반도체 제조용 액상 조성물.
  5. 제 1 항에 있어서,
    상기 무기 산화물 전구체와 상기 무기산의 몰 비는 1 : 0.05 내지 0.3인 것인, 반도체 제조용 액상 조성물.
  6. 기재 상에 제 1 항 내지 제 5 항 중 어느 한 항에 따른 반도체 제조용 액상 조성물을 코팅하여 반도체 박막을 형성하고;
    상기 반도체 박막을 열처리하는 것
    을 포함하는, 반도체 박막의 제조방법.
  7. 제 6 항에 있어서,
    상기 반도체 제조용 액상 조성물에 함유된 인, 붕소, 또는 황의 양이온에 의하여 상기 반도체 박막이 도핑되는 것인,
    반도체 박막의 제조방법.
  8. 제 6 항에 있어서,
    상기 코팅은 스핀 코팅, 딥 코팅, 바 코팅, 스크린 프린팅, 슬라이드 코팅, 롤 코팅, 슬릿 코팅, 스프레이 코팅, 침지, 딥 펜, 나노 디스펜싱 또는 잉크젯 인쇄에 의해 수행되는 것인, 반도체 박막의 제조방법.
  9. 제 6 항에 있어서,
    상기 열처리는 100℃ 내지 500℃의 온도 범위에서 수행되는 것을 포함하는 것인, 반도체 박막의 제조방법.
  10. 제 6 항의 방법에 의해 제조되며 인, 붕소, 또는 황의 양이온에 의하여 도핑된, 반도체 박막.
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