KR101488379B1 - 발광 다이오드 - Google Patents

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Abstract

본 발명은 기판과 발광 다이오드 칩을 포함하는 플립 칩 타입 발광 다이오드를 제시한다. 기판은 몸체, 다수개의 제3 패드들, 제4 패드, 제1 전극, 제2 전극, 다수개의 제1 비어들 그리고 제2 비어를 포함한다. 몸체는 제1 표면과 제1 표면의 반대쪽으로 제2 표면을 포함한다. 제1 전극과 제2 전극은 몸체의 제2 표면 위에 배치된다. 제1 비어들은 몸체를 가로질러 관통하여 각각 제3 패드들 중 하나와 제1 전극을 전기적으로 연결시킨다. 제2 비어는 몸체를 가로질러 관통하여 제4 패드와 제2 전극을 전기적으로 연결시킨다.

Description

발광 다이오드{LIGHT EMITTING DIODE}
본 출원은 2011년 5월 30일자로 출원된 미국 특허 출원 No. 61/491,307 호 및 2011년 8월 25일자로 출원된 미국 특허 출원 NO. 61/527,586호를 우선권으로 주장하여 청구한다. 위 특허 출원들은 여기에 참조로 포함되며 본 명세서의 일부를 형성한다.
본 발명은 발광 다이오드 및 이를 제조하는 방법에 관한 것이며, 구체적으로는 플립 칩 타입의 발광 다이오드 및 그 제조 방법에 관한 것이다.
종래의 발광 다이오드(LED; Light emitting diode) 제조 방법은 일반적으로 기판의 전극들 위에 다수개의 골드 볼들(gold balls)을 배치시고, 플립 칩 타입 LED 칩들을 기판의 대응하는 전극들에 전기적으로 연결시키기 위해 공융 본딩(eutectic bonding)을 이용한다. 그런 다음, 반사율을 증가시키기 위해 LED 칩들과 기판 사이의 공간을 전기 절연 콜로이드(이하 "언더필;underfill"로 지칭한다)를 제공하여 채운다. 따라서, 플립 칩(flip chip) 방법으로, 낮은 조명 효율이라는 결과를 가져오는 수평 타입 칩 전극으로 광을 차단하는 문제는 피할 수 있을 것이다. 그러나 플립 칩 방법으로 LED 칩들을 기반에 본딩할 때 정렬 불량이 존재할 수 있고 이는 조명이 비균질 해지는 문제를 야기시킨다. 더욱이 LED 칩들과 기판 사이를 언더필 코팅하는 것은 원치않는 반사율 이외에도 제조 비용이 높아지는 것을 야기한다.
종래의 필립 칩 타입 LED는 일반적으로 N-타입 반도체 층, P-타입 반도체 층 그리고 발광 층을 포함한다. 다수개의 금속성 도전 플러그들(metallic conductive plugs)이 P-타입 반도체 층에서 발광 층을 지나 N-타입 반도체 층까지 플립 칩 타입 LED를 가로질러 관통한다. 플립 칩 타입 LED의 바닥면에 있는 N-타입 전극은 다수개의 금속성 도전 플러그들에 연결된다. 플립 칩 타입 LED의 바닥면에 있는 P-타입 전극은 P-타입 반도체 층에 연결된다. 그런 다음, 전기적 연결을 위한 골드 볼을 이용하지 않고도 플립 칩 타입 LED는 공융 본딩(eutetic bonding) 또는 리플로우(reflow) 중 하나를 통해 기판의 전극에 전기적으로 연결된다. 이러한 방식은 LED 칩들을 플립 칩 방법으로 기판에 본딩시킬 때 정렬 불량의 문제를 처리할 뿐만 아니라, 언더필의 필요성도 피할 수 있게 한다. 그러나 이러한 방식 하에서 필립 칩 타입 LED와 기판의 전기적 연결은, 반도체 층들(메사(mesa) 또는 에피(epi)) 및 기판 전극들 사이가 매우 가까움에 따라, 공융 본딩이나 리플로우 후에 역 전류 발생 문제나 단락 발생 문제가 생길 수 있다.
종래의 LED들을 패키징하는 과정에서 생기는 잠재적 문제점들을 해결하기 위해, 본 발명은 실리콘 기판 또는 전기적 절연 기판을 포함하는 LED 칩을 제공하는 내용을 개시한다.
이 LED 칩은 투명 기판 및 상기 투명 기판의 표면에 순차적으로 형성된 N-타입 반도체 층, 발광 층 및 P-타입 반도체 층을 포함하는 반도체 층을 포함한다. 상기 LED 칩은 P-타칩 반도체 층과 실리콘 기판 또는 전기적 절연 기판 사이에 컨택 층(contact layer)를 더 포함한다. 상기 LED 칩은 상기 실리콘 기판 또는 상기 전기적 절연 기판의 바닥면에서부터 N-타입 반도체 층으로 가로질러 관통하는 다수개의 제1 금속성 도전 플러그들, 상기 실리콘 기판 또는 상기 전기적 절연 기판의 바닥면에서부터 P-타입 반도체 층으로 가로질러 관통하는 다수개의 제2 금속성 도전 플러그들, 상기 실리콘 기판 또는 상기 전기적 절연 기판의 바닥면 위에 배치되고 상기 제1 금속성 도전 플러그들에 전기적으로 연결된 N-타입 전극, 및 상기 실리콘 기판 또는 상기 전기적 절연 기판의 바닥면 위에 배치되고, 상기 제2 금속성 도전 플러그들에 전기적으로 연결된 P-타입 전극을 포함한다. 상기 LED 칩은 상기 플립 칩 타입 방법에 의해 상기 실리콘 기판에 전기적으로 연결된다. 따라서 상기 실리콘 기판 또는 전기적 절연 기판은 상기 LED 플립-칩 구조를 향상시키고 역 전류(reverse current)나 단락(short circuit)이 발생되는 현상을 방지한다. 또한, 상기 실리콘 기판 또는 전기적 절연 기판은 높은 전기 전류에 의해 발생되는 LED 플립-칩 구조의 파괴(breakdown)를 방지하기 위한 제너 다이오드(Zener diode)일 수 있다.
상술한 본 발명의 실시예에서, 다수개의 금속성 도전 플러그들은 다마신 공정(damascene process)를 통해 상기 실리콘 기판 또는 상기 전기적 절연 기판에 형성된다. 그런 다음, 상기 실리콘 기판 또는 상기 전기적 절연 기판은 공융 본딩(eutetic bonding)을 통해 상기 LED 칩의 반도체 층에 연결된다.
상술한 본 발명의 실시예에서, 상기 실리콘 기판 또는 전기적 절연 기판은 상기 LED 칩의 반도체 층에 연결된다. 포토리소그래피(photolithography) 및 메탈(금속) 증착(metal deposition)을 통해, 다수개의 제1 금속성 도전 플러그들과 다수개의 제2 금속성 도전 플러그들인이 상기 LED 칩에 형성된다. 상기 금속성 도전 플러그들의 측면 주위로 절연 층이 형성되어 전기적 연결로 인한 단락을 방지한다.
상술한 본 발명의 실시예에서, 상기 LED 칩의 상기 투명 기판은 상기 투명 기판의 타측면 위에서 상기 반도체 층에 배치된 패턴 구조를 더 포함한다. 상기 패턴 구조는 조명을 향상시키기 위한 규칙적인 패턴이나 불규칙적인 패턴을 포함한다.
상술한 본 발명의 실시예에서, 상기 LED 칩의 상기 P-타입 전극과 상기 N-타입 전극은 공융 본딩 또는 리플로우에 의해 기판 위의 전극들에 전기적으로 연결될 수 있다.
상술한 본 발명의 실시예에서, 광학 변환 물질(optical conversion material)이 상기 LED 플립-칩 구조 위에 배치될 수 있다. 상기 광학 변환 물질은 상기 LED 플립-칩 구조에 의해 활성화될 수 있고 광 혼합으로 백색광을 만들 수 있다.
본 발명의 특징에 따르면, 플립 칩 타입 LED는 기판 및 LED 칩을 포함한다. 상기 기판은: 제1 표면 및 상기 제1 표면에 대향하는 제2 표면을 갖는 몸체; 상기 제1 표면 위에 배치된 다수개의 제3 패드들; 상기 제1 표면 상에 배치된 제4 패드; 상기 제2 표면 위에 배치된 제1 전극; 상기 제2 표면 위에 배치된 제2 전극; 상기 몸체를 가로질러 관통하고, 상기 제3 패드들과 상기 제1 전극을 전기적으로 연결하는 다수개의 제1 비어들(vias); 상기 몸체를 가로질러 관통하고, 상기 제4 패드와 상기 제2 전극을 전기적으로 연결하는 제2 비어(via)를 포함한다. 상기 LED 칩은 상기 기판과 플립-칩 본딩 결합할 수 있고, 투명 기판; 상기 투명 기판 상에 배치된 제1 타입 반도체 층; 상기 제1 타입 반도체 층 상에 배치된 제2 타입 반도체 층; 상기 제1 타입 반도체 층과 상기 제2 타입 반도체 층 사이에 배치된 액티브 반도체 층; 상기 제1 타입 반도체 층 위에 배치되고 상기 제3 패드들과 전기적으로 연결된 제1 패드; 및 상기 제2 타입 반도체 층 위에 배치되고 상기 제4 패드와 전기적으로 연결된 제2 패드를 포함한다.
본 발명의 다른 특징에 의하면, 플립 칩 타입 LED는 제1 표면 및 상기 제1 표면에 대향하는 제2 표면을 갖는 몸체를 포함하는 기판을 포함할 수 있다. 상기 플립 칩 타입 LED는 상기 제2 표면 위에 배치된 제1 전극; 상기 제2 표면 위에 배치된 제2 전극을 더 포함할 수 있다. 상기 플립 칩 타입 LED는 투명 기판; 상기 투명 기판 상에 배치된 제1 타입 반도체 층; 상기 제1 타입 반도체 층 위에 배치된 제2 타입 반도체 층; 상기 제1 타입 반도체 층과 상기 제2 타입 반도체 층 사이에 배치된 액티브 반도체 층; 상기 제2 타입 반도체 층과 상기 기판의 제1 표면 사이에 배치된 접착층; 상기 기판의 몸체, 상기 접착층, 상기 제2 타입 반도체 층 및 상기 액티브 반도체 층을 가로질러 관통하는 다수개의 제1 비어들; 및 상기 기판의 몸체를 가로질러 관통하는 제2 비어(via)를 더 포함할 수 있다. 상기 제1 비어들은 상기 제1 타입 반도체 층과 상기 제1 전극을 전기적으로 연결시킬 수 있다. 상기 제2 비어는 상기 제2 타입 반도체 층과 상기 제2 전극을 전기적으로 연결시킬 수 있다.
본 발명의 또 다른 특징에 의하면, 제1 표면 및 제1 표면에 대향하는 제2 표면을 갖는 몸체를 포함하는 기판; 상기 제1 표면 위에 배치된 다수개의 제3 패드들; 상기 제1 표면 위에 배치된 제4 패드; 상기 제2 표면 위에 배치된 제1 전극; 상기 제2 표면 위에 배치된 제2 전극; 상기 몸체를 가로질러 관통하고, 각각이 상기 제3 패드들 각각과 상기 제1 전극을 전기적으로 연결하는 다수개의 제1 비어들; 상기 몸체를 가로질러 관통하고, 상기 제4 패드와 상기 제2 전극을 전기적으로 연결하는 제2 비어를 포함하는 플립 칩 타입 LED 제조 방법이 개시된다. 또한, 상기 방법은 투명 기판; 상기 투명 기판 상에 배치된 제1 타입 반도체 층; 상기 제1 타입 반도체 층 위에 배치된 제2 타입 반도체 층; 상기 제1 타입 반도체 층과 상기 제2 타입 반도체 층 사이에 배치된 액티브 반도체 층; 상기 제1 타입 반도체 층 위에 배치된 제1 패드; 및 상기 제2 타입 반도체 층 위에 배치된 제2 패드를 포함하는 LED 칩을 제공한다. 상기 방법은 상기 제1 패드와 상기 제2 패드가 각각 제3 패드들과 제4 패드와 전기적으로 연결될 수 있도록 상기 기판과 상기 LED 칩을 본딩하는 단계를 더 포함한다.
본 발명의 또 다른 특징에 의하면, 플립 칩 타입 LED를 제조하는 방법이, 투명 기판을 제공하는 단계; 상기 투명 기판 상에 제1 타입 반도체 층을 형성하는 단계; 상기 제1 타입 반도체 층 상에 액티브 반도체 층을 형성하는 단계; 상기 액티브 반도체 층 상에 제2 타입 반도체 층을 형성하는 단계; 상기 제2 타입 반도체 층 상에 접착층을 형성하는 단계; 제1 표면과 상기 제1 표면에 대향하는 제2 표면을 갖는 몸체를 포함하는 기판을 형성하는 단계; 상기 기판의 몸체, 상기 접착층, 상기 제2 타입 반도체 층, 상기 액티브 반도체 층을 가로질러 관통하는 다수개의 제1 비어들을 형성하는 단계; 상기 기판의 몸체를 가로질러 관통하는 제2 비어를 형성하는 단계; 상기 기판의 몸체의 제2 표면 상에서, 상기 제1 비어들과 전기적으로 연결되는 제1 전극을 형성하는 단계; 및 상기 기판 몸체의 상기 제2 표면 상에서 상기 제2 비어와 전기적으로 연결되는 제2 전극을 형성하는 단계를 포함한다.
다양한 실시예에서 상기 기판은 실리콘 기판 또는 전기적 절연 기판일 수 있다. 실리콘 기판인 경우, 상기 비어들과 상기 실리콘 기판 표면의 벽에 전기적 절연 층이 제공될 필요가 있다. 전기적 절연 기판의 경우에는 이러한 것들이 불필요하다.
본 발명에 개시된 다양한 실시예들의 이점과 효과를 좀 더 이해하기 위해서, 더 구체적인 상세한 설명이 첨부된 도면을 참조로 아래의 실시예들을 통해 제시된다.
본 발명에 따른 LED 칩은 종래 LED의 패키징과 관련된 문제점들을 해결한다.
본 발명에 따른 LED 칩은 플립 칩 타입 방식으로 기판에 전기적으로 연결되어, 실리콘 기판 또는 전기적 절연 기판은 LED 플립-칩 구조를 단락이 발생하는 현상을 피할 수 있도록 향상시킨다.
본 발명에 따른 LED 칩의 전기 절연층이 금속 도전 플러그들의 측면 주위에 형성되어 전기적 연결에 따른 단락을 방지한다.
개시된 본 발명은 아래의 상세한 설명과 첨부된 도면이 만드는 참조되는 예들을 파악함으로써 좀 더 완전하게 이해될 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 LED 칩의 구조와 제조 과정을 나타낸다.
도 2는 본 발명의 제1 실시예에 따른 실리콘 기판의 구조 및 제조 과정을 나타낸다.
도 3은 본 발명의 제1 실시예에 따른 플립 칩 타입 LED 칩의 구조 및 제조 과정을 나타낸다.
도 4-5는 본 발명의 제2 실시예에 따른 플립 칩 타입 LED 칩의 구조 및 제조 과정을 나타낸다.
도 6은 본 발명의 제3 실시예에 따른 실리콘 기판의 구조 및 제조 과정을 나타낸다.
도 7은 본 발명의 제3 실시예에 따른 플립 칩 타입 LED 칩의 구조 및 제조 과정을 나타낸다.
도 8-9는 본 발명의 제4 실시예에 따른 플립 칩 타입 LED 칩의 구조 및 제조 과정을 나타낸다.
제 1 실시예
도 1 내지 3을 참조하면, 먼저, 도 3을 참조하면, 제시되는 본 발명은 실리콘 기판(20)과 LED 칩(10)을 포함하는 플립 칩 타입 LED(30)을 제공한다. 상기 실리콘 기판(20)은 몸체(43), 다수개의 제3 패드들(23), 제4 패드(24), 제1 전극(25), 제2 전극(26) 다수개의 제1 비어들(21), 및 제2 비어(22)를 포함한다. 실리콘 기판(20)의 몸체(43)는 제1 표면(20a)과 제1 표면(20a)에 대향하는 제2 표면(20b)을 갖는다. 제3 패드들(23)은 상기 제1 표면(20a) 상에 배치된다. 제4 패드(24)는 제1 표면(20a) 상에 배치된다. 제1 전극(25)은 제2 표면(20b) 위에 배치된다. 제2 전극(26)은 제2 표면(20b) 위에 배치된다. 제1 비어들(21)은 실리콘 기판(20)의 몸체(43)을 가로질러 하나 이상의 제3 패드(23)와 제1 전극(25)과 전기적으로 연결된다. 제2 비어(22)는 실리콘 기판(20)의 몸체(43)를 가로질러 제4 패드(24)와 제2 전극(26)과 전기적으로 연결된다.
또한, 실리콘 기판(20)은, 제1 비어들(21)과 몸체(43) 사이, 제2 비어(22)와 몸체(43) 사이, 몸체(43)의 측면, 그리고 제1 표면(20a) 및 제2 표면(20b) 중 제1 비어들(21)과 제2 비어(22)에 의해 가로질러 관통되지 않는 영역들에 배치된 전기적 절연 층(28)을 포함한다.
상기 LED 칩(10)은 플립 칩 본딩 방법에 의해 실리콘 기판(20) 위에 배치되고, 투명 기판(11), 제1 타입 반도체 층(12c), 제2 타입 반도체 층(12a), 액티브 반도체 층(12b), 하나 이상의 제1 패드(14), 및 하나 이상의 제2 패드(15)를 포함한다. 일 실시예에서, 제1 타입 반도체 층(12c), 제2 타입 반도체 층(12a), 액티브 반도체 층(12b)이 에피 스택(epi stack; 12)을 형성한다. 상기 에피 스택(12)에서, 제1 타입 반도체 층(12c)은 상기 투명 기판(11) 상에 배치되고, 상기 제2 타입 반도체 층(12a)은 상기 제1 타입 반도체 층(12c) 상에 배치되고, 상기 액티브 반도체 층(12b)은 상기 제1 타입 반도체 층(12c)과 상기 제2 타입 반도체 층(12a) 사이에 배치된다. 제1 패드(14)는 상기 에피 스택(12)의 제2 타입 반도체 층(12a) 위에 배치되고, 상기 제3 패드들(23)에 전기적으로 연결된다. 제2 패드(15)는 상기 에피 스택(12)의 제2 타입 반도체 층(12a) 위에 배치되고, 제4 패드(24)와 전기적으로 연결된다.
일 실시예에서, LED 칩(10)은 상기 에피 스택(12)의 제2 타입 반도체 층(12a) 상에 배치되어 제1 패드(14)와 제2 패드(15)를 분리하기 위한 전기적 절연 층(16)을 더 포함한다. 일 실시예에서, 균일 전류 분배 층 또는 전류 스프레딩(spreading) 층(17)이 제2 타입 반도체 층(12a) 위에 배치될 수 있다. 이러한 균일 전류 분배 층 또는 전류 스프레딩 층(17)은, 예를 들어, 금속성 전기 도전 층 또는 투명 전기 도전 층일 수 있다. 또한, 상기 실리콘 기판(20) 몸체(43)의 주변 측면은 대체로 상기 제2 표면(20b)에 수직이다. 일 실시예에서,제1 패드(14)와 제2 패드(15) 사이의 거리(d1), 제3 패드들(23)과 제4 패드(24) 사이의 거리(d2), 그리고 제1 전극(25)과 제2 전극(26) 사이의 거리(d3)는 대체로 동일하다. 이와 다르게, 제1 패드(14)와 제2 패드(15) 사이의 거리(d1)가 제3 패드들(23)과 제4 패드(24) 사이의 거리(d2)와 제1 전극(25)과 제2 전극(26) 사이의 거리(d3) 보다 더 클 수 있다. 일 실시예에서, LED 칩의 주변 측면은 상기 기판(20) 몸체(43)의 주변 측면에 대응하거나 또는 정렬되어 동일 평면이 된다. 상기 실리콘 기판(20)은 상기 플립 칩 타입 LED(30)의 전체적인 방열(heat dissipation)을 향상시킨다.
일 실시예에서, 상기 제1 타입 반도체 층(12c)은 P-타입 반도체 층이고, 상기 제2 타입 반도체 층(12a)은 N-타입 반도체 층이다. 상기 제1 패드(14)와 상기 제2 패드(15)는 각각 P-타입 컨택 층(contact layer)과 N-타입 컨택 층이다. 다른 한편, 상기 제1 타입 반도체 층(12c)이 N-타입 반도체 층이고, 상기 제2 타입 반도체 층(12a)이 P-타입 반도체 층일 수 있다. 이 경우, 제1 패드(14)와 제2 패드(15)는 각각 N-타입 컨택 층과 P-타입 컨택 층이 된다. 투명 기판(11)은 사파이어(sapphire) 일 수 있다. 플립 칩 타입 LED(30)는 LED 칩(10)과 실리콘 기판(20) 사이에 배치된 접착층을 더 포함할 수 있다. 상기 접착층은 적어도 저항층, 반사층, 본딩층, 배리어층 또는 이들의 결합층을 포함할 수 있다. 투명 기판(11)은 균질 프로파일 거칠기를 갖는 표면(regular profile roughened surface) 또는 비균질 프로파일 거칠기를 갖는 표면(irregular profile roughened surface)를 포함할 수 있다. LED 칩(10)은 에피 스택(12)의 제2 타입 반도체 층(12a)과 액티브 반도체 층(12b)을 가로질러 제1 타입 반도체 층(12c)까지 관통하여, 제1 패드(14)와 에피 스택(12)의 제1 타입 반도체 층(12c)을 전기적으로 연결하는 다수개의 제3 비어들(13)을 더 포함할 수 있다. 다수의 제3 비어들(13)은 제1 비어들(21)의 수와 같을 수 있고, 이러한 경우 전류 스프레딩(current spreading) 효과가 향상될 수 있다. 제3 패드들(23), 제1 전극(25), 및 제1 패드(14)의 배치(arrangement)는 적용에 따라 다양하게 변형될 수 있고, 단일 패드, 다수의 패드, 단일 전극, 다수의 전극, 단일 컨택층, 또는 다수의 컨택층들의 조합을 포함할 수 있다. 패드, 전극, 컨택층들의 수는 제3 패드들(13)의 수 또는 제1 비어들(21)의 수와 각각 동일하다. 또한, LED 칩(10)은 제3 비어들(13) 측면에 배치된 전기적 절연 층(13a)을 더 포함하여, 제3 비어들(13), 제2 타입 반도체 층(12a), 액티브 반도체 층(12b) 및 제1 타입 반도체 층(12c)을 분리시킬 수 있다. 또한, LED 칩(10) 내에, 예를 들어 제1 패드(14) 또는 제2 패드(15) 근처에, 반사 층이 배치되어, 액티브 반도체 층(12b)에서 생성되는 광을 반사시켜 상기 광이 투명 기판(11)의 균질 프로파일 거칠기를 갖는 표면 또는 비균질 프로파일 거칠기를 갖는 표면을 통해 LED 칩(10)을 투과해 나갈 수 있게 하고, 이를 통해 LED 칩(10)의 조도 효율을 향상시킬 수 있게 할 수 있다.
도 1 내지 도 3을 참조하면, 아래에 설명되는 바와 같이 플립 칩 타입 LED(30)의 제조 방법을 추가적으로 제시한다.
먼저, 도 2에 도시된 바와 같이, 몸체(43)을 포함하는 실리콘 기판(20)이 제공된다. 상기 실리콘 기판(20)의 몸체(43)는 제1 표면(20a)과 제1 표면(20a)에 반대쪽에 있는 제2 표면(20b)을 포함한다.
그런 다음, 다수개의 관통 홀(27)이 실리콘 기판(20)의 몸체(43)를 가로지르도록 형성된다. 이 단계는 레이저, 기계적 수단 또는 에칭 방법을 통해 실리콘 기판(20)을 뚫는 방법으로 행해질 수 있다.
그리고 나서, 전기 절연층(28)이 실리콘 기판(20)의 몸체(43)와 상기 관통 홀(27) 상에 형성된다. 상기 전기 절연층(28)은 상기 관통 홀들(27)의 측벽과 상기 실리콘 기판(20)의 몸체(43)의 측면에 배치된다. 또한, 전기 절연층(28)은 제1 표면(20a)과 제2 표면(20b)의 상기 관통 홀(27)이 지나가지 않는 영역에 배치된다. 이 단계는 증착 방법으로 달성될 수 있다.
그런 다음, 메탈(금속)층(29)가 실리콘 기판(20)의 몸체(43) 위에 형성되어 상기 관통 홀(27)을 채운다. 이 방법은 전기도금(electroplating) 또는 증착(deposition) 방법으로 달성될 수 있다.
그런 다음, 상기 메탈(금속)층(29)은 평탄화 단계를 거쳐 다수의 제1 비어들(21)과 제2 비어(22)를 형성한다. 이 단계는 화학적 기계적 연마(CMP; chemical mechanical polishing) 또는 에칭(etching) 방법으로 달성될 수 있다.
그런 다음, 다수개의 제3 패드들(23), 제4 패드(24), 제1 전극(25) 및 제2 전극(26)이 형성된다. 제3 패드들(23)은 제1 비어들(21)을 통해 제1 전극(25)과 전기적으로 연결된다. 제4 패드(24)는 제2 비어(22)를 통해 제2 전극(26)과 전기적으로 연결된다. 이 단계는 레이저 전기 도금(또는 증착)과 (CMP 또는 에칭을 통한) 평탄화 작업으로 달성될 수 있다.
이로써, 실리콘 기판(20)의 작업 공정이 완성된다. 상기 실리콘 기판(20)은 몸체(43), 다수개의 제3 패드들(23), 제4 패드(24), 제1 전극(25), 제2 전극(26), 다수개의 제1 비어들(21)과 제2 비어(22)를 포함한다. 상기 실리콘 기판(20)의 몸체(43)는 제1 표면(20a)과 제1 표면(20a)의 반대편에 있는 제2 표면(20b)을 포함한다. 제3 패드들(23)과 제4 패드(24)는 제1 표면(20a) 위에 배치된다. 제1 전극(25)과 제2 전극(26)은 제2 표면(20b) 위에 배치된다. 제1 비어들(21)은 실리콘 기판(20)의 몸체(43)를 가로질러(관통하여) 제3 패드들(23)과 제1 전극(25)에 전기적으로 연결된다. 제2 비어(22)는 실리콘 기판(20)의 몸체(43)를 가로질러(관통하여) 제3 패드(24)와 제2 전극(26)에 전기적으로 연결된다. 또한, 실리콘 기판(20)은 전기 절연층(28)을 더 포함한다. 상기 전기 절연층(28)은 제1 비어(21)와 제2 비어(22)의 측면 위에, 그리고 제1 표면(20a)과 제2 표면(20b)의 관통홀(27)에 의해 관통되지 않는 영역과 같은 몸체(43)의 측면에 배치된다.
그런 다음, 도 1을 참조하면, 투명 기판(11), 제1 타입 반도체 층(12c), 제2 타입 반도체 층(12a), 액티브 반도체 층(12b), 제1 패드(14) 그리고 제2 패드(15)를 포함하는 LED 칩(10)이 제공된다. 일 실시예에서, 제1 타입 반도체 층(12c), 제2 타입 반도체 층(12a) 그리고 액티브 반도체 층(12b)은 에피 스택(epi stack; 12)을 형성한다. 이 에피 스택(12)에서, 제1 타입 반도체 층(12c)은 투명 기판(11) 위에 배치되고, 제2 타입 반도체 층(12a)은 제1 타입 반도체 층 위에 배치되고, 액티브 반도체 층(12b)은 제1 타입 반도체 층(12c)과 제2 타입 반도체 층(12a) 사이에 배치된다. 제1 패드(14)는 에피 스택(12)의 제1 타입 반도체 층(12c) 위에 배치되고, 제2 패드(15)는 에피 스택(12)의 제2 타입 반도체 층(12a) 위에 배치된다.
그런 다음, 도 3을 참조하면, 실리콘 기판(20)과 LED 칩(10)이 함께 본딩 결합된다. 이를 통해, 제1 패드(14)와 제2 패드(15)가 각각 제3 패드들(23)과 제4 패드(24)에 전기적으로 결합되게 된다.
LED 칩(10)은 에피 스택(12)의 제2 타입 반도체 층(12a) 위에 배치되는 전기 절연층(16)을 더 포함하여 제1 패드(14)와 제2 패드(15)를 분리시킬 수 있다.
일 실시예에서, 플립-칩 본딩 구조를 형성하기 위해 하나의 큰 크기의 실리콘 기판과 하나의 LED 웨이퍼 사이의 얼라인먼트 타입(alignment type) 플립-칩 본딩이 먼저 수행된다. 일 실시예에서, 큰 크기의 실리콘 기판은 다수개의 실리콘 기판들(20)을 포함하고, LED 웨이퍼는 다수개의 LED 칩들(10)을 포함한다. 그런 다음, 플립-칩 본딩 구조는 다수개의 개별적인 플립 칩 타입 LED들(30)로 잘려진다.
다른 실시예에서, 하나의 큰 크기의 실리콘 기판과 다수개의 LED 칩들(10) 사이의 얼라인먼트 타입 플립-칩 본딩이 먼저 수행된다. 일 실시에에서, 상기 큰 크기의 실리콘 기판은 다수개의 실리콘 기판들(20)을 포함한다. 그리고 상기 큰 크기의 실리콘 기판은 다수개의 개별적인 플립 칩 타입 LED들(30)로 잘려진다.
또 다른 실시예에서, 다수개의 실리콘 기판들(20)과 하나의 LED 웨이퍼 사이의 얼라인먼트 타입 플립-칩 본딩이 먼저 수행된다. 일 실시예에서, 상기 LED 웨이퍼는 다수개의 LED 칩들(10)을 포함한다. 그런 다음, 상기 LED 웨이퍼는 다수개의 개별적인 플립 칩 타입 LED들(30)로 잘려진다.
또 다른 실시예에서, 하나의 실리콘 기판(20)과 하나의 LED 칩(10) 사이에 얼라인먼트 타입 플립-칩 본딩이 수행된다. 이 경우, 플립 타입 LED(30)은 커팅 공정 없이 형성된다.
도 1 및 도 3을 참조하면, 일 실시예에서, 제1 타입 반도체 층(12c)은 P-타입 반도체 층이며, 제2 타입 반도체 층(12a)은 N-타입 반도체 층이고, 제1 패드(14) 및 제2 패드(15)는 각각 P-타입 컨택 층과 N-타입 컨택 층이다. 다른 한편으로는, 제1 타입 반도체 층(12c)은 N-타입 반도체 층이며, 제2 타입 반도체 층(12a)은 P-타입 반도체 층이고, 제1 패드(14) 및 제2 패드(15)는 각각 N-타입 컨택 층과 P-타입 컨택 층이다. 투명 기판(11)은 사파이어(sapphire)일 수 있다. 일 실시예에서, 본딩 단계는 LED 칩(10)과 실리콘 기판(20) 사이에 접착층을 형성하는 것을 포함할 수 있다. 상기 접착층은 적어도 저항층, 반사층, 본딩 층, 배리어 층 또는 이들의 하나 이상의 조합을 포함할 수 있다. 투명 기판(11)은 균질 프로파일 거칠기를 갖는 표면 또는 비균질 프로파일 거칠기를 갖는 표면을 포함할 수 있다. LED 칩(10)은 에피 스택(12)의 제2 타입 반도체 층(12a)과 액티브 반도체 층(12b)을 가로지르는 다수개의 제3 비어들(13)을 더 포함할 수 있고, 제3 비어는 에피 스택(12)의 제1 타입 반도체 층(12c)와 제1 패드(14)를 전기적으로 연결할 수 있다. 또한, LED 칩(10)은 전기 절연층(13a)을 더 포함할 수 있다. 상기 전기 절연층(13a)은 제3 비어들(13), 제2 타입 반도체 층(12a) 그리고 액티브 반도체 층(12b) 사이에 배치되어 상기 제3 비이들(13), 제2 타입 반도체 층(12a) 그리고 액티브 반도체 층(12b)을 분리시킨다. 한편, LED 칩(10) 내에, 예를 들어 제1 패드(14) 또는 제2 패드(15) 근처에, 반사 층이 배치되어, 액티브 반도체 층(12b)에서 생성되는 광을 반사시켜 상기 광이 투명 기판(11)의 균질 프로파일 거칠기를 갖는 표면 또는 비균질 프로파일 거칠기를 갖는 표면을 통해 LED 칩(10)을 투과해 나갈 수 있게 하고, 이를 통해 LED 칩(10)의 조도 효율을 향상시킬 수 있게 할 수 있다.
제 2 실시예
도 4 및 도 5를 참조하면, 실리콘 기판(20), 투명 기판(11), 제1 타입 반도체 층(12c), 제2 타입 반도체 층(12a), 액티브 반도체 층(12b) 접착층, 다수개의 제1 비어들(44), 제2 비어(45), 제1 전극(25), 및 제2 전극(26)을 포함하는 플립 칩 타입 LED(50)을 더 제시한다.
실리콘 기판(20)은 몸체(43)를 포함한다. 상기 실리콘 기판(20)의 몸체(43)는 제1 표면(20a)과 제1 표면(20a)의 반대편에 있는 제2 표면(20b)을 포함한다. 제1 전극(25) 및 제2 전극(26)은 제2 표면(20b) 위에 배치된다. 일 실시예에서, 제1 타입 반도체 층(12c), 제2 타입 반도체 층(12a) 그리고 액티브 반도체 층(12b)은 에피 스택(epi stack; 12)을 형성한다. 이 에피 스택(12)에서, 제1 반도체 층(12c)은 투명 기판(11) 위에 배치되고, 제2 타입 반도체 층(12a)은 제1 타입 반도체 층(12c) 위에 배치되고, 액티브 반도체 층(12b)은 제1 타입 반도체 층(12c)과 제2 타입 반도체 층(12a) 사이에 배치된다. 상기 접착층은 상기 제2 타입 반도체 층(12a)과 실리콘 기판(20)의 제1 표면(20a) 사이에 배치되고, 배리어 층(41)과 본딩 층(42)을 포함한다. 배리어 층(41)은 에피 스택(12)의 제1 타입 반도체 층(12a)에 접촉하고, 본딩 층(42)은 실리콘 기판(20)의 제1 표면(20a)과 접촉한다. 제1 비어들(44)은 실리콘 기판(20)의 몸체(43), 접착 층(즉, 배리어 층(41)과 본딩 층(42)), 그리고 에피 스택(12)의 제2 타입 반도체 층(12a)과 액티브 반도체 층(12b)을 가로질러 제1 타입 반도체 층(12c)까지 관통한다. 제1 비어들(44)는 에피 스택(12)의 제1 타입 반도체 층(12c)과 제1 전극(25)을 전기적으로 연결한다. 제2 비어(45)는 실리콘 기판(20)의 몸체(43)를 가로질러 관통하여 에피 스택(12)의 제2 타입 반도체 층(12a)과 제2 전극(26)을 전기적으로 연결한다. 일 실시예에서, 제2 비어(45)는 실리콘 기판(20)의 몸체(43)와 접착 층(즉, 배리어 층(41)과 본딩 층(42))을 가로질러 관통한다. 또한, 실리콘 기판(20)의 몸체(43)의 주변 측면은 대체로 제2 표면(20b)에 수직이다. 실리콘 기판(20)은 플립 칩 타입 LED(50)의 전체적인 방열을 향상시킨다.
일 실시예에서, 상기 제1 타입 반도체 층(12c)은 P-타입 반도체 층이고, 상기 제2 타입 반도체 층(12a)은 N-타입 반도체 층이다. 다른 한편, 상기 제1 타입 반도체 층(12c)이 N-타입 반도체 층이고, 상기 제2 타입 반도체 층(12a)이 P-타입 반도체 층일 수 있다. 투명 기판(11)은 사파이어일 수 있다. 접착층은 적어도 저항 컨택 층, 반사 층 또는 이들의 하나 이상의 조합을 더 포함할 수 있다. 투명 기판(11)은 균질 프로파일 거칠기를 갖는 표면(regular profile roughened surface) 또는 비균질 프로파일 거칠기를 갖는 표면(irregular profile roughened surface)를 포함할 수 있다. 제1 전극(25)은 단일 전극 또는 다수개의 전극들을 포함할 수 있고, 제1 전극의 개수는 제1 비어들(44)의 수와 같다.
일 실시예에서, 플립 칩 타입 LED(50)는 전기 절연층(44a)을 더 포함할 수 있다. 상기 전기 절연층(44a)은 제1 비어(44)와 제2 비어(45)의 측면 위, 그리고 실리콘 기판(20)의 몸체(43)의 측면 위에 배치될 수 있다. 또한, 전기 절연 층(44a)은 제2 표면(20b)에서 제1 비어들(44)과 제2 비어(45)가 관통하지 않는 영역에 배치될 수 있다. 또한, 플립 칩 타입 LED (50) 내에, 예를 들어 제1 전극(25) 또는 제2 전극(26) 근처에, 반사 층이 배치되어, 액티브 반도체 층(12b)에서 생성되는 광을 반사시켜 상기 광이 투명 기판(11)의 균질 프로파일 거칠기를 갖는 표면 또는 비균질 프로파일 거칠기를 갖는 표면을 통해 플립 칩 타입 LED (50)을 투과해 나갈 수 있게 하고, 이를 통해 플립 칩 타입 LED(50)의 조도 효율을 향상시킬 수 있게 할 수 있다.
도 4 및 도 5를 참조하여, 본 발명은 아래 설명되는 플립 칩 LED(50)을 제조하는 과정을 더 제시한다.
먼저, 도 4를참조하면, 투명 기판(11)이 제공된다.
그리고 제1 타입 반도체 층(12c)이 투명 기판(11) 위에 형성된다.
그런 다음, 액티브 반도체 층(12b)이 제1 타입 반도체 층(12c) 위에 형성된다.
그럼 다음, 제2 타입 반도체 층(12a)이 액티브 반도체 층(12b) 위에 형성된다. 일 실시예에서, 제1 타입 반도체 층(12c), 제2 타입 반도체 층(12a) 그리고 액티브 반도체 층(12b)이 에피 스택(12)을 형성한다.
그런 다음, 접착층이 에피 스택(12)의 제2 타입 반도체 층(12a) 위에 형성된다.
그런 다음, 실리콘 기판(20)이 접착층 위에 형성된다. 이 실리콘 기판(20)은 제1 표면(20a)과 제1 표면(20a)에 반대편에 있는 제2 표면(20b)을 포함하는 몸체(43)를 포함한다. 제1 표면(20a)은 상기 접착층에 접촉한다. 접착층은 배리어 층(41)과 본딩 층(42)을 포함한다. 상기 배리어 층(41)은 에피 스택(12)의 제2 타입 반도체 층(12a)에 접촉하고, 본딩 층(42)는 실리콘 기판(20)의 제1 표면(20a)에 접촉한다.
그런 다음, 도 5를 참조하면, 다수개의 제1 관통홀(47)과 제2 관통홀(48)이 형성된다. 제1 관통홀(47)은 실리콘 기판(20)의 몸체(43), 본딩 층(42), 배리어 층(41), 제2 타입 반도체 층(12a) 그리고 액티브 반도체 층(12b)을 가로질러 제1 타입 반도체 층(12c)까지 관통한다. 제2 관통홀(48)은 실리콘 기판(20)의 몸체(43)를 가로질러 관통하여 제2 타입 반도체 층(12a)까지 도달한다. 이 단계는 레이저, 기계적 수단 또는 에칭 방법으로 실리콘 기판(20)을 뚫는 방법으로 행해질 수 있다.
그런 다음 전기 절연층(44a)이 제1 관통홀(47)과 제2 관통홀(48)의 측벽(sidewall; 측면)에 배치된다. 전기 절연층(44a)은, 제2 표면(20b)의 제1 관통홀(47)과 제2 관통홀(48)이 관통하지 않는 영역 등과 같은, 실리콘 기판(20) 몸체(43)의 측면에도 배치된다.
그런 다음, 다수개의 제1 비어들(44)이 형성되고, 이 제1 비어들(44)은 실리콘 기판(20)의 몸체(43), 접착층(즉, 배리어 층(41)과 본딩 층(42)), 에피 스택(12)의 제2 타입 반도체 층(12a)과 액티브 반도체 층(12b)을 가로질러 제1 타입 반도체 층(12c)까지 관통한다. 이 단계는 메탈 레이저 전기도금(또는 증착) 및 (CMP 또는 에칭을 통한) 평탄화 작업으로 달성될 수 있다.
그런 다음, 제2 비어(45)가 형성되고, 이 제2 비어(45)는 실리콘 기판(20)의 몸체(43)와 접착층(즉, 배리어 층(41)과 본딩 층(42))을 가로질러 관통한다.
그런 다음, 실리콘 기판(20)의 제2 표면(20b) 위에 제1 전극(25)을 형성하고, 이 제1 전극(25)는 제1 비어들(44)과 전기적으로 연결된다.
그런 다음, 실리콘 기판(20)의 제2 표면(20b) 위에 제2 전극(26)을 형성하고, 이 제2 전극(26)은 제2 비어(45)와 전기적으로 연결된다.
일 실시예에서, 반도체 웨이퍼 공정이 먼저 수행된다. 그런 다음, 커팅 공정이 수행되어 다수개의 개별적인 플립 칩 타입 LED들(50)을 형성한다.
일 실시예에서, 제1 타입 반도체 층(12c)은 P-타입 반도체 층이고, 제2 타입 반도체 층(12a)은 N-타입 반도체 층이다. 한편, 제1 타입 반도체 층(12a)이 N-타입 반도체 층이고, 제2 타입 반도체 층(12a)이 P-타입 반도체 층일 수 있다. 투명 기판(11)은 사파이어일 수 있다. 접착층은 하나 이상의 저항 층, 반사 층, 본딩 층, 배리어 층 또는 이들의 하나 이상의 결합들을 포함할 수 있다. 투명 기판(11)은 균질 프로파일 거칠기를 갖는 표면 또는 비균질 프로파일 거칠기를 갖는 표면을 포함할 수 있다. 또한, 전기 절연층(44a)이 제1 비어(44)와 제2 비어(45)의 측면 위에 배치된다. 또한, 전기 절연층(44a)은 제2 표면(20b)의 제1 비어들(44)과 제2 비어(45)가 관통하지 않는 영역과 같은, 실리콘 기판(20)의 몸체(43)의 측면 위에 배치된다. 또한, 전기 절연층은 본딩 층(42)과 실리콘 기판(20)의 몸체(43) 사이에 배치될 수 있다. 추가적으로, 플립 칩 타입 LED (50) 내에, 예를 들어 제1 전극(25) 또는 제2 전극(26) 근처에, 반사 층이 배치되어, 액티브 반도체 층(12b)에서 생성되는 광을 반사시켜 상기 광이 투명 기판(11)의 균질 프로파일 거칠기를 갖는 표면 또는 비균질 프로파일 거칠기를 갖는 표면을 통해 플립 칩 타입 LED (50)을 투과해 나갈 수 있게 하고, 이를 통해 플립 칩 타입 LED(50)의 조도 효율을 향상시킬 수 있게 할 수 있다.
제 3 실시예
도 6 및 도 7을 참조하여, 먼저, 도 7을 참조하면, 본 발명은 전기적 절연 기판(60) 그리고 LED 칩(10)을 포함하는 플립 칩 타입 LED(70)을 더 제시한다. 설명을 간략하게 하기 위해, LED 칩(10)의 상세한 설명은 반복해서 설명하지 않는다. 전기 절연 기판(60)은 몸체(69), 다수개의 제1 패드들(63), 제2 패드(64), 제1 전극(65), 제2 전극(66), 다수개의 제1 비어들(61), 제2 비어(62)를 포함한다. 전기 절연 기판(60)의 몸체(69)는 제1 표면(60a)과 제1 표면(60a)의 반대면에 있는 제2 표면(60b)을 포함한다. 제1 패드들(63)과 제2 패드(64)는 제1 표면(60a) 위에 배치된다. 제1 전극(65)과 제2 전극(66)은 제2 표면(60b) 위에 배치된다. 제 비어들(61)은 전기 절연 기판(60)의 몸체(69)를 가로질러 관통하여 제1 패드들(63)과 제1 전극(65)을 전기적으로 연결시킨다. 제2 비어(62)는 전기 절연 기판(60)의 몸체(69)를 가로질러 관통하여 제2 패드들(64)과 제2 전극(66)을 전기적으로 연결시킨다. 일 실시예에서, 전기 절연 기판(60)의 몸체(69)의 주변 측면은 대체로 제2 표면(60b)에 수직이다. 일 실시예에서, 제1 패드(14)와 제2 패드(15) 사이의 거리(d1), 제1 패드들(63) 및 제2 패드(64) 사이의 거리(d4), 제1 전극(65)와 제2 전극(66) 사이의 거리(d5)는 실질적으로 동일하다. 한편, 제1 패드(14)와 제2 패드(15) 사이의 거리(d1)는 제1 패드들(63)과 제2 패드(64) 사이의 거리(d4)와 제1 전극(65)과 제2 전극(66) 사이의 거리(d5)보다 더 크다. 일 실시예에서, LED 칩(10)의 주변 측면은 전기 절연 기판(60)의 몸체(69)의 주변 측면에 대응하거나 정렬되어 동일 평면이 된다.
전기 절연 기판(60)은 전기적으로 비-도전성이나 열 전도성이 있는 기판일 수 있다. 플립 칩 타입 LED(70)는 LED 칩(10)과 전기 절연 기판(60) 사이에 배치된 접착층을 더 포함할 수 있다. 상기 접착층은 저항 컨택 층, 반사 층, 본딩 층, 배리어 층 또는 이들의 하나 이상의 조합을 포함할 수 있다. 제3 비어들(13)의 수는 제1 비어들(61)의 수와 동일할 수 있다. 제1 패드들(63), 제1 전극(65) 및 제1 패드(14)의 배치는 적용에 따라 다양하게 변형될 수 있고, 단일 패드, 다수의 패드, 단일 전극, 다수의 전극, 단일 컨택 층 또는 다수의 컨택 층들의 조합을 포함할 수 있다. 패드, 전극, 컨택 층들의 수는 각각 제3 비어들(13)의 수 또는 제1 비어들(61)의 수와 동일할 수 있다. 전기 절연 기판(60)은 플립 칩 타입 LED(70)의 전체적 방열을 향상시킨다.
도 6 및 도 7을 참조하여, 본 발명은 아래에 설명된 바와 같이, 플립 칩 타입 LED(70)의 제조 방법을 더 제시한다.
먼저, 도 6을 참조하면, 전기 절연 기판(60')이 제공된다. 상기 전기 절연 기판(60')은 제1 표면(60a)과 제1 표면(60a)의 반대쪽에 있는 제2 표면(60b)를 포함하는 몸체(69)를 포함한다.
그런 다음, 전기 절연 기판(60)의 몸체(69)를 가로질러 관통하는 관통홀(67)이 형성된다. 이 단계는 레이저, 기계적 수단 또는 에칭을 통해 전기 절연 기판(60')을 뚫는 방법으로 행해질 수 있다.
그런 다음, 메탈 층(69a)이 전기 절연 기판(60)의 몸체(69) 위에 형성되어 관통홀(67)을 매운다. 이 과정은 전기 도금 또는 증착 방법으로 행해질 수 있다.
그런 다음, 상기 메탈 층(69a)은 평탄화 작업을 거쳐 제1 비어들(61)과 제2 비어(62)이 형성된다. 이 과정은 CMP 또는 에칭 방법으로 행해질 수 있다.
그런 다음, 제1 패드(63), 제2 패드(64), 제1 전극(65) 및 제2 전극(66)이 형성된다. 제1 비어들(61)은 제1 패드들(63)과 제1 전극(65)을 전기적으로 연결시킨다. 제2 비어(62)는 제2 패드(64)와 제2 전극(66)을 전기적으로 연결시킨다. 이 과정은 메탈 전기도금(또는 증착) 및 (CMP 나 에칭을 통한) 평탄화 과정을 통해 달성될 수 있다.
위에 설명된 전기 절연 기판(60)의 제작 과정은 전기 절연 기판(60)을 제공하게 된다. 상기 전기 절연 기판(60)은 몸체(69), 다수개의 제1 패드들(63), 제2 패드(64), 제1 전극(65), 제2 전극(66), 다수개의 제1 비어들(61) 및 제2 비어(62)를 포함한다. 상기 몸체(69)는 제1 표면(60a)과 제1 표면(60a)의 반대쪽에 있는 제2 표면(60b)를 포함하며, 제1 패드들(63)과 제2 패드(64)는 제1 표면(60a) 위에 배치되고, 제1 전극(65)과 제2 전극(66)은 제2 표면(60b) 위에 배치된다. 제1 비어들은 전기 절연 기판(60)의 몸체(69)를 가로질러 관통하여, 제1 패드들(63)과 제1 전극(65)을 전기적으로 연결시킨다. 제2 비어(62)는 전기 절연 기판(60)의 몸체(69)를 가로질러 관통하여 제2 패드(64)와 제2 전극(66)을 전기적으로 연결시킨다.
그런 다음, 도 7에 도시된 바와 같이, LED 칩(10)이 제공된다. 상기 LED 칩(10)은 투명 기판(11), 제1 타입 반도체 층(12c), 제2 타입 반도체 층(12a), 액티브 반도체 층(12b), 제1 패드(14) 그리고 제2 패드(15)를 포함한다. 일 실시예에서, 제1 타입 반도체 층(12c), 제2 타입 반도체 층(12a), 액티브 반도체 층(12b)는 에피 스택(12)을 형성한다. 이 에피 스택(12)에서, 제1 타입 반도체 층(12c)은 투명 기판(11) 위에 배치되고, 제2 타입 반도체 층(12a)은 제1 타입 반도체 층(12c) 위에 배치되고, 액티브 반도체 층(12b)은 제1 타입 반도체 층(12c)과 제2 타입 반도체 층(12a) 사이에 배치된다. 제1 패드(14)는 에피 스택(12)의 제1 타입 반도체 층(12c) 위에 배치된다. 제2 패드(15)는 에피 스택(12)의 제2 타입 반도체 층(12a) 위에 배치된다.
그런 다음, 전기 절연 기판(60)과 LED 칩(10)은 제1 패드(14)와 제2 패드(15)가 각각 제1 패드들(63)과 제2 패드(64)와 전기적으로 연결되도록 본딩 결합된다.
일 실시예에서, 플립-칩 본딩 구조를 형성하기 위해 하나의 큰 크기의 전기 절연 기판과 하나의 LED 웨이퍼 사이의 얼라인먼트 타입 플립-칩 본딩 결합이 먼저 수행된다. 일 실시예에서, 이 큰 크기의 전기 절연 기판은 다수개의 전기 절연 기판(60)을 포함하며, 이 LED 웨이퍼는 다수개의 LED 칩들(10)을 포함한다. 그런 다음, 플립-칩 본딩 구조는 커팅되어 다수개의 개별적인 플립 칩 타입 LED들(70)이 만들어진다.
다른 실시예에서, 하나의 큰 크기의 전기 절연 기판과 다수개의 LED 칩들(10) 사이의 얼라인먼트 타입 플립-칩 본딩이 먼저 수행된다. 일 실시예에서, 상기 큰 크기의 전기 절연 기판은 다수개의 전기 절연 기판들(60)을 포함한다. 그리고 상기 큰 크기의 전기 절연 기판은 다수개의 개별적인 플립 칩 타입 LED들(70)로 잘려진다.
또 다른 실시예에서, 다수개의 전기 절연 기판들(60)과 하나의 LED 웨이퍼 사이의 얼라인먼트 타입 플립-칩 본딩이 먼저 수행된다. 일 실시예에서, 상기 LED 웨이퍼는 다수개의 LED 칩들(10)을 포함한다. 그런 다음, 상기 LED 웨이퍼는 다수개의 개별적인 플립 칩 타입 LED들(70)로 잘려진다.
또 다른 실시예에서, 하나의 전기 절연 기판(60)과 하나의 LED 칩(10) 사이에 얼라인먼트 타입 플립-칩 본딩이 수행된다. 이 경우, 플립 타입 LED(70)은 커팅 공정 없이 형성된다.
제 4 실시예
도 8 및 도 9를 참조하여, 먼저, 도 9를 참조하면, 본 발명은 전기 절연 기판(60), 투명 기판(11), 제1 타입 반도체 층(12c), 제2 타입 반도체 층(12a), 액티브 반도체 층(12b), 접착층, 다수개의 제1 비어들(84), 제2 비어(85), 제1 전극(65), 제2 전극(66)을 포함하는 플립 칩 타입 LED(80)를 더 제시한다. 전기 절연 기판(60)은 몸체(69)를 포함한다. 전기 절연 기판(60)의 상기 몸체(69)는 제1 표면(60a)과 제1 표면(60a)의 반대쪽에 있는 제2표면(60b)을 포함한다. 제1 전극(65)과 제2 전극(66)은 제2 표면(60b) 위에 배치된다. 일 실시예에서, 제1 타입 반도체 층(12c), 제2 타입 반도체 층(12a) 그리고 액티브 반도체 층(12b)은 에피 스택(12)을 형성한다. 이 에피 스택(12)에서, 제1 타입 반도체 층(12c)은 투명 기판(11) 위에 배치되고, 제2 타입 반도체 층(12a)은 제1 타입 반도체 층(12c) 위에 배치되고, 액티브 반도체 층(12b)은 제1 타입 반도체 층(12c)과 제2 타입 반도체 층(12a) 사이에 배치된다. 접착층이 제2 타입 반도체 층(12a)과 실리콘 기판(20)의 제1 표면(60a) 사이에 배치되고, 이 접착층은 배리어 층(41)과 본딩 층(42)을 포함한다. 배리어 층(41)은 에피 스택(12)의 제2 타입 반도체 층(12a)과 접촉하고, 본딩 층(42)은 전기 절연 기판(60)의 제1 표면(60a)에 접촉한다. 제1 비어들(84)은 전기 절연 기판(60)의 몸체(69), 접착층(즉, 배리어 층(41)과 본딩 층(42)), 그리고 에피 스택(12)의 제2 타입 반도체 층(12a)과 액티브 반도체 층(12b)을 가로질러 제1 타입 반도체 층(12c)까지 관통한다. 제1 비어들(84)은 에피 스택(12)의 제1 타입 반도체 층(12c)과 제1 전극(65)을 전기적으로 연결시킨다. 제2 비어(85)는 전기 절연 기판(60)의 몸체(69)를 가로질러 관통하여, 에피 스택(12)의 제2 타입 반도체 층(12a)과 제2 전극(66)을 전기적으로 연결시킨다. 일 실시예에서, 제2 비어(85)는 전기 절연 기판(60)의 몸체(69)와 접착층(즉, 배리어 층(41)과 본딩 층(42))을 가로질러 관통한다. 또한, 전기 절연 기판(60)의 몸체(69)의 주변 측면은 제2 표면(60b)과 대체로 수직이다. 전기 절연 기판(60)은 플립 칩 타입 LED(80)의 전체적 방열을 향상시킨다.
플립 칩 타입 LED(80)은 전기 절연층(84a)을 더 포함한다. 상기 전기 절연층(84a)은 제1 비어(84)와 제2 비어(85) 측면 위에 부분적으로 배치된다.
일 실시예에서, 제1 타입 반도체 층(12c)은 P-타입 반도체 층이고, 제2 타입 반도체 층(12a)은 N-타입 반도체 층이다. 또한, 제1 타입 반도체 층(12c)이 N-타입 반도체 층이고, 제2 타입 반도체 층(12a)이 P-타입 반도체 층일 수 있다. 투명 기판(11)은 사파이어일 수 있다. 접착층은 적어도 저항층, 반사 층, 본딩 층, 배리어 층 또는 이들의 하나 이상의 조합을 포함할 수 있다. 제1 전극(65)은 단일 전극 또는 다수의 전극들을 포함할 수 있다. 제1 전극의 수는 제1 비어들(84)의 수와 동일할 수 있다. 투명 기판(11)은 균질 프로파일 거칠기를 갖는 표면 또는 비균질 프로파일 거칠기를 갖는 표면을 포함할 수 있다. 또한, LED 칩(80) 내에, 예를 들어, 제1 전극(65) 또는 제2 전극(66) 근처에, 반사 층이 배치되어, 액티브 반도체 층(12b)에서 생성되는 광을 반사시켜 상기 광이 투명 기판(11)의 균질 프로파일 거칠기를 갖는 표면 또는 비균질 프로파일 거칠기를 갖는 표면을 통해 LED 칩(80)을 투과해 나갈 수 있게 하고, 이를 통해 LED 칩(80)의 조도 효율을 향상시킬 수 있게 할 수 있다.
도 8 및 도 9를 참조하여, 본 발명은 아래에 설명되는 바와 같이 플립 칩 타입 LED(80)의 제조 과정을 더 제시한다.
먼저, 도 8에 도시된 바와 같이, 투명 기판(11)이 제공된다.
그런 다음, 제1 타입 반도체 층(12c)이 투명 기판 위에 형성된다.
그런 다음, 액티브 반도체 층(12b)이 제1 타입 반도체 층(12c) 위에 형성된다.
그런 다음, 제2 타입 반도체 층(12a)이 액티브 반도체 층(12b) 위에 형성된다. 제1 타입 반도체 층(12c), 제2 타입 반도체 층(12a) 그리고 액티브 반도체 층(12b)은 에피 스택(12)을 형성한다.
그런 다음, 접착층이 에피 스택(12)의 제2 타입 반도체 층(12a) 위에 형성된다.
그런 다음, 전기 절연 기판(60)이 접착층에 본딩 결합된다. 전기 절연 기판(60)은 제1 표면(60a)과 제1 표면(60a)의 반대쪽에 있는 제2 표면(60b)을 포함하는 몸체(69)를 포함한다. 제1 표면(60a)은 접착층에 접촉한다. 접착층은 배리어 층(41)과 본딩 층(42)을 포함할 수 있다. 배리어 층(41)은 에피 스택(12)의 제2 타입 반도체 층(12a)에 접촉하고, 본딩 층(42)은 전기 절연 기판(60)의 제1 표면(60a)에 접촉한다.
그런 다음, 도 9에 도시된 바와 같이, 다수개의 제1 관통홀(87)과 제2 관통홀(88)이 형성된다. 제1 광통홀(87)은 전기 절연 기판(60)의 몸체(69), 본딩 층(42), 배리어 층(41), 제1 타입 반도체 층(12a)과 액티브 반도체 층(12b)을 가로질러 제1 타입 반도체 층(12c)까지 관통한다. 제2 관통홀(88)은 전기 절연 기판(60)의 몸체(69)를 가로질러 관통하다. 이 과정은 레이저, 기계적 수단, 에칭 등의 방법으로 전기 절연 기판(60)을 뚫는 방법으로 행해질 수 있다.
그런 다음, 전기 절연층(84a)이 제1 관통홀(87)과 제2 관통홀(88)에 부분적으로 형성된다. 전기 절연층(84a)은 제1 관통홀(87)과 제2 관통홀(88)의 측면 위에 부분적으로 배치된다. 전기 절연층(84a)은 에피 스택(12)과 접착층 내에 있는 제1 관통홀(87)의 측면 위에 부분적으로, 그리고 접착층 및 절연 기판(60)의 일부 위에 배치된다. 이 과정은 증착 방법을 통해 달성될 수 있다.
그런 다음, 다수개의 제1 비어들(84)이 형성된다. 이 제1 비어들(84)은 전기 절연 기판(60)의 몸체(69), 접착층(즉, 배리어 층(41)과 본딩 층(42)), 그리고 에피 스택(12)의 제2 타입 반도체 층(12a)과 액티브 반도체 층(12b)을 가로질러 제1 타입 반도체 층(12c)까지 관통한다. 이 과정은 메탈 전기 도금(또는 증착) 방법과 (CMP 또는 에칭을 이용한) 평탄화 과정을 거쳐 달성될 수 있다.
그런 다음, 제2 비어(85)가 형성된다. 제2 비어(85)는 전기 절연 기판(60)의 몸체(69)를 가로질러 관통한다. 일 실시예에서, 제2 비어(85)는 전기 절연 기판(60)의 몸체(69)와 접착층(즉, 배리어 층(41))과 본딩 층(42))을 가로질러 관통한다.
그런 다음, 제1 전극(65)이 전기 절연 기판(60)의 제2 표면(60b) 위에 형성된다. 제1 전극(65)는 제1 비어들(84)과 전기적으로 연결된다.
그런 다음, 제2 전극(66)이 전기 절연 기판(60)의 제2 표면(60b) 위에 형성된다. 제2 전극(66)은 제2 비어(85)와 전기적으로 연결된다.
일 실시예에서, 반도체 웨이퍼 공정이 먼저 수행된다. 그런 다음, 커팅 공정이 수행되어 다수개의 개별적인 플립 칩 타입 LED들(80)을 형성한다.
일 실시예에서, 제1 타입 반도체 층(12c)은 P-타입 반도체 층이고, 제2 타입 반도체 층(12a)은 N-타입 반도체 층이다. 또한, 제1 타입 반도체 층(12c)이 N-타입 반도체 층이고, 제2 타입 반도체 층(12a)이 P-타입 반도체 층일 수 있다. 투명 기판(11)은 사파이어일 수 있다. 접착층은 적어도 저항층, 반사층, 본딩 층, 배리어 층, 또는 이들의 하나 이상의 조합을 포함할 수 있다. 투명 기판(11)은 균질 프로파일 거칠기를 갖는 표면 또는 비균질 프로파일 거칠기를 갖는 표면을 포함할 수 있다. 전기 절연층(84a)은 제1 비어들(84)과 몸체(69) 중 접착층에 인접하는 일부 영역 사이, 제1 비어들(84)과 접착층(즉, 배리어 층(41)과 본딩 층(42)) 사이, 그리고 제1 비어들(84)과 에피 스택(12)의 제2 타입 반도체 층(12a)과 액티브 반도체 층(12b) 사이에 배치된다. 또한, 전기 절연층은 본딩 층(42)과 전기 절연 기판(60) 사이에 배치될 수 있다. 또한, LED 칩(80) 내에, 예를 들어, 제1 전극(65) 또는 제2 전극(66) 근처에, 반사 층이 배치되어, 액티브 반도체 층(12b)에서 생성되는 광을 반사시켜 상기 광이 투명 기판(11)의 균질 프로파일 거칠기를 갖는 표면 또는 비균질 프로파일 거칠기를 갖는 표면을 통해 LED 칩(80)을 투과해 나갈 수 있게 하고, 이를 통해 LED 칩(80)의 조도 효율을 향상시킬 수 있게 할 수 있다.
결론
종래 LED의 패키징과 관련된 잠재적인 문제점들을 해결하기 위해, 본 발명은 실리콘 기판 또는 전기 절연 기판을 포함하는 LED 칩을 제시한다. 이 LED 칩은 투명 기판과 상기 투명 기판의 표면 위에 순차적으로 형성되는 N-타입 반도체 층, 발광 층, P-타입 반도체 층을 포함한다. 상기 LED 칩은 컨택 층과 실리콘 기판 또는 전기 절연 기판을 더 포함한다. 상기 컨택 층은 P-타입 반도체 층과 실리콘 기판 또는 전기 절연 기판 사이에 배치된다. 상기 LED 칩은, 실리콘 기판 또는 전기 절연 기판의 바닥면에서부터 N-타입 반도체 층까지 가로질러 관통하는 다수개의 제1 금속 도전 플러그들, 실리콘 기판 또는 전기 절연 기판의 바닥면에서부터 P-타입 반도체 층까지 가로질러 관통하는 다수개의 제2 금속 도전 플러그들, 실리콘 기판 또는 전기 절연 기판의 바닥면 위에 배치되고 제1 금속 도전 플러그들에 전기적으로 연결되는 N-타입 전극, 실리콘 기판 또는 전기 절연 기판의 바닥면 위에 배치되고 제2 금속 도전 플러그들에 전기적으로 연결되는 P-타입 전극을 포함한다. LED 칩은 플립 칩 타입 방식으로 기판에 전기적으로 연결된다. 따라서 실리콘 기판 또는 전기 절연 기판은 LED 플립-칩 구조를 단락이 발생하는 현상을 피할 수 있도록 향상시킬 수 있다. 또한, 실리콘 기판 또는 전기 절연 기판은 고 전기 전류에 의한 LED 플립-칩 구조의 파괴(breakdown)을 방지하는 제너 다이오드(Zener diode) 일 수 있다.
상술한 본 발명의 실시예들에서, 다수개의 금속 도전 플러그들이 포토레지스트 에칭(photoresist etching) 또는 다마신 공정(damascene process)을 통해 실리콘 기판 또는 전기 절연 기판 위에 형성된다. 그런 다음, 이 실리콘 기판 또는 전기 절연 기판은 공융 본딩을 통해 LED 칩의 반도체 층에 본딩 결합된다.
상술한 본 발명의 실시예들에서, 실리콘 기판 또는 전기 절연 기판은 LED 칩의 반도체 층에 본딩 결합된다. 포토리소그래피(photolithography)와 메탈 증착을 통해, 다수개의 제1 금속 도전 플러그들과 다수개의 제2 금속 도전 플러그들이 LED 칩 안에 형성된다. 전기 절연층이 금속 도전 플러그들의 측면 주위에 형성되어 전기적 연결에 따른 단락을 방지한다.
상술한 본 발명의 실시예들에서, LED 칩의 투명 기판은 상기 투명 기판의 타측면 위에서 반도체 층에 배치된 패턴 구조를 더 포함한다. 이 패턴 구조는 조명을 향상시키는 규칙적이 패턴 또는 불규칙적인 패턴을 포함할 수 있다.
상술한 본 발명의 실시예에서, LED 칩의 P-타입 전극과 N-타입 전극은 공융 본딩 또는 리플로우를 통해 기판 위의 전극들과 전기적으로 연결될 수 있다.
상술한 본 발명의 실시예에서, 광학 변환 물질이 상기 LED 플립-칩 구조 위에 배치될 수 있다. 상기 광학 변환 물질은 LED 플립-칩 구조에 의해 활성화될 수 있고 광 혼합으로 백색광을 만들 수 있다.
상술한 기판은 실리콘 기판 또는 전기 절연 기판일 수 있다. 실리콘 기판인 경우, 비어들과 실리콘 기판의 표면의 벽(wall)에 전기적 절연 층이 제공될 필요가 있다. 전기 절연 기판의 경우에는 이러한 것들이 불필요하다.
제시된 본 발명은 예시나 바람직한 실시예를 위한 것으로 설명되었으며, 본 발명의 범위를 개시된 실시예들로 제한해서는 안 된다. 이와 반대로, 제시된 본 발명은 (당업계의 기술자들에게 명백한 정도의) 다양한 변형과 유사한 배치를 포함하는 의도로 제시된다. 따라서 첨부된 청구범위의 범위는 이러한 모든 변형과 유사한 배치를 망라하도록 가장 넓게 해석되어야 한다.

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  29. 기판;
    상기 기판의 반대편에 있는 투명 기판;
    상기 기판 위에 형성되고, 상기 투명 기판 위에 순차적으로 배치된 적어도 제 1 타입 반도체 층과 제 2 타입 반도체 층을 포함하는 에피 스택 구조;
    상기 기판과 상기 제 2 타입 반도체 층을 가로질러 상기 제 1 타입 반도체 층까지 관통하는 제 1 비어;
    상기 제 1 비어에 인접하고, 상기 기판을 관통하여 상기 제2 타입 반도체 층까지 도달하는 제 2 비어;
    거리를 두고 상기 기판의 바닥 표면 위에 배치된 제 1 전극 및 제 2 전극; 및
    상기 제 1 비어와 상기 제 2 비어의 측면에 각각 배치된 절연층;
    을 포함하며,
    상기 제 1 타입 반도체 층은 상기 제 1 비어를 통해 상기 제 1 전극과 전기적으로 연결되며, 상기 제 2 타입 반도체 층은 상기 제 2 비어를 통해 상기 제 2 전극과 전기적으로 연결되는 것을 특징으로 하는 LED(A light emitting diode) 구조.
  30. 제 29 항에 있어서,
    상기 기판은 실리콘 기판을 포함하는 것을 특징으로 하는 LED 구조.
  31. 제 30 항에 있어서,
    상기 절연층은 상기 제 1 비어와 상기 제 2 비어의 측면에서부터 상기 기판의 외측 표면 외부로 연장 형성되는 것을 특징으로 하는 LED 구조.
  32. 제 29 항에 있어서,
    상기 기판은 절연 기판인 것을 특징으로 하는 LED 구조.
  33. 제 32 항에 있어서,
    상기 절연층은 부분적으로 상기 제 1 비어와 상기 제 2 비어의 측면 위에 배치되고, 그 에피 스택 구조 너머로 배치되는 것을 특징으로 하는 LED 구조.
  34. 제 31 항 또는 제 33 항에 있어서,
    상기 LED 구조는 상기 에피 스택 구조와 상기 실리콘 기판 사이에 형성된 접착층을 더 포함하는 것을 특징으로 하는 LED 구조.
  35. 제 34 항에 있어서,
    상기 접착층은 저항 컨택 층, 반사 층, 본딩 층, 배리어 층, 또는 이들의 하나 이상의 조합을 포함하는 것을 특징으로 하는 LED 구조.
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