KR101487112B1

KR101487112B1 - Rf 차폐를 수행하는 장치 및 방법

Info

Publication number: KR101487112B1
Application number: KR20137005160A
Authority: KR
Inventors: 홍얀 얀; 자나키람 가네쉬 산카라나라야난; 부샨 샨티 아수리; 히만슈 카트리; 비노드 브이 파니카트
Original assignee: 퀄컴 인코포레이티드
Priority date: 2010-07-28
Filing date: 2011-07-26
Publication date: 2015-01-28
Also published as: CN103026625A; US8514008B2; WO2012015849A1; EP2599221A1; KR20130041991A; KR101536548B1; JP2014225895A; JP5612207B2; EP2599221B1; US20120025927A1; JP2013534381A; KR20140099914A; CN103026625B

Abstract

제 1 양태에서, RF 스위치는 메인 트랜지스터 및 게이트-소스 단락 회로를 포함한다. RF 스위치가 턴오프된 경우, 게이트-소스 단락 회로는 턴온되어 메인 트랜지스터의 소스와 게이트를 함께 단락시키게 되고, 이로써 메인 트랜지스터의 누설을 야기할 수 있는 Vgs 발생을 방지한다. RF 스위치가 턴온되면, 게이트-소스 단락 회로는 턴오프되어 게이트로부터 소스를 분리시킨다. 게이트는 디지털 논리 고 전압을 공급받아 메인 트랜지스터를 턴온시킨다. 제 2 양태에서, RF 스위치는 벌크 단자를 구비하는 메인 트랜지스터를 포함한다. RF 스위치가 턴오프된 경우, 벌크는 고 저항을 통해 접지로 연결된다. RF 스위치가 턴온되면, 소스와 벌크는 함께 단락되고, 이로써 메인 트랜지스터의 임계 전압을 감소시킨다.

Description

RF 차폐 스위치 회로 {RF ISOLATION SWITCH CIRCUIT}

본 개시는 RF 차폐 스위치 회로들과 관련된다.

고주파 무선 주파수 (RF) 회로들에는, RF 신호의 소스가 선택적으로 부하에 결합 되거나 또는 부하로부터 차폐되어야만 하는 많은 장소들이 있다. "RF 스위치" 라는 용어는 때때로, RF 소스를 부하에 결합하는 것 또는 RF 소스를 부하로부터 단절 및 차폐하도록 제어될 수 있는 회로를 나타내기 위해 가끔 사용된다. 이러한 RF 스위치가 사용되는 한 장소는 송신기 밸룬 (balun) 과 송신기 드라이버 증폭기 (transmitter driver amplifier) 사이의 RF 신호의 신호 경로에서의 무선 송신기이다. 밸룬에 의해 공급되는 RF 송신 신호는 드라이버 증폭기의 입력 리드 (lead) 에 결합 되거나 또는 드라이버 증폭기의 입력 리드에 도달하는 것으로부터 차단될 것이다. 종래, RF 스위치는 단일 N-채널 전계 효과 트랜지스터 (single N-channel Field Effect Transistor) 로 실현된다. 이 트랜지스터는 통상적으로, 트랜지스터가 오프되도록 제어된 때, 과도한 기생 용량으로 밸룬 출력에 부하를 주지 않을 만큼, 충분히 작게 만들어진다. 그러나 트랜지스터는 통상적으로, 이것이 온되도록 제어된 때 충분히 낮은 소스-드레인 저항을 갖도록, 충분히 크게 만들어진다. 밸룬에 의한 출력으로서 RF 신호 전압 스윙이 높다면, 씨크 게이트 유전체 N-채널 트랜지스터가 (thick gate dielectric N-channel transistor) 사용된다. 다르게는, 세개의 N-채널 트랜지스터들의 T-스위치 구성이 사용될 수도 있다. 이들 종래의 RF 스위치 회로들이 많은 경우들에서 만족스럽게 쓰이고 있음에도, RF 스위치들은 원치 않는 기생 용량들을 들여오며 회로 선형성을 저하시킨다. RF 스위치 및 송신기 회로 전체에서 성능 개선들은 요구된다.

이 출원은 본원의 참조에 의해 통합된, Yan 등에 의한 발명의 명칭이 "RF Isolation Switch Circuit"인, 2010년 7월 28일 출원된 미국가특허출원 제 61/367,360 호의 미국 특허법 제 119조 하에서의 이익을 주장한다.

제 1 양상에서, RF 차폐 스위치 회로는 제 1 제어 입력 컨덕터, 제 2 제어 입력 컨덕터, RF 신호 입력 리드, RF 신호 출력 리드, 메인 트랜지스터, 게이트-소스 단락 회로 (gate-to-source shorting circuit), 및 레지스터 쌍을 포함한다. 제 1 디지털 논리 극성의 디지털 논리 신호는 제 1 제어 입력 컨덕터에 존재하고, 반대의 제 2 극성의 디지털 논리 신호는 제 2 제어 입력 컨덕터에 존재한다. 디지털 논리 고전압이 제 1 제어 입력 컨덕터에 존재한다면, 디지털 논리 저전압은 제 2 제어 입력 컨덕터 상에 존재하며, 반대의 경우도 마찬가지다.

제 1 동작 모드에서, RF 차폐 스위치 회로는 오프되어 RF 차폐 스위치 회로의 RF 신호 입력 리드에 존재하는 RF 입력 신호가 RF 차폐 스위치 회로의 RF 신호 출력 리드에 도달하는 것을 방지될 것이다. 제 1 제어 입력 컨덕터 상의 디지털 논리 신호는 디지털 논리 저가 (low value) 를 가지며 제 2 제어 입력 컨덕터 상의 디지털 논리 신호는 디지털 논리 고가 (high value) 를 갖는다. 메인 트랜지스터는 게이트-소스 단락 회로를 통해 그것의 게이트를 그것의 소스로 단락시키고 저항을 통해 메인 트랜지스터의 게이트로 제 1 제어 입력 컨덕터로부터 디지털 논리 저가 (예를 들어, 0 볼트) 를 공급하는 것에 의해 오프된다. 게이트-소스 단락 회로는 메인 트랜지스터의 게이트를 메인 트랜지스터의 소스로 단락시키며, 이로써 메인 트랜지스터 상의 게이트-소스 전압 (Vgs) 은 메인 트랜지스터의 소스 상의 RF 입력 신호의 큰 피크-피크 AC 전압 진폭의 조건에서도, 0 볼트에 가깝게 유지한다.

제 2 동작 모드에서, RF 차폐 스위치 회로는 턴온되어야 하며 RF 신호 입력 리드 상의 RF 신호를 RF 차폐 스위치 회로를 통하여 RF 차폐 스위치 회로의 RF 신호 출력 리드와 결합시킬 것이다. 제 1 제어 입력 컨덕터 상의 디지털 논리 신호는 디지털 논리 고가를 가지며 제 2 제어 입력 컨덕터 상의 디지털 논리 신호는 디지털 논리 저가를 가진다. 게이트-소스 트랜지스터는 턴오프되며, 이로써 메인 트랜지스터의 게이트가 메인 트랜지스터의 소스와 결합되지 않는다. 제 1 제어 입력 컨덕터 상에 존재하는 디지털 논리 고전압 (예를 들어, 1.3 볼트) 은 메인 트랜지스터의 게이트로 저항적으로 결합되며, 이로써 메인 트랜지스터는 턴온된다. 제 2 제어 입력 컨덕터 상에 존재하는 디지털 논리 저전압 (예를 들어, 0 볼트) 은 게이트-소스 단락 회로의 턴-오프 (turn-off) 트랜지스터의 게이트들로 결합되고, 이로써 그 트랜지스터들 및 게이트-소스 단락 회로가 턴오프된다.

한 예시에서, 게이트-소스 단락 회로는 메인 트랜지스터의 게이트와 결합된 제 2 단자와 및 중간 노드에 결합된 제 1 단자를 갖는 제 1 턴-오프 트랜지스터를 포함한다. 게이트-소스 단락 회로는 중간 노드에 결합된 제 2 단자와 및 메인 트랜지스터의 소스와 결합된 제 1 단자를 갖는 제 2 턴-오프 트랜지스터를 더 포함한다. 제 1 및 제 2 턴-오프 트랜지스터의 게이트 단자들은 제 2 제어 입력 컨덕터 상의 제어 입력 신호를 수신하기 위해 서로 결합된다. 중간 노드는 제 1 제어 입력 컨덕터에 저항적으로 결합되며, 따라서 메인 트랜지스터가 턴오프된 때, 제 1 제어 컨덕터 상의 디지털 논리 저전압 (예를 들어, 0 볼트) 은 중간 노드로 저항적으로 결합된다.

게다가, 저항은 메인 트랜지스터의 드레인을 제 2 제어 입력 컨덕터로 저항적으로 결합하며, 이로써 RF 차폐 스위치 회로가 턴오프되어야할 때, 메인 트랜지스터의 드레인은 제 2 제어 입력 컨덕터 상에 존재하는 디지털 논리 고전압 (예를 들어, 1.3 볼트) 으로 저항적으로 풀 업 (pulled up) 된다. 이는 메인 트랜지스터의 게이트 전압이 드레인 전압보다 위로 오르지 않도록 해주며 메인 트랜지스터를 누설로부터 방지하도록 돕는다.

RF 차폐 스위치 회로는 RF 송신기의 밸룬과 드라이버 증폭기 사이를 포함하는 많은 애플리케이션들에서 쓰임을 보인다. 또한, RF 차폐 스위치 회로는 드라이버 증폭기의 출력과 드라이버 증폭기에 의해 선택적으로 구동될 부하 사이에서 쓰임을 보인다. RF 차폐 스위치 회로는 RF 스위치/감쇠기를 실현하기 위해 사용 가능하다. 한 예시에서의 이러한 애플리케이션에서 RF 차폐 스위치 회로는 RF 송수신기 집적회로에서 배치되며 디지털 기저대역 집적회로에 위치한 프로세서-실행 명령들의 세트를 프로세서 실행하는 것에 의해 제어된다. 명령들을 실행 결과로서, 프로세서는 디지털 기저대역 집적회로부터 RF 송수신기 집적회로까지 시리얼 버스를 가로지르는 시리얼 형식으로 적절한 디지털 제어 정보를 전송하는 것에 의해 RF 차폐 스위치 회로를 제어하며, 이로써 그 후에, 제어 정보는 RF 차폐 스위치 회로가 온되도록 또는 오프되도록 제어하기 위해 사용된다.

제 2 양상에서, RF 차폐 스위치 회로는 각기 제어가능한 벌크 전극 (bulk electrode) 또는 단자를 갖는 메인 트랜지스터를 포함한다. 제 1 동작 모드에서, RF 차폐 스위치 회로는 턴온될 것이다. 메인 트랜지스터의 벌크를 메인 트랜지스터의 소스에 단락시키기 위해, 메인 트랜지스터의 벌크 단자와 소스 단자의 사이에 배치된 제 1 스위치 트랜지스터는 턴온된다. 저항을 통해 벌크를 접지 컨덕터 (ground conductor) 에 결합시키기 위해 사용가능한 제 2 스위치 트랜지스터는 턴오프된다. RF 스위치가 온된 때 벌크를 소스에 단락시키는 것은 메인 트랜지스터의 임계 전압 (threshold voltage) 을 감소시키며, 이로써 메인 트랜지스터가 턴온되어 있도록 유지하는 것 및 메인 트랜지스터를 통하여 소스-드레인 저항을 감소시키는 것에 도움이 된다.

제 2 동작 모드에서, RF 차폐 스위치 회로는 턴오프될 것이다. 벌크와 메인 트랜지스터의 소스 사이에 전기적으로 결합된 제 1 스위치 트랜지스터는 턴오프된다. 제 2 스위치 트랜지스터는 턴온되며, 이로써 벌크는 접지 컨덕터에 저항적으로 결합된다. 따라서 벌크는 접지된다. 메인 트랜지스터가 턴오프된 때, 메인 트랜지스터의 벌크가 소스에 단락된다면, 그리고 큰 피크-피크 RF 입력 신호가 소스 상에 존재한다면, 벌크와 드레인 사이에 진성 다이오드 접합 (intrinsic diode junction) 은 포워드 바이어스되거나 (forward biased) 또는 약하게 포워드 바이어스될 수 있으며, 이로써 메인 트랜지스터는 포워드 바이어스된 메인 트랜지스터의 벌크-드레인 접합을 통해 누설될 수 있다. 소스로부터 벌크를 분리하는 것 및 접지 컨덕터에 벌크를 저항적으로 결합하는 것은 이러한 진성 다이오드 접합이 포워드 바이어스되는 것을 방지한다.

제 2 양상의 RF 차폐 스위치 회로는 드라이버 증폭기의 출력 리드와 드라이버 증폭기에 의해 선택적으로 구동될 부하 사이에서 쓰임을 포함하는 많은 애플리케이션들에서 쓰임을 보인다. 몇몇의 실시형태들에서, 메인 트랜지스터의 소스 (RF 차폐 스위치 회로가 턴온될 때) 아니면 접지 컨덕터 (RF 차폐 스위치 회로가 턴오프될 때) 에 메인 트랜지스터의 벌크를 선택적으로 결합시키는 것의 제 2 양상은 게이트-소스 단락 회로를 포함하는 제 1 양상과 결합된다. 제조의 방법에서, 제 1 및/또는 제 2 양상의 RF 차폐 스위치 회로들은 65 나노미터 CMOS (Complementary Metal Oxide Semiconductor) 반도체 제조공정을 사용하여 제조된다.

앞서 말한 것은 요약이며 따라서 필요에 따라, 단순화, 일반화 및 상세의 생략을 포함하고 있고, 이에 따라서 당업자는 이 요약이 단지 설명을 위한 것이며 , 임의의 방법으로 제한하기 위한 목적이 아님을 이해할 것이다. 오로지 청구항에 의해서만 정의되는, 본원에서 설명된 디바이스들 및/또는 프로세스들의 다른 양상들, 발명적 특징들, 및 이점들은 본원에서 제시되는 제한 없는 상세한 설명에서 자명해 질 것이다.

도 1 은 제 1 양상에 따른 RF 차폐 스위치 회로를 포함하는 모바일 통신 디바이스 (1) 의 도면이다.
도 2 는 도 1 의 모바일 통신 디바이스 (1) 의 송수신기 및 안테나 부분에 대한 더욱 상세한 도면이다.
도 3 은 도 2 의 RF 송수신기 집적회로 (3) 의 특정 부분들에 대한 더욱 상세한 도면이다.
도 4 는 도 3 의 믹서/밸룬 회로를 더 자세히 도시한 회로도이다.
도 5 는 도 4 의 RF 차폐 스위치 회로의 더욱 상세한 도면이다.
도 6 은 씬 게이트 (thin gate) 유전체 N-채널 트랜지스터로서 실시되는 RF 차폐 스위치 회로의 도면이다.
도 7 은 제 1 양상에 따른 RF 차폐 스위치 회로의 회로도이다.
도 8 은 도 7 의 RF 차폐 스위치 회로의 RF 신호 입력 리드를 바라본 입력 임피던스 (Zin) 가 어떻게 RF 입력 신호의 피크-피크 전압 진폭의 함수로서 변화하는지 도시한 도면이다.
도 9 는 도 7 의 RF 차폐 스위치 회로의 성능을 도 6 의 단순 RF 스위치의 성능과 비교하는 테이블이다.
도 10 은 두 단순 단일-트랜지스터 (simple single-transistor) RF 스위치들을 포함하는 회로의 도면이다.
도 11 은 도 10 의 회로와 관련된 문제를 해결하는 종래의 접근방법을 도시한 도면이다.
도 12 는 소프트웨어 프로그램 가능하고 제어가능한 RF 스위치/감쇠기 회로들의 쌍을 실현하기 위해 도 7 의 RF 차폐 스위치 회로가 사용되는 회로의 도면이다.
도 13 은 도 12 의 RF 스위치/감쇠기 회로들 중 하나의 더욱 상세한 도면이다.
도 14 는 도 7 의 RF 차폐 스위치 회로에 따른 방법의 흐름도이다.
도 15 는 제 2 양상에 따른 RF 차폐 스위치를 포함하는 회로의 도면이다.
도 16 은 도 15 의 RF 차폐 스위치 회로의 더욱 상세한 도면이다.
도 17 은 도 15 의 RF 차폐 스위치 회로에 따른 방법의 흐름도이다.
도 18 은 제 1 및 제 2 양상을 결합한 RF 차폐 스위치 회로 (700) 의 도면이다.

도 1 은 제 1 양상을 따른 RF 차폐 스위치 회로를 포함하는 모바일 통신 디바이스 (1) 의 도면이다. 이 예시에서, 모바일 통신 디바이스 (1) 는 다중-대역 휴대 전화 핸드셋이다. 디바이스 (1) (다른 부분들이 미도시인 가운데) 는 휴대 전화 통신들을 수신 및 송신하기 위해 사용가능한 안테나 (2), RF (Radio Frequency) 송수신기 집적회로 (3), 및 디지털 기저대역 프로세서 집적회로 (4) 를 포함한다. 몇몇의 예시들에서, 송수신기 회로 및 디지털 기저대역 회로는 동일한 집적회로 상에서 구현되지만, 여기서는 설명의 목적을 위해 두개의 집적회로로 구현된다.

디지털 기저대역 집적회로 (4) 는 프로세서-실행 명령들의 프로그램 (6) 을 실행하는 프로세서 (5) 를 포함한다. 프로그램 (6) 은 이 경우 반도체 메모리인, 프로세서 판독 가능 매체 (7) 에 저장된다. 프로세서 (5) 는 로컬 버스 (8) 를 통해 메모리 (7) 에 액세스한다. 프로세서 (5) 는 시리얼 버스 인터페이스 (9), 시리얼 버스 (10), 시리얼 버스 인터페이스 (11), 및 제어 컨덕터들 (12 및 13) 의 그룹들을 통해 집적회로 (3) 에 대해 제어 정보를 전송하는 것에 의해 RF 송수신기 집적회로 (3) 와 상호작용하고 그것을 제어한다. 송신되어야할 정보는 디지털-아날로그 컨버터 (DAC) (14) 에 의해 디지털 기저대역 프로세서 집적회로 (4) 상에서 디지털 형식으로 변환되며 송수신기 집적회로 (3) 의 송신기 부분으로 컨덕터들 (15) 을 가로질러 전달된다. 송수신기 집적회로 (3) 의 수신기 부분에 의해 수신된 데이터는 RF 송수신기 집적회로 (3) 로부터 디지털 기저대역 프로세서 집적회로 (4) 로 컨덕터들 (16) 을 가로질러 반대 방향으로 전달되며, 아날로그-디지털 컨버터 (ADC) (17) 에 의해 디지털 형식으로 변환된다.

도 2 는 도 1 의 휴대전화의 송수신기 및 안테나 부분에 대한 더욱 상세한 도면이다. 휴대전화의 동작에 대한 하나의 매우 단순화된 설명에서, 도 1 의 휴대전화가 휴대전화 호 (call) 의 부분으로서 정보를 수신하기 위해 사용되면, 수신 전파 (18) 는 안테나 (2) 상에 수신된다. 인입 신호는 안테나 스위치 (19) 를 거쳐 지나가며 그 후, RF 송수신기 집적회로 (3) 의 광대역 수신기 부분 (31) 의 두 수신 경로들 중 하나를 거쳐 지나간다. 한 경로에서, 인입 신호는 듀플렉서 (duplexer) (20), 매칭 네트워크 (21), 단자와들 (22), 저잡음 증폭기 (Low Noise Amplifier, LNA) (23), 믹서 (24), 기저대역 필터 (25), 및 컨덕터들 (16) 을 거쳐, 디지털 기저대역 프로세서 집적회로 (4) 내의 ADC (17) 로 간다. 또 다른 경로에서, 인입 신호는 안테나 스위치 (19), 듀플렉서 (26), 매칭 네트워크 (27), 단자와 (28), LNA (29), 믹서 (30), 기저대역 필터 (25), 및 컨덕터들 (16) 을 거쳐 디지털 기저대역 프로세서 집적회로 (4) 의 ADC (17) 로 간다. 로컬 발진기 (32) (주파수 합성기라고도 불리는) 는 수신된 로컬 발진기 신호 RX LO 를 믹서 (24 및 30) 로 공급한다. 수신기가 하향변환 (downconvert) 하는 방법은, 로컬 발진기 신호 RX LO 의 주파수를 변경시키고 적절한 수신 경로를 선택하는 것에 의해 제어된다. 수신 경로 중 하나는 제 1 주파수 대역에서 신호를 수신하기 위해 사용되며, 수신 경로 중 하나는 제 2 주파수 대역에서 신호를 수신하기 위해 사용된다.

반면, 휴대전화 (1) 가 휴대전화 호의 부분으로서 정보를 송신하기 위해 사용되면, 송신되어야할 정보는 디지털 기저대역 프로세서 집적회로 (4) 에서 DAC (14) 에 의해 아날로그 형태로 변환된다. 아날로그 정보는 RF 송수신기 집적회로 (3) 의 송신기 부분 (35) 의 송신 체인 (34) 부분의 기저대역 필터 (33) 로 공급된다. 기저대역 필터에 의해 필터링된 후, 신호는 믹서 블록 (36) 에 의해 주파수에서 상향변환 (upconvert) 된다. 상향변환된 신호는 두 경로 중 하나를 거쳐 안테나 (2) 로 간다. 제 1 경로에서, 신호는 드라이버 증폭기 (37), 단자와 (38), 전력 증폭기 (39), 매칭 네트워크 (40), 듀플렉서 (20) 안테나 스위치 (19) 를 거쳐 전파 (88) 로서 전송용 안테나 (2) 로 간다. 제 2 경로에서, 신호는 드라이버 증폭기 (41), 단자와 (42), 전력 증폭기 (43), 매칭 네트워크 (44), 듀플렉서 (26), 안테나 스위치 (19) 를 거쳐 전파 (88) 로서 전송용 안테나 (2) 로 간다. 두 경로들 중 어떤 것이 사용될지는 송신되어야할 신호가 제 1 주파수 대역에 있는지 또는 제 2 주파수 대역에 있는지에 따른다. 믹서 블록 (36) 이 상향변환 하는 방법은, 로컬 발진기 (95) (주파수 합성기라고도 불리는) 에 의해 발생되는 로컬 발진기 신호 TX LO 의 주파수를 변경시키고 적절한 송신 경로를 선택하는 것에 의해 제어된다.

도 3 은 도 2 의 RF 송수신기 집적회로 (3) 의 특정 부분들에 대한 더욱 상세한 도면이다. 믹서 블록 (36) 은 능동 믹서 (46) 및 밸룬 (47) 을 포함하는 믹서/밸룬 회로이다. 여기에서 밸룬은 "단일 1차 이중 2차 밸룬 (single primary dual secondary balun)" 이라고 나타나는데, 이는 이것이 오직 하나의 1차 권선 (primary winding) (48) 을 포함하는 반면, 제 1 이차 권선 (49) 및 제 2 이차 권선 (50) 을 포함하기 때문이다. 밸룬은 믹서 (46) 의 차분 신호 출력 (differential signal output) 을 드라이버 증폭기들 (37 및 41) 을 구동시키는 싱글 엔드 (single-ended) 신호로 변환한다. 1차 권선 (48) 은 두개의 2차 권선 (49 및 50) 과 전자기적으로 결합되며, 이로써 세 권선들이 같이 변압기를 구성한다. 제 1 프로그램 가능한 가변 축전기 (51) 는 도시된 바와 같이 1차 권선 (48) 과 병렬 연결된다. 1차 권선 (48) 상의 중간 탭 (tap) 은 공급 전압 컨덕터 (52) 와 결합된다. 제 2 프로그램 가능한 가변 축전기 (52) 는 제 1 이차 권선 (49) 과 병렬 연결된다. RF 차폐 스위치 회로 (54) 는 추후 더 상세히 설명하는 바에 따라서 열릴 수도, 또는 닫힐 수도 있다. RF 차폐 스위치 회로 (54) 가 닫혔다면, 축전기 (53) 의 한 리드 (55) 는 제 1 이차 권선 (49) 의 단자와 (56) 에 결합되며, 이로써 축전기 (53) 는 제 1 이차 권선 (49) 과 병렬 연결된다. RF 차폐 스위치 회로 (54) 가 열리면, 축전기 (53) 의 한 리드 (55) 는 단자와 (56) 에 결합되지 않으며 축전기 (53) 는 제 1 이차 권선 (49) 과 병렬 연결되지 않는다. 컨덕터 (57) 는 제 1 이차 권선 (49) 으로부터의 신호를 제 1 드라이버 증폭기 (37) 의 입력 리드 (58) 로 전달한다. 제 3 프로그램 가능한 가변 축전기 (59) 는 도시된 바와 같이 제 2 이차 권선 (50) 과 병렬 연결된다. 컨덕터 (60) 는 제 2 이차 권선 (50) 으로부터의 신호를 제 2 드라이버 증폭기 (41) 의 입력 리드 (61) 로 전달한다.

세 권선들 (48, 49 및 50) 사이의 복잡한 상호 인덕턴스 (mutual inductance) 작용은 1차 권선과 병렬인 거대 가변 축전기를 제공할 필요 없이, 1차 권선이 적절한 튜닝 범위에서 공진하도록 튜닝 (저대역 주파수에서 또는 중간대역 주파수에서 공진하기 위해) 되게 한다. RF 차폐 스위치 회로 (54) 가 열리고 회로가 중간대역 주파수에서 작동하고 있을 때, 제 1 이차 권선 (49) 에서 실직적으로 전류가 흐르지 않고, 1차 권선 공진 및 전체의 밸룬 공진에 대한 제 1 이차 권선 (49) 의 영향이 감소된다. 1차 권선 공진 및 전체의 밸룬 공진에 대한 상호 인덕턴스 효과는 제 2 이차 권선 (50) 의 상대적으로 더 작은 인덕턴스에 크게 기인한다. RF 차폐 스위치 회로 (54) 가 닫히고 회로가 저대역 주파수에서 작동되고 있을 때, 1차 권선 (48) 및 더 큰 인덕턴스의 제 1 이차 권선 (49) 은 서로 강하게 상호작용하며, 반면 더 작은 인덕턴스의 제 2 이차 권선 (50) 은 1차 공진 및 전체의 밸룬 공진에 오로지 약한 영향만을 미친다. 824 MHz 내지 1980 MHz 의 광대역 주파수 범위에서 임의의 주파수를 위한 튜닝된 밸룬의 성능 계수 (quality factor) 는 6.0 또는 그보다 크다.

도 2 의 단순화된 도면에서 도시되지 않았음에도 불구하고, 디바이더 (62) 및 버퍼 (63) 는 믹서 (46) 로 향하는 TX LO 신호의 경로에 배치된다. 이 회로들 (62 및 63) 은 믹서 (46) 에 가깝게 배치된다. 버퍼 (63) 로부터의 출력으로서 TX LO 신호는 서로 직교하는 서로 다른 두 신호 TX LO_I 및 TX LO_Q 를 실질적으로 포함한다. 동 위상 로컬 발진기 신호 TX LO_I 는 두 컨덕터들 (64 및 65) 을 통해 믹서 (46) 로 전달된다. 직교 위상 로컬 발진기 신호 TX LO_Q 는 두 컨덕터들 (66 및 67) 을 통해 믹서 (46) 로 전달된다.

도면부호 68 는 집적회로 (3) 의 네 단자를 나타내는데, 이 네 단자를 통해 두 상이한 신호들 I_ 및 Q_ 가 수신된다. I_P 및 I_N 은 차동 신호 I 를 구성한다. Q_P 및 Q_N 은 차동 신호 Q 를 구성한다. 송신 기저대역 필터 (33) 는 컨덕터들 (69-72) 을 통해 두 차동 필터링된 신호들을 능동 믹서 (46) 로 공급한다. IP 및 IN 은 제 1 차동 신호를 구성한다. QP 및 QN 은 제 2 차동 신호를 구성한다. 시리얼 버스 인터페이스 (11) 로부터 디지털 제어 비트는 몇몇의 제어 컨덕터들 (12) 을 통해 믹서 블록 (36) 으로 전달된다. 이들 제어 컨덕터들 (97) 은 도 4 에서 더욱 상세하게 도시된다.

도 4 는 믹서/밸룬 회로를 더 자세히 도시한 회로도이다. 도면부호 (73 및 74) 는 1차 권선 (48) 의 단자들을 식별한다. 도면부호 (75) 는 1차 권선 (48) 의 중심 탭을 식별한다. 믹서 (46) 으로부터의 차동 믹서 출력 신호 MOP 및 MON 은 대응하는 컨덕터들 (76 및 77) 의 쌍을 통해 1차 권선 (48) 으로 공급된다. 신호 MOP 는 믹서 출력 리드 (92) 로부터 1차 권선의 단자 (73) 로 공급된다. 신호 MON 은 믹서 출력 리드 (93) 로부터 1차 권선의 단자 (74) 로 공급된다. 제 1 프로그램 가능한 가변 축전기 (51) 의 용량은 5-비트 디지털 값 P[4:0] 에 의해 제어된다. 참조번호들 (56 및 78) 은 제 1 이차 권선 (49) 의 단자들을 식별한다. 제 2 프로그램 가능한 가변 축전기 (53) 의 용량은 6-비트 디지털 값 SLB[5:0] 에 의해 제어된다. 신호 SW_ON/OFF 는 RF 차폐 스위치 회로 (54) 를 제어하는 컨덕터 (91) 상의 단일 디지털 제어 비트 신호이다. 참조번호들 (79 및 80) 은 제 2 이차 권선 (50) 의 단자들을 식별한다. 제 3 프로그램 가능한 가변 축전기 (59) 의 용량은 7-비트 디지털 값 SMB[6:0] 에 의해 제어된다. 도면부호 (97) 는 제어 값들 P[4:0], SW_ON/OFF, SLB[5:0], SMB[6:0], EN_LB_DA, 및 EN_MB_DA 을 전달하는 제어 컨덕터들을 식별한다. 작동에서, 디지털 기저대역 프로세서 집적회로 (4) 는 디지털 정보 (96) (도 3 에 보이는) 를 시리얼 버스 (10) 를 가로질러 RF 송수신기 집적회로 (3) 로 전송한다. 이 디지털 정보 (96) 는 시리얼 버스 (10) 로부터 RF 송수신기 집적회로 (3) 로 수신된다. 디지털 정보 (96) 는 믹서/밸룬 회로 및 드라이버 증폭기를 제어하여 이러한 회로들이 희망된 송신 주파수에서 작동하도록 적절히 구성되도록 하는 디지털 제어 신호들 (P[4:0], SW_ON/OFF, SLB[5:0], SMB[6:0], EN_LB_DA, 및 EN_MB_DA) 을 포함하거나 아니면 발생시키기 위해 사용될 수 있다.

도 5 는 도 4 의 RF 차폐 스위치 회로 (54) 의 더욱 상세한 도면이다. 축전기 기호들 (98 및 99) 은 2차 권선들 (49 및 50) 상의 DC 전압이 DA 입력 리드들 (58 및 61) 에 각각 도달하는 것을 차폐하는 분리 용량들 (decoupling capacitances) 을 나타낸다. 송신기가 MB DA (41) 를 사용하여 더 높은 중간대역 주파수 범위에서 송신하도록 구성되면, 저 대역 드라이버 증폭기 (LB DA) (37) 는 사용불가 하다. 반대로, 송신기가 LB DA (37) 를 사용하여 더 낮은 중간대역 LB 에서 송신하도록 설정된 때, MB DA (41) 는 사용불가 하다. 전체 밸룬 회로의 자연 발진 주파수는 밸룬과 결합되는 총 용량의 함수이다. 제2 2차 권선 (50) 을 가로질러 결합된 MB 경로의 전체 기생 용량은, 회로가 LB 주파수 모드에서 작동할 때 전체 밸룬 회로의 자연 발진 주파수에 영향을 미치지만, 저주파 LB 범위에서 밸룬 발진에 대한 MB 경로의 기생 용량의 효과는, 사이드 포인트 (side point) 주파수가 더 낮기 때문에 용인가능하다. 저 대역에서 전체 밸룬의 발진 주파수는 LB 2차 상의 결합된 용량들과 MB 2차 상의 결합된 용량들의 함수이다. 그러나 회로가 고주파 MB 주파수 범위에서 작동할 때, 제 1 이차 권선 (49) 을 가로지르는 LB 회로의 기생 용량은 전체 밸룬 회로의 자연 발진 주파수를 상당히 낮추는 것이 허용되면 안된다. 만약 RF 차폐 스위치 회로 (54) 가 없다면, LB 경로의 전체 용량은 밸룬을 통해서 MB DA 동작에 영향을 미칠 것이고, 밸룬 회로의 발진 주파수를 감소시킬 것이다. RF 차폐 스위치 회로 (54) 는 MB 동작 도중에 밸룬으로부터 LB 신호 경로 용량들을 분리시키기 위해, 그리고 LB 동작 도중에 제 1 이차 권선 (49) 과 병렬 연결하기 위해 제공된다.

도 6 은 씬 게이트 유전체 N-채널 트랜지스터 (101) 로서 구현되는 RF 차폐 스위치 회로 (54) 의 도면이다. 단일 씨크 게이트 유전체 트랜지스터로서 RF 차폐 스위치 회로를 실시하는 것과 비교하여, 씬 게이트 유전체 트랜지스터 (101) 가 사용된다. 이로 인해 디바이스 채널 길이가 더 짧아질 수 있고, 전체 디바이스 사이즈가 더 작아질 수 있다. 이로 인해 스위치가 오프되면 제 1 이차 권선 (49) 상의 전체 기생 용량이 더 낮아질 수 있다. 스위치가 오프되고 회로가 MB 모드에서 작동하면, (밸룬을 통해) 중간대역 경로에 부하를 주는 RF 스위치의 기생 용량이 작아야만 한다. 이 기생 용량을 줄이는 것은 RF 스위치 회로를 씬 게이트 유전체 트랜지스터로 만드는 것에 의해 달성된다. 씬 게이트 유전체 트랜지스터는 씩 게이트 유전체 디바이스와 비교하여 더 낮은 임계 전압을 갖는다. 예를 들어, 도 6 의 RF 스위치 회로 (54) 의 임계 전압은 섭씨 110 도에서 작동될 때 fast-fast 공정의 조건들 (FF10) 아래서 0.38 볼트일 수 있다. 스위치 회로 (54) 의 소스로의 제 1 이차 권선 (49) 에 의한 출력으로서의 RF 신호 (100) 는 1.3 볼트만큼 클 수 있는 큰 피크-피크 신호 전압 진폭 및 0 볼트의 DC 전압 컴포넌트를 갖는다. 도 6 의 스위치 회로 (54) 를 턴오프시키기 위해, 트랜지스터 (101) 의 게이트는 큰 저항 (122) 을 통해 게이트를 접지 컨덕터 (102) 에 결합하는 것에 의해 접지된다. 또한 RF 스위치 (54) 의 벌크 노드 ("벌크" 라는 용어는 트랜지스터 (101) 의 N 형 소스 및 드레인이 안으로 형성되는 P-웰 (p-well) 을 의미) 는, RF 스위치가 턴오프될 때 RF 스위치의 벌크 노드를 보호하기 위해, 저항을 사용하여 통상적으로 접지와 연결된다. 기생 용량 Cgs 때문에, 게이트 상의 전압 또한 사인파 모양을 가지며 소스 상의 AC 신호를 따르지만, 게이트 전압 신호 (121) 의 피크-피크 크기는 약 0.8 볼트 피크-피크보다 작다. 또한 게이트 전압 신호는 0 볼트 DC 컴포넌트를 갖는다. 트랜지스터 (101) 의 소스 상의 RF 신호 (100) 의 전압이 도시된 사인파의 바닥에서 마이너스 0.65 볼트의 최소값일때, 스위치 회로 (54) 의 게이트 상의 게이트 전압은 대략 마이너스 0.4 볼트일 수도 있고, 도 6 의 스위치 회로 (54) 의 Vgs 는 양의 값이며 적절하게는 트랜지스터 (101) 의 누설을 야기시키는 씬 게이트 유전체 트랜지스터 (101) 의 임계 전압 0.38 볼트에 충분히 근접할 수도 있다. 본원에서 사용되는 용어 RF 신호에서 라벨 RF 는 적어도 500 MHz 의 주파수를 가진 신호를 나타낸다.

도 7 은 메인 트랜지스터 (103), 제 1 턴-오프 경로 트랜지스터 (104), 제 2 턴-오프 경로 트랜지스터 (105), 및 세 개의 저항들 (106, 107 및 108) 을 포함하는 RF 차폐 스위치 회로 (54) 의 실시형태의 회로도이다. 턴-오프 트랜지스터들 (104 및 105) 및 저항 (107) 은 게이트-소스 단락 회로 (120) 를 형성한다. 제어 신호 SW_ON/OFF 는 입력 리드 (109) 로 수신되며, 이것의 디지털 논리 보수 (digital logic complement) 는 인버터 (110) 에 의해 발생되고 입력 리드 (110) 로 수신된다. 오직 하나의 제어 입력 리드만이 있는 몇몇 실시형태들에서 인버터는 RF 차폐 스위치 회로에 위치할 수도 있다.

제어 신호 SW_ON/OFF 는 제어 입력 컨덕터 (112) 및 저항 (106) 을 통해 메인 트랜지스터 (103) 의 게이트 및 중간 노드 (113) 로 공급된다. 이 경우 컨덕터 (112) 는 도 4 의 컨덕터 (91) 와 동일한 컨덕터이다. 상보 신호 (complementary signal) 는 제어 입력 컨덕터 (114) 를 통해 턴-오프 트랜지스터들 (104 및 105) 의 게이트들로 공급된다. 신호 SW_ON/OFF 는 접지 전위의 디지털 논리 저레벨 전압이나 또는 공급 전압 VDD 의 전압을 갖는 디지털 제어 신호이다. 이 경우 접지 전위는 0 볼트이며 VDD 공급 전압은 1.3 볼트이다. 컨덕터 (115) 는 신호 입력 컨덕터이다. 컨덕터 (116) 는 신호 출력 컨덕터이다. 예시에서, 메인 트랜지스터 (103) 는 대략 0.4 pF 의 게이트-소스 기생 용량을 갖는 720 미크론 바이 (by) 60 나노미터 (W/L) 씬 게이트 유전체 N-채널 트랜지스터이다. 트랜지스터 (103) 의 임계 전압 Vt 은 공정 코너 (corner) FF110 에서 대략 0.38 볼트부터, 통상적으로 0.5 볼트, 공정 코너 SS-30 에서 대략 최고값 0.6 볼트에 이른다. 턴-오프 트랜지스터들 (104 및 105) 은 24 미크론 바이 60 나노미터 (W/L) N-채널 트랜지스터들이다. N-채널 트랜지스터들의 소스들 및 드레인들은 P-well (벌크) 로 연장하여 내려가며, 다시 깊은 N-well 로 연장하여 내려가고, 또 다시 P-형 기판으로 내려가도록 한다. 저항 (107) 은 20k 옴이다. 저항 (106) 은 140k 옴이다. 저항 (108) 은 10k 옴이다.

신호 SW_ON/OFF 가 디지털 논리 저 레벨을 가질 때, RF 차폐 스위치 회로 (54) 는 턴오프될 것이다. 컨덕터 (114) 상의 디지털 논리 레벨 고 신호는 턴-오프 트랜지스터들 (104 및 105) 을 턴온시킨다. 턴-오프 트랜지스터들 (104 및 105) 사이의 중간 노드 (113) 는 저항 (107) 을 통해 접지 전위로 결합 및 풀 다운 (pulled down) 된다. 메인 트랜지스터 (103) 의 게이트 상의 신호는 DC 컴포넌트 및 AC 컴포넌트를 가지는 것으로 고려될 수 있다. DC 컴포넌트는 0 볼트이며 저항 (106) 을 통해 메인 트랜지스터 (103) 의 게이트로 공급된다. 또한 메인 트랜지스터 (103) 의 게이트의 소스의 DC 전압 컴포넌트도, AC 신호 목적들을 위해 접지 노드 (117) 에 입력 컨덕터 (105) 를 결합하는 제 1 이차 권선으로 인해 0 볼트이다. 도면부호 (118) 는 RF 차폐 스위치 회로의 RF 신호 입력 리드를 식별한다. 또한, 제 1 이차 권선 (49) 을 통해 수신된 DC 접지 전위도 게이트-소스 단락 회로 (120) 에 의해 메인 트랜지스터 (103) 의 게이트로 결합된다. 이 도시된 예시에서, 컨덕터 (115) 상의 신호의 AC 컴포넌트는 1.3 볼트 피크-피크 사인파 AC 신호이다. 또한, 이 1.3 볼트 피크-피크 사인파 AC 신호는 메인 트랜지스터 (103) 의 게이트로 턴-오프 트랜지스터들 (104 및 105) 을 통해 결합되며, 이로써 메인 트랜지스터 (103) 의 게이트 상에서 AC 신호 스윙은 메인 트랜지스터 (103) 의 소스 상의 신호의 AC 신호 스윙을 따르며, 동일한 피크-피크 진폭을 갖는다. 따라서, 컨덕터 (115) 상 전압이 +0.65V 인 경우, 메인 트랜지스터 (103) 의 게이트 전압도 +0.65V 이다. 컨덕터 (115) 상 전압이 -0.65V 인 경우, 메인 트랜지스터 (103) 의 게이트 전압 또한 -0.65V 이다. 따라서 메인 트랜지스터 (103) 는 양의 Vgs 값을 가질 수 없고 AC 신호의 기간에 걸쳐 메인 트랜지스터 (103) 는 오프된 상태로 유지된다. 이와 비슷하게, SW_ON/OFF 가 디지털 논리 저 레벨일 때, 공급 전압 VDD 는 저항 (108) 을 통해 출력 컨덕터 (116) 및 RF 신호 출력 리드 (119) 로 결합된다. 메인 트랜지스터 (103) 의 게이트가 저항 (106) 을 통해 접지 전위에 결합되고 메인 트랜지스터 (103) 의 드레인이 저항 (108) 을 통해 공급 전압 VDD 에 결합되는 것으로 인해, 메인 트랜지스터 (103) 의 게이트-드레인 접합의 양단은 양의 DC 전압일 수 없다. 이는 게이트-드레인 접합이 반드시 포워드 바이어스되지 않는 것을 보장 한다.

SW_ON/OFF 가 디지털 논리 고 레벨이면, RF 차폐 스위치 회로 (54) 는 턴온될 것이다. SW_ON/OFF 가 디지털 논리 고 레벨이면, 턴-오프 트랜지스터 (104 및 105) 는 턴오프되고 이들 사이의 중간 노드 (113) 는 저항 (107) 을 통해 공급 전압 VDD 로 결합된다. SW_ON/OFF 가 디지털 논리 고 레벨이면, 메인 트랜지스터 (103) 의 게이트는 저항 (106) 을 통해 1.3 볼트 DC 디지털 논리 고 전압 레벨을 공급받는다. 메인 트랜지스터 (103) 의 게이트 상에는 오로지 작은 AC 신호 컴포넌트만 있다. 1.3 의 VDD 공급 전압 때문에, 메인 트랜지스터 (103) 의 소스 상 존재하는 1.3 볼트 피크-피크 신호에도 불구하고, 메인 트랜지스터 (103) 의 게이트-소스 접합 양단에는 적어도 0.4V 의 양의 Vgs 가 존재한다. 메인 트랜지스터 (103) 는 컨덕터 (115) 상의 신호의 1.3 볼트 피크-피크 싸이클 동안 턴온상태를 유지한다. 마찬가지로, SW_ON/OFF 가 디지털 논리 고 레벨이면, 접지 전위는 저항 (108) 을 통해 출력 컨덕터 (116) 로 결합된다. 메인 트랜지스터 (103) 의 게이트가 VDD 로 구동되고 접지 전위가 메인 트랜지스터 (103) 의 드레인 상에 존재하는 것 때문에, 메인 트랜지스터 (103) 양단에 양의 Vgd 가 유지되어 게이트-드레인 접합을 턴온된 상태로 유지하게 된다.

두 턴-오프 트랜지스터들 (104 및 105) 은 한쪽에 반대되게 제공되며, 이는 메인 트랜지스터 (103) 의 게이트와 소스 사이의 경로를 끊기 위해 만약 오로지 하나의 턴-오프 스위치가 제공된다면, 그 하나의 턴-오프 트랜지스터는 그것이 도 6 과 연결지어 위에서 설명된 현상과 같은 이유로 턴오프되어야 할 때, 누설될 수 있기 때문이다. 예를 들어, SW_ON/OFF 가 높고 턴-오프 트랜지스터 (104) 의 게이트가 접지 전위에 있는 통상의 동작에서, 턴-오프 트랜지스터 (105) 가 제공되지 않는다면, 이 턴-오프 트랜지스터 (104) 의 소스는 컨덕터 (115) 상의 최대 신호 스윙을 경험할 것이고 컨덕터 (115) 상의 AC 신호의 전압 스윙들의 바닥에서 약하게 턴온될 것이다. 컨덕터 (115) 와 턴-오프 트랜지스터 (104) 의 소스 사이의 신호 경로에 턴-오프 트랜지스터 (105) 를 제공하는 것은, 턴-오프 트랜지스터 (104) 의 소스 상의 전압 스윙의 크기를 감소시키고 턴-오프 트랜지스터 (104) 가 완전히 턴오프된 상태를 유지하는 것을 허용한다. 턴-오프 트랜지스터 (105) 는 누설될 수 있으나, 턴-오프 트랜지스터 (104) 는 완전히 턴오프되며, 그리고 이것은 컨덕터 (115) 상의 AC 신호를 메인 트랜지스터 (103) 의 게이트로부터 실질적으로 차폐 및 분리시킨다.

도 8 은 제 1 이차 권선 (49) 에 의한 출력으로서의 2 GHz 신호의 피크-피크 전압 스윙이 대략 500 mV 피크-피크에서 1.5 볼트 피크-피크로 증가할 때, 도 7 의 RF 차폐 스위치 회로 (54) 의 RF 신호 입력 리드 (118) 를 바라본 입력 임피던스 (Zin) 가, 어떻게 변화시키는지 보여주는 도면이다. 또한 도면은 동일한 회로에서 도 6 의 단순 RF 스위치의 입력 임피던스 (Zin) 가 동일한 피크-피크 입력 신호 전압 스윙을 어떻게 바꿀 것인지 보여준다. 도 6 의 단순 단일 트랜지스터 RF 스위치가 고 입력 신호 피크-피크 전압 스윙들에서 상당한 누설을 보이는 반면, 도 7 의 RF 차폐 스위치 회로의 입력 임피던스는 1.5 볼트의 고 입력 신호 피크-피크 전압 스윙들에서조차도 실질적으로 변함없이 유지되는 것에 주목한다.

도 9 는 도 7 의 RF 차폐 스위치 회로 (54) 의 성능을 도 6 의 단순 단일 트랜지스터 RF 스위치의 성능과 비교하는 표이다. CORNER 라 명명된 행에서 나타나는 "TT70" 은 일반적인 프로세스 및 섭씨 70 도의 일반적인 동작 온도를 나타낸다. CORNER 라 명명된 행에서 나타나는 "FF110" 은 빠른 프로세스 및 섭씨 110 도의 고 작동 온도를 나타낸다. ACLR 측정값은 기저대역 필터 이전의 포인트부터 드라이버 증폭기의 출력까지의 전체 TX 신호 경로에 대한 것이다. "P1dB" 값은 선형성 측정값이다. TX 신호 경로의 출력 전력이 증가함에 따라, TX 신호 경로의 이득은 어떤 더 높은 출력 전력에서 감소되는 것으로 보인다. P1dB 값은 전체 TX 신호 경로의 이득이 1 dB 이득 손실을 나타내는 것으로 보인 때의, 출력 전력이다. 빠른 프로세스 및 씬 유전체 트랜지스터의 임계 전압이 가장 낮아질 높은 온도에서, 도 7 의 회로의 P1dB 값은 11.89 dB 로 높게 유지되는 반면, 도 6 의 단순 RF 회로의 P1dB 값은 9.01 dB 로 떨어지는 것에 주목한다.

도 10 은 두 단순 RF 스위치를 포함하는 회로의 도면이다. 블록 (200) 은 도 1-5 의 드라이버 증폭기 (37 또는 41) 중 하나와 같은 드라이버 증폭기를 나타낸다. 드라이버 증폭기 (200) 는 대응하는 단자 쌍 (203 및 204) 을 통해 두 50 옴 부하들 (201 또는 202) 중 선택된 하나로 출력 신호를 공급할 것이다. 한번에 두 RF 스위치들 (205 및 206) 중 오직 하나만이 온되어야 한다. 다른 스위치는 오프되어야하며 누설되지 않아야 한다. 예를 들어, 상대적으로 높은 2.0 볼트 피크-피크 전압 신호 (312) 가 드라이버 증폭기 (200) 로부터 컨덕터 (207) 로의 출력되면, 그리고 스위치 블록들 (205 및 206) 에 대해 종래의 RF 스위치가 사용되었다면, 오프되어야할 그 스위치는 도 6 과 관련하여 위에서 설명된 현상으로 인해 누설될 것이다. 결과적으로, 드라이버 증폭기에 의한 출력으로서의 일부의 전력은 잘못된 출력 단자로 공급될 수 있다. 드라이버 증폭기에 대해 최대 출력 전력 제한이 있을 수 있고, 드라이버 증폭기의 출력 전력이 최대 출력 전력의 허용된 양 아래에서 유지될 수 있도록 드라이버 증폭기에 의한 출력으로서 실질적으로 모든 전력을 공급하는 것이 요구될 수도 있다. 도 10 의 회로에서, 스위치 (205) 는 턴온되도록 제어되며, 스위치 (206) 는 턴오프되도록 제어되고, 그리고 드라이버 증폭기 (200) 는 10 dBM 를 출력하지만, 스위치 (206) 를 통한 누설 때문에 오직 9.5 dBM 만이 단자 (203) 로 공급된다.

도 10 의 문제를 해결하기 위한 종래의 접근방식은 RF 스위치들 (205 및 206) 각각에 대해 단일 씩 게이트 유전체 N-채널 트랜지스터를 사용한다. RF 스위치의 입력 리드 상의 신호 스윙이 너무 높지 않다면, 이 방법은 RF 스위치를 통해서 적절하게 낮은 Ron 을 얻기 위해 사용될 수 있지만, RF 스위치의 씩 게이트 유전체 트랜지스터 사이즈는 씬 게이트 유전체 트랜지스터가 RF 스위치를 인식하기 위해 사용되는 경우보다 통상적으로 약 3 배 더 크게 만들어져야만 한다. 이는 집적회로 면적의 10 배 이상을 소비하며 드라이버 증폭기 출력에 걸리는 기생 용량을 5 배 증가시키고, 통상적으로 드라이버 증폭기의 선형성을 떨어뜨린다.

도 11 은 도 10 의 문제를 해결하기 위한 종래의 방법을 도시한 도면이다. RF 스위치들 (205 및 206) 을 실현하기 위해 하나의 1X 사이즈의 씩 게이트 유전체 N-채널 트랜지스터를 사용하는 것 대신, 도 11 에서 도시된 T-스위치 구성 (208) 에서 두 개의 더 큰 2X 사이즈의 씩 게이트 유전체 N-채널 트랜지스터들을 사용하는 것에 의해, 스위치들을 통한 동일하게 낮은 이득 손실을 성취할 수 있다. 그러나 T-스위치 토폴로지 (topology) (208) 는 드라이버 증폭기 출력에 걸리는 기생 용량의 양을 증가시키고, 드라이버 증폭기의 선형성을 감소시키며, 바람직하지 않게 거대한 양의 집적회로 면적을 소비한다.

도 12 는, 두 단자들 (307 및 308) 을 통해 두 개의 50 옴 부하들 (305 및 306) 중 선택된 하나로 드라이버 증폭기 (304) 의 출력 리드 (303) 를 결합하기 위해 두 프로그램 가능한 RF 스위치/감쇠기 회로들 (301 및 302) 이 제공되는, 회로 (300) 의 도면이다. 드라이버 증폭기 (304) 는 단순화된 형태로 도시된다. 저항 (309) 은 감쇠기들의 입력 리드들 (310 및 311) 을 접지 전위로 DC 바이어스 시키기 위해 제공된다. 드라이버 증폭기 (304) 의 큰 출력 전력으로 인해 감쇠기들의 입력 리드들 (310 및 311) 상에는 큰 RF 신호 (312) (예를 들어, 2.0 볼트 피크-피크) 가 존재한다. 드라이버 증폭기 (304) 는 도 1 및 도 2 의 RF 송수신기 집적회로 (3) 의 드라이버 증폭기일 수 있으며, 이러한 드라이버 증폭기는 복수의 출력 단자들 중에서 선택된 하나를 구동하도록 만들어진다. 도 12 의 파선 (317) 은 RF 송수신기 집적회로의 경계를 나타낸다.

두 프로그램 가능한 RF 스위치/감쇠기 회로들 (301 및 302) 은 동일한 구성이며, 따라서 RF 스위치/감쇠기 (301) 의 컴포넌트들만이 여기에서 설명된다. 두 스위치 기호들 (313 및 314) 각각은 도 7 의 RF 차폐 스위치 회로의 예시를 나타낸다. 트랜지스터 기호 (315) 는 병렬 연결된 N-채널 트랜지스터들의 세트을 나타내며, 이 트랜지스터들의 선택된 수는 접지 컨덕터 (319) 에 노드 (318) 를 결합시키기 위해 턴온될 수 있다. 스위치 기호 (316) 는 병렬로 같이 연결된 도 7 의 RF 차폐 스위치 회로의 예시를 나타내며, 그러한 RF 차폐 스위치 회로들의 선택된 수는 턴온될 수 있다. 프로그램 가능한 RF 스위치/감쇠기 회로 (301) 가 온된 상태라면, 프로그램 가능한 RF 스위치/감쇠기 회로 (301) 에 의해 제공되는 감쇠의 양은 22 개의 컨덕터들 (320) 중 11 개를 통해서 받아진 11 비트 디지털 감쇠기 제어 값에 의해 디지털로 프로그램 가능하다.

프로그램 가능한 RF 스위치/감쇠기 회로 (301 및 302) 의 사용은 드라이버 증폭기 (304) 로 하여금 출력 단자들 (307 및 308) 중 선택된 하나에서 향상된 위상 노이즈 성능 (phase noise performance) (더 높은 SNR) 을 성취하도록 한다. 드라이버 증폭기를 덜 구동하고 선택된 출력 단자로 더 많은 드라이버 증폭기 출력 전력을 공급하는 것에 비교하여, 드라이버 증폭기를 더 구동하는 것 및 드라이버 증폭기에서 더 많은 공급 전류를 소비하지만, 선택된 단자로 드라이버 증폭기 출력 전력을 더 적게 공급하는 것이, 위상 노이즈 성능에 통상적으로 더 좋다. 드라이버 증폭기 출력 리드 (303) 와 단자들 (307 및 308) 사이에서의 단순 단일 트랜지스터 스위치들과 반대되는 감쇠기들 (301 및 302) 의 사용은 드라이버 증폭기가 이러한 방식으로 더 적은 부하와 함께 더 구동되도록 한다. 서로 다른 부하들이 RF 송수신기 집적회로에 결합 될 수 있고, 이들 서로 다른 부하들이 서로 다른 양의 전력으로 구동될 필요가 있을 수도 있기 때문에, 복수의 감쇠기들이 제공된다. 도 12 의 회로의 감쇠기들 (301 및 302) 은 시리얼 버스 (10), 버스 인터페이스 (11), 및 컨덕터들 (320) 을 통한 디지털 기저대역 프로세서 집적회로 (4) 의 프로세서 (5) 의 제어 하에서 개별적으로 인에이블 (enabled) 및 디스에이블 (disabled) 되며, 이로써 디스에이블된 감쇠기는 완전히 오프되고 그것의 부하로 전력을 누설하지 않는다.

도 13 은 RF 스위치/감쇠기 (301) 의 더욱 상세한 도면이다. 도면부호 (310) 는 RF 신호 입력 리드를 식별한다. 도면부호 (321) 는 RF 신호 출력 리드를 식별한다. RF 스위치/감쇠기 (301) 로 확장되는 11 개의 디지털 제어 입력 컨덕터들이 있다. 22 개의 디지털 제어 입력 컨덕터들 (320) 중 11 개는 RF 스위치/감쇠기 (301) 로 11 비트 디지털 제어 값을 공급한다. 5 개의 비트는 기호 316 에 의해 나타나는 5 개의 병렬 연결된 RF 스위치들을 제어한다. 이들 비트 중 하나의 비트가 디지털 논리 저 레벨 (0 볼트) 이라면, 이것과 대응하는 RF 차폐 스위치 회로는 턴오프되며, 반면 그 비트가 디지털 저 고 레벨 (2.1 볼트) 이라면, 이것과 대응하는 RF 차폐 스위치 회로는 턴온된다 (도 12 및 도 13 의 예시들에서 공급 전압 VDD 는, 도 7 의 예시에서 1.3 볼트의 VDD 와 비교하여 2.1 볼트이며, 도 12 및 도 13 의 예시들에서 RF 차폐 스위치 회로의 메인 트랜지스터들은, 도 7 의 예시에서 사용된 씬 게이트 유전체 N-채널 트랜지스터들과 비교하여, 씩 게이트 유전체 N-채널 트랜지스터들이다). 마찬가지로, 11 개의 제어 비트들 중 다른 5 비트는 기호 315 에 의해 나타나는 병렬 연결된 N-채널 트랜지스터들로 공급된다. 이 비트 중 하나가 디지털 논리 저 레벨 (0 볼트) 이라면, 그것과 대응하는 N-채널 트랜지스터는 턴오프되며, 반면 그 비트가 디지털 저 고 레벨 (1.3 볼트) 이라면, 그것과 대응하는 N-채널 트랜지스터는 턴온된다. 한 비트는 RF 차폐 스위치 회로들 (313 및 314) 의 SW_ON/OFF 제어 입력 리드들로 공급된다. 이 비트가 디지털 논리 저 레벨 (0 볼트) 이라면, RF 차폐 스위치 회로들 (313 및 314) 는 턴오프되며, 반면 이 비트가 디지털 저 고 레벨 (2.1 볼트) 이라면, RF 차폐 스위치 회로 (313 및 314) 는 턴온된다. RF 스위치/감쇠기 (301) 를 턴오프시키기 위해, 11 개의 비트 모두가 디지털 논리 저 레벨 (접지 전위) 로 설정된다. RF 스위치/감쇠기 (301) 를 턴온시키기 위해 그리고 감쇠기로서 사용하기 위해 두 RF 차폐 스위치 회로 (313 및 314) 가 턴온되지만, 선택된 수의 병렬 연결된 RF 차폐 스위치 회로들 (316) 이 턴온되고 선택된 수의 병렬 연결된 N-채널 트랜지스터들 (315) 이 턴온된다. 더 많은 감쇠를 위해, 더 많은 수의 풀-다운 N-채널 트랜지스터들 (315) 이 턴온되고, 더 적은 수의 병렬 연결된 RF 차폐 스위치 회로들 (316) 이 턴온된다. 더 적은 감쇠를 위해, 더 적은 수의 풀-다운 N-채널 트랜지스터들 (315) 이 턴온되고, 더 많은 수의 병렬 연결된 RF 차폐 스위치 회로들 (316) 이 턴온된다. RF 스위치/감쇠기 (301) 를 제어하는 11 개의 감쇠기 제어 비트들과 RF 스위치/감쇠기 (302) 를 제어하는 11 개의 감쇠기 제어 비트들은 디지털 기저대역 프로세서 집적회로 (4) 의 프로세서 (5) 에 의해 결정되고 시리얼 버스 (10), 버스 인터페이스 블록 (11) 및 제어 컨덕터들 (320) 을 통해 RF 송수신기 집적회로 (2) 의 감쇠기들 (301 및 302) 로 전달된다.

도 14 는 도 7 의 RF 차폐 스위치 회로 (54) 에 부합하는 방법 (400) 의 플로우 차트이다. RF 스위치를 턴오프시키기 위해 (단계 401), 메인 트랜지스터 (103) 의 게이트 및 소스는 게이트-소스 단락 회로 (120) 를 사용하여 같이 연결된다. 제어 입력 컨덕터 (112) 상의 디지털 논리 저 신호는 메인 트랜지스터 (103) 의 게이트로 저항 (106) 을 통해 공급된다. RF 스위치를 턴온시키기 위해 (단계 402), 게이트-소스 단락 회로 (120) 는 메인 트랜지스터의 게이트로부터 메인 트랜지스터의 소스를 분리하기 위해 턴오프된다. 제어 입력 컨덕터 (112) 상의 디지털 논리 고 신호는 메인 트랜지스터 (103) 의 게이트로 저항 (106) 을 통해 공급된다. 한 예시에서, 게이트-소스 단락 회로 (120) 는 도 7 에서 도시된 바와 같이 상호 연결된 제 1 및 제 2 턴-오프 트랜지스터들 (104 및 105) 및 저항 (107) 을 포함한다. 위의 회로의 동작에 대한 설명은 단순화한 것이다. 회로 동작의 더 정확하고 상세한 이해를 위해, 회로는 가공 및 시험 되어야하며, 그리고/또는 회로는 정확한 트랜지스터 모델들을 갖는 SPICE 와 같은 회로 시뮬레이션 프로그램을 사용하여 시뮬레이션되어야 한다. 제조 방법에서, RF 차폐 스위치 (54) 를 포함하는 RF 송수신기 집적회로 (3) 는 TSMC (Taiwan Semiconductor Manufacturing Company, Ltd.) 의 65 나노미터 CMOS 반도체 공정을 사용하여 가공된다.

도 15 는 제 2 양상에 따른 RF 차폐 스위치 회로들 (501 및 502) 을 포함하는 회로 (500) 의 도면이다. 두 프로그램 가능한 RF 차폐 스위치 회로들 (501 및 502) 은 동일한 구성이며, 이에 오직 RF 차폐 스위치 회로 (501) 의 컴포넌트들만이 여기에서 설명된다. RF 차폐 스위치 회로 (501) 는 메인 N-채널 트랜지스터 (503), 두 트랜지스터 스위치들 (504 및 505), 그리고 큰 저항을 가진 저항기 (506) 을 포함한다. 두 스위치 트랜지스터들 (504 및 505) 이 스위치들로 도시되었지만, 스위치들은 실제로 N-채널 트랜지스터들이다. 이들 N-채널 트랜지스터들은 트랜지스터들의 게이트들로 공급되는 디지털 제어 신호들에 의해 제어된다.

RF 차폐 스위치 회로 (501) 가 턴온되도록 제어되면, 메인 트랜지스터 (503) 의 소스와 벌크 전극들은 함께 단락된다. 제 1 스위치 (504) 는 닫히고 제 2 스위치 (505) 는 열린다. 메인 트랜지스터 (503) 의 임계 전압은 그것의 벌크가 그것의 소스로 단락된 경우 감소한다. 따라서, 제 1 스위치 (504) 를 통해 벌크를 소스로 단락하는 것은 메인 트랜지스터의 임계 전압을 감소시킨다. 그러므로 유효 게이트 전압은 높아지며, 메인 트랜지스터 (503) 는 더욱 활발하게 온되고, 메인 트랜지스터를 통한 드레인-소스 저항 Rds 은 낮아진다.

RF 차폐 스위치 회로 (501) 가 턴오프되도록 제어되면, 제 1 스위치 (504) 는 열리고 제 2 스위치 (505) 는 닫히며, 이로써 메인 트랜지스터 (503) 의 벌크 전극은 저항 (506) 을 통해 접지 컨덕터로 결합된다. 오프되도록 제어되며 그의 소스에 상대적으로 큰 전압 진폭 RF 신호를 갖는 RF 차폐 스위치 회로에서, 벌크와 드레인 사이에서의 진성 다이오드 접합은, 소스가 벌크에 단락된 상태로 유지된다면, 약하게 포워드 바이어스될 수 있다. 진성 벌크-드레인 다이오드의 이러한 포워드 바이어싱은 벌크로부터 드레인으로 메인 트랜지스터를 통해 바람직하지 않은 누설을 야기할 것이다. 따라서, 제 1 스위치 (504) 는 벌크로부터 소스를 분리하기 위해 열리며, 벌크는 제 2 스위치 (305) 를 턴온시키는 것에 의해 접지 컨덕터 상의 접지 전위로 저항적으로 결합된다. 이는 진성 벌크-드레인 다이오드를 포워드 바이어스 되는 것으로부터 방지한다.

도 15 의 회로 (500) 에서, RF 차폐 스위치 회로들 (501 및 502) 중 선택된 하나는 온되도록 제어되며, 이로써 드라이버 증폭기 (304) 는 두 부하들 (305 및 306) 중 선택된 하나를 구동할 수 있다. 다른 RF 차폐 스위치 회로는 오프되도록 제어되며 선택되지 않은 부하를 통해 거의 전력을 누설하지 않는다. 도 15 의 회로 (500) 는 도 12 의 회로 (300) 와, 서로 다른 RF 차폐 스위치 회로가 사용되고 그들을 제어하기 위한 디지털 제어 신호가 다르다는 것을 제외하고는, 동일하다. 몇몇의 실시형태들에서, 메인 트랜지스터의 벌크를 소스 (RF 차폐 스위치 회로가 턴온된 때) 또는 접지 (RF 차폐 스위치 회로가 턴오프된 때) 로 선택적으로 결합하는 것을 포함하는 제 2 양상은, 게이트-소스 단락 회로를 포함하는 제 1 양상과 결합된다.

도 16 은 도 15 의 RF 차폐 스위치 회로 (501) 의 더욱 상세한 도면이다. 제 1 및 제 2 스위치들 (504 및 505) 은 N-채널 트랜지스터들로서 실현된다. 제어 입력 리드 (507) 상에 수신된 SW_ON/OFF 디지털 제어 신호는 메인 트랜지스터 (503) 의 게이트 단자, 제 1 스위치 트랜지스터 (504) 의 게이트 단자, 및 인버터 (508) 의 입력 리드로 공급된다. 인버터 (508) 는 제 2 스위치 트랜지스터 (505) 의 게이트 단자로 SW_ON/OFF 의 반대 극성의 디지털 제어 신호를 공급한다. 도면부호 (509) 는 RF 차폐 스위치 회로의 RF 신호 입력 리드를 식별한다. 도면부호 (510) 는 RF 차폐 스위치 회로의 RF 신호 출력 리드를 식별한다. 저항 (506) 은 36k 옴의 저항을 갖는다. 도면부호 (511) 는 메인 트랜지스터 (503) 의 벌크 전극 단자를 식별한다. 도면부호 (512) 는 접지 컨덕터를 식별한다. 몇몇의 예시에서, 34 옴 저항은 제 1 스위치 트랜지스터 (504) 와 직렬로 배치되며, 이로써 메인 트랜지스터의 벌크 및 소스 단자들이 함께 단락될 때, 그들은 그들 사이에 대략 34 옴 저항을 가지고 같이 단락된다.

도 17 은 제 2 양상의 RF 차폐 스위치 회로 (501) 에 따른 방법 (600) 의 플로우 차트이다. RF 차폐 스위치 회로 (단계 601) 를 턴오프시키기 위해, 메인 트랜지스터 (503) 의 게이트 단자는 디지털 논리 저 신호를 공급받는다. 저항 (506) 을 통해 접지 컨덕터 (512) 로 메인 트랜지스터의 벌크 전극 (또한 여기서 벌크 단자가라고도 불리는) 을 결합시키기 위해, 제 1 스위치 트랜지스터 (504) 는 턴오프되며, 제 2 스위치 트랜지스터 (505) 는 턴온된다. 메인 트랜지스터 (503) 가 오프?을 때 및 소스 단자 상에 상대적으로 큰 피크-피크 전압 신호가 존재하는 때, 벌크 단자가 소스 단자와 결합되어있다면, 메인 트랜지스터의 벌크와 드레인 사이의 진성 다이오드는 포워드 바이어스될 수 있다. 벌크 단자를 저항 (506) 을 통해 접지 컨덕터 (512) 로 접지시키는 것은 이를 방지한다. RF 차폐 스위치 회로를 턴온시키기 위해 (단계 602), 메인 트랜지스터 (503) 의 게이트 단자는 디지털 논리 고 신호를 공급받는다. 메인 트랜지스터 (503) 의 벌크 및 소스 단자를 함께 단락시키기 위해, 제 1 스위치 트랜지스터 (505) 는 턴오프되며, 제 2 스위치 트랜지스터 (504) 는 턴온된다. 이러한 방식으로 소스 및 벌크를 함께 단락시키는 것은 메인 트랜지스터의 임계 전압을 감소시킨다. 수신 RF 입력 신호의 싸이클의 고 피크 부분 동안 메인 트랜지스터를 약하게 턴오프시키는 낮은 Vgs 가 없어도, 큰 피크-피크 진폭 신호들은 메인 트랜지스터의 소스 단자 상에 존재할 수 있다. 메인 트랜지스터 상의 더 큰 유효 Vgs 는 RF 차폐 스위치 회로가 턴온되어야 할 때 메인트랜지스터의 소스-드레인 저항을 감소시킨다.

도 18 은 제 1 및 제 2 양상을 결합시키는 RF 차폐 스위치 회로 (700) 의 도면이다. 트랜지스터 (701) 는 메인 트랜지스터이며 소스 단자, 드레인 단자, 게이트 단자, 및 벌크 단자를 갖는 N-채널 전계 효과 트랜지스터이다. 제 1 턴-오프 트랜지스터 (702), 저항 (703), 및 제 2 턴-오프 트랜지스터 (704) 는 게이트-소스 단락 회로 (705) 를 형성한다. 입력 리드 (706) 는 디지털 스위치 온/오프 제어 신호 SW_ON/OFF (719) 를 캐리하는 RF 차폐 스위치 회로 (700) 의 입력 리드이다. 인버터 (707) 는 디지털 제어 신호 SW_ON/OFF (719) 를 인버팅하며 인버팅된 결과 신호 (720) 를 컨덕터 (708) 로 공급한다. SW_ON/OFF 는 컨덕터 (709) 상에 존재한다. SW_ON/OFF 신호는 게이트-소스 단락 회로 (705) 의 중간 노드 (710) 로 저항 (703) 을 통해 저항적으로 결합되며, 메인 트랜지스터 (701) 의 게이트 단자로 저항 (711) 을 통해 저항적으로 결합되고, 반면, 제어 신호의 인버팅된 버전은 메인 트랜지스터 (701) 의 드레인 단자로 저항 (712) 을 통해 저항적으로 결합된다. 도 18 의 회로의 이 부분은 위에서 설명된 도 7 의 회로와 대응한다. 게다가, 도 18 의 RF 차폐 스위치 회로는 RF 차폐 스위치 회로 (700) 가 턴온되도록 제어된 때, 메인 트랜지스터의 벌크 단자 (723) 을 메인 트랜지스터의 소스 단자로 단락시키는 제 1 스위치 트랜지스터 (713) 를 포함한다. 또한 도 18 의 RF 차폐 스위치 회로는 RF 차폐 스위치 회로 (700) 가 턴오프되도록 제어된 때, 메인 트랜지스터의 벌크 단자 (723) 을 저항 (716) 을 통해 접지 컨덕터 (715) 로 결합시키는 제 2 스위치 트랜지스터 (714) 를 포함한다. 스위치 트랜지스터들 (713 및 714) 및 저항 (716) 은 위에서 설명된 도 16 의 회로와 대응한다. 입력 리드 (717) 는 RF 차폐 스위치 회로 (700) 의 RF 신호 입력 리드이다. RF 입력 신호 (721) 는, 예를 들어 무선 송수신기의 믹서/밸룬 또는 드라이버 증폭기와 같은 소스로부터 이 입력 리드 (717) 로 수신된다. 한 예시에서, RF 입력 신호 (721) 는 도 3 의 믹서/밸룬으로부터 공급되며 1.3 볼트 피크-피크 진폭을 갖는다. 또 다른 예시에서, RF 입력 신호 (721) 는 도 12 의 드라이버 증폭기로부터 공급되며 2.0 볼트 피크-피크 진폭을 갖는다. 출력 리드 (718) 는 RF 차폐 스위치 회로 (700) 의 RF 신호 출력 리드이다. 메인 트랜지스터 (701) 가 턴온된다면, RF 입력 신호 (721) 는 입력 리드 (717) 로부터 RF 차폐 스위치 회로를 통해 전도되며 RF 출력 신호 (722) 로서 출력 리드 (718) 상에 나타난다.

하나 이상의 예시적 실시형태들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 그들의 임의의 조합으로 구현될 수 있다. 소프트웨어로 구현된다면, 기능들은 컴퓨터 판독가능 매체 상의 하나 이상의 명령들 또는 코드로서 저장되거나 전송될 수도 있다. 컴퓨터 판독가능 매체는 컴퓨터 프로그램을 한 장소에서 또 다른 장소로 전달하는 것을 가능하게 하는 임의의 매체를 포함하는 컴퓨터 저장 매체 및 통신 매체 모두를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 사용가능한 매체일 수 있다. 비제한적인 예시로서, 이러한 컴퓨터 판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장장치, 자기 디스크 저장장치 또는 다른 자기 저장 장치, 또는 명령들 또는 데이터 구조들의 형태로 희망되는 프로그램 코드를 이송하거나 저장하는데 사용될 수 있는 그리고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한 임의의 연결이 컴퓨터 판독가능 기록 (또는 저장) 매체라 적절히 일컬어진다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 동축 케이블, 광섬유 케이블, 꼬인 쌍선 (twisted pair), 디지털 가입자 회선 (DSL), 또는 적외선, 라디오, 및 극초단파와 같은 무선 기술들을 사용하는 다른 원격 소스로부터 송신되면, 동축 케이블, 광섬유 케이블, 꼬인 쌍선, DSL, 또는 적외선, 라디오, 및 극초단파와 같은 무선 기술들은 매체의 정의에 포함된다. 본원에서 사용된 바와 같이, 디스크 (disk) 및 디스크 (disc) 는 콤팩트 디스크 (compact disc, CD), 레이져 디스크 (laser disc), 광학 디스크 (optical disc), 디지털 다기능 디스크 (digital versatile disc, DVD), 플로피 디스크 (floppy disk) 및 블루-레이 디스크 (Blue-ray disc) 를 포함하는데, 디스크 (disc) 는 레이저로 데이터를 광학적으로 재생산하고, 디스크 (disk) 들은 데이터를 보통 자기적으로 재생산한다. 또한 위의 조합들은 컴퓨터 판독가능 매체의 범위 안에 포함되어야한다. 한 특정 예시에서, 제 1 및/또는 제 2 양상에 따른 RF 차폐 스위치 회로는 디지털 기저대역 프로세서 집적회로 (4) 에서 실행하는 소프트웨어 및/또는 펌웨어에 의해 제어된다. 예를 들어, 소프트웨어 및/또는 펌웨어는 프로세서 판독가능 매체 (7) 에 저장된 프로세서-실행가능한 명령들의 프로그램 (6) 일 수 있다. 프로세서 (5) 는 명령들의 이 프로그램 (6) 을 실행하며, 결과적으로 시리얼 버스 (10) 를 가로질러 적절한 디지털 제어 정보를 전송하는 것에 의해 RF 송수신기 집적회로 (3) 의 RF 차폐 스위치 회로(들)를 제어한다.

특정 실시형태들이 위에서 설명의 목적으로 설명되지만, 본 특허의 교시는 일반적인 적용가능성이 있으며 위에서 설명된 특정 실시형태에 제한되지 않는다. RF 차폐 스위치 회로의 스위치들은 위에서 설명된 바와 같이 N-채널 트랜지스터들일 수 있고, 또 P-채널 트랜지스터들 또는 전달 게이트들 또는 또 다른 종류의 트랜지스터 또는 스위치 회로를 포함하는 또 다른 종류의 스위치일 수 있다. RF 차폐 스위치의 다양한 스위치들을 제어하는 디지털 논리 제어 신호들은 집적회로 상의 다른 디지털 논리의 디지털 논리 레벨들과 비교하여 레벨이 시프트된 디지털 논리 레벨들을 가질 수 있다. 하나 이상의 저항들 (106 내지 108 및 506) 은 생략되거나 또는 저항적으로 결합하는 기능을 성취하는 또 다른 회로 컴포넌트와 교체될 수 있다. 따라서, 설명된 특정 실시형태들의 다양한 수정들, 적용들, 및 다양한 특징들의 조합들은 아래에서 제시되는 청구항의 범위를 벗어나지 않으면서 시행될 수 있다.

Claims

제 1 단자, 제 2 단자 및 게이트 단자를 갖는 메인 N-채널 트랜지스터;
제 1 단자, 제 2 단자 및 게이트 단자를 갖는 제 1 턴-오프 N-채널 트랜지스터로서, 상기 제 1 턴-오프 N-채널 트랜지스터의 상기 제 2 단자는 상기 메인 N-채널 트랜지스터의 상기 게이트 단자에 결합된, 상기 제 1 턴-오프 N-채널 트랜지스터;
제 1 단자, 제 2 단자 및 게이트 단자를 갖는 제 2 턴-오프 N-채널 트랜지스터로서, 상기 제 2 턴-오프 N-채널 트랜지스터의 상기 제 2 단자는 상기 제 1 턴-오프 N-채널 트랜지스터의 상기 제 1 단자에 결합되며, 상기 제 2 턴-오프 N-채널 트랜지스터의 상기 제 1 단자는 상기 메인 N-채널 트랜지스터의 상기 제 1 단자에 결합된, 상기 제 2 턴-오프 N-채널 트랜지스터;
제 1 제어 컨덕터로서, 상기 제 1 제어 컨덕터 상의 제 1 디지털 제어 신호가 제 1 디지털 논리 값을 가질 때 상기 메인 N-채널 트랜지스터가 턴오프되며, 상기 제 1 제어 컨덕터 상의 상기 제 1 디지털 제어 신호가 제 2 디지털 논리 값을 가질 때 상기 메인 N-채널 트랜지스터가 턴온되는, 상기 제 1 제어 컨덕터;
제 2 제어 컨덕터로서, 제 2 디지털 제어 신호가 상기 제 2 제어 컨덕터 상에 존재하고, 상기 제 2 디지털 제어 신호는 상기 제 1 제어 컨덕터 상의 상기 제 1 디지털 제어 신호의 상기 디지털 논리 값과 반대되는 디지털 논리 값을 가지며, 상기 제 2 제어 컨덕터는 상기 제 1 및 제 2 턴-오프 N-채널 트랜지스터들의 상기 게이트 단자들에 결합되는, 상기 제 2 제어 컨덕터; 및
상기 제 1 제어 컨덕터에 결합된 제 1 리드 및 상기 제 1 턴-오프 N-채널 트랜지스터의 상기 제 1 단자에 결합된 제 2 리드를 갖는 제 2 저항을 포함하는, RF 차폐를 수행하기 위한 장치.
제 1 항에 있어서,
상기 메인 N-채널 트랜지스터의 상기 게이트에 결합된 제 1 리드 및 제 1 제어 컨덕터에 결합된 제 2 리드를 가지는 제 1 저항을 더 포함하는, RF 차폐를 수행하기 위한 장치.
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제 1 항에 있어서,
상기 제 2 제어 컨덕터에 결합된 제 1 리드 및 상기 메인 N-채널 트랜지스터의 상기 제 2 단자에 결합된 제 2 리드를 갖는 제 3 저항을 더 포함하는, RF 차폐를 수행하기 위한 장치.
제 1 항에 있어서,
상기 메인 N-채널 트랜지스터의 상기 제 1 단자로 무선 주파수 (RF) 신호를 공급하는 변압기 권선; 및
상기 메인 N-채널 트랜지스터의 상기 제 2 단자로부터 상기 RF 신호를 수신하는 드라이버 증폭기를 더 포함하는, RF 차폐를 수행하기 위한 장치.
제 1 항에 있어서,
상기 메인 N-채널 트랜지스터의 제 1 단자로 무선 주파수 (RF) 신호를 공급하는 드라이버 증폭기; 및
상기 메인 N-채널 트랜지스터의 제 2 단자로부터 상기 RF 신호를 수신하도록 결합된 집적회로 단자를 더 포함하는, RF 차폐를 수행하기 위한 장치.
제 1 항에 있어서,
제 1 단자, 제 2 단자 및 제어 단자를 갖는 제 1 RF 차폐 스위치 회로로서, 상기 제 1 RF 차폐 스위치 회로의 상기 제 2 단자는 상기 메인 N-채널 트랜지스터의 상기 제 1 단자에 결합된, 상기 제 1 RF 차폐 스위치 회로;
제 1 단자, 제 2 단자 및 제어 단자를 갖는 제 2 RF 차폐 스위치 회로로서, 상기 제 2 RF 차폐 스위치 회로의 상기 제 2 단자는 상기 메인 N-채널 트랜지스터의 상기 제 2 단자에 결합되며, 상기 제 2 RF 차폐 스위치 회로의 상기 제어 단자는 상기 제 1 RF 차폐 스위치 회로의 상기 제어 단자에 결합된, 상기 제 2 RF 차폐 스위치 회로; 및
제 1 단자, 제 2 단자 및 제어 단자를 갖는 N-채널 트랜지스터로서, 상기 N-채널 트랜지스터의 상기 제 1 단자는 접지 컨덕터에 결합되고, 상기 N-채널 트랜지스터의 상기 제 2 단자는 상기 제 1 RF 차폐 스위치 회로의 상기 제 1 단자 및 상기 제 2 RF 차폐 스위치 회로의 상기 제 1 단자에 결합된, 상기 N-채널 트랜지스터를 더 포함하는, RF 차폐를 수행하기 위한 장치.
게이트-소스 단락 회로를 통해 메인 트랜지스터의 소스로 상기 메인 트랜지스터의 게이트를 결합시키고 상기 메인 트랜지스터의 상기 게이트로 디지털 논리 저 전압을 공급하는 것에 의해, RF 차폐 스위치 회로의 메인 트랜지스터를 턴오프시키도록 제어하는 단계로서, 상기 게이트-소스 단락 회로는 상기 메인 트랜지스터의 상기 게이트에 결합된 제 2 단자를 갖는 제 1 턴-오프 트랜지스터 및 중간 노드에 결합된 제 1 단자를 갖는 제 1 턴-오프 트랜지스터를 포함하고, 상기 게이트-소스 단락 회로는 상기 중간 노드에 결합된 제 2 단자 및 상기 메인 트랜지스터의 상기 소스에 결합된 제 1 단자를 갖는 제 2 턴-오프 트랜지스터를 더 포함하며, 상기 메인 트랜지스터 및 상기 게이트-소스 단락 회로는 상기 RF 차폐 스위치 회로의 일부분인, 상기 제어하는 단계; 및
상기 게이트-소스 단락 회로의 상기 제 1 및 제 2 턴-오프 트랜지스터들을 턴오프시키고 상기 메인 트랜지스터의 상기 게이트로 디지털 논리 고 전압을 공급하는 것에 의해, 상기 메인 트랜지스터를 턴온시키도록 제어하는 단계를 포함하는, RF 차폐를 수행하는 방법.
제 9 항에 있어서,
저항의 제 1 리드로 상기 디지털 논리 저 전압을 공급하는 것에 의해 상기 디지털 논리 저 전압은 상기 메인 트랜지스터의 상기 게이트로 공급되며,
상기 저항의 제 2 리드는 상기 메인 트랜지스터의 상기 게이트에 결합되고,
상기 저항의 상기 제 1 리드로 상기 디지털 논리 고 전압을 공급하는 것에 의해 상기 디지털 논리 고 전압은 상기 메인 트랜지스터의 상기 게이트로 공급되는, RF 차폐를 수행하는 방법.
제 9 항에 있어서,
제 1 제어 입력 컨덕터로 제 1 디지털 논리 레벨 신호를 공급하는 단계를 더 포함하고,
상기 제 1 디지털 논리 레벨 신호가 상기 디지털 논리 고 전압이면, 상기 메인 트랜지스터는 턴온되고 상기 디지털 논리 고 전압은 상기 제 1 제어 입력 컨덕터로부터 상기 메인 트랜지스터의 상기 게이트로 저항적으로 결합되며, 반면 상기 제 1 디지털 논리 레벨 신호가 상기 디지털 논리 저 전압이면, 상기 메인 트랜지스터는 턴오프되며 상기 디지털 논리 저 전압은 상기 제 1 제어 입력 컨덕터로부터 상기 메인 트랜지스터의 상기 게이트로 저항적으로 결합되는, RF 차폐를 수행하는 방법.
제 11 항에 있어서,
상기 제 1 제어 입력 컨덕터를 상기 중간 노드에 저항적으로 결합시키는 단계를 더 포함하는, RF 차폐를 수행하는 방법.
제 11 항에 있어서,
제 2 디지털 논리 레벨 신호를 제 2 제어 입력 컨덕터로 공급하는 단계를 더 포함하고,
상기 제 2 디지털 논리 레벨 신호는 상기 제 1 디지털 논리 레벨 신호와 반대되는 디지털 논리 값을 가지며, 상기 제 2 디지털 제어 입력 컨덕터는 상기 제 1 턴-오프 트랜지스터의 게이트 및 상기 제 2 턴-오프 트랜지스터의 게이트에 결합되는, RF 차폐를 수행하는 방법.
제 13 항에 있어서,
상기 제 2 제어 입력 컨덕터를 상기 메인 트랜지스터의 드레인에 저항적으로 결합시키는 단계를 더 포함하는, RF 차폐를 수행하는 방법.
제 9 항에 있어서,
변압기 권선으로부터 상기 메인 트랜지스터의 상기 소스로 RF 신호를 수신하는 단계를 더 포함하고, 상기 RF 신호는 적어도 500MHz 의 주파수를 갖는, RF 차폐를 수행하는 방법.
제 9 항에 있어서,
드라이버 증폭기로부터 상기 메인 트랜지스터의 상기 소스로 RF 신호를 수신하는 단계를 더 포함하고, 상기 RF 신호는 적어도 500MHz 의 주파수를 갖는, RF 차폐를 수행하는 방법.
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소스 단자, 드레인 단자, 벌크 단자 및 게이트 단자를 갖는 메인 N-채널 트랜지스터;
제 1 단자, 제 2 단자 및 게이트 단자를 갖는 제 1 턴-오프 N-채널 트랜지스터로서, 상기 제 1 턴-오프 N-채널 트랜지스터의 상기 제 2 단자가 상기 메인 N-채널 트랜지스터의 상기 게이트 단자에 결합된, 상기 제 1 턴-오프 N-채널 트랜지스터;
제 1 단자, 제 2 단자 및 게이트 단자를 갖는 제 2 턴-오프 N-채널 트랜지스터로서, 상기 제 2 턴-오프 N-채널 트랜지스터의 상기 제 2 단자가 상기 제 1 턴-오프 N-채널 트랜지스터의 상기 제 1 단자에 결합되며, 상기 제 2 턴-오프 N-채널 트랜지스터의 상기 제 1 단자가 상기 메인 N-채널 트랜지스터의 상기 소스 단자에 결합된, 상기 제 2 턴-오프 N-채널 트랜지스터;
상기 메인 N-채널 트랜지스터의 상기 벌크 단자에 결합된 제 1 단자, 상기 메인 N-채널 트랜지스터의 상기 소스 단자에 결합된 제 2 단자 및 게이트 단자를 갖는 제 1 스위치 트랜지스터;
상기 메인 N-채널 트랜지스터의 상기 벌크 단자에 결합된 제 1 단자, 제 2 단자 및 게이트 단자를 갖는 제 2 스위치 트랜지스터;
접지 컨덕터;
상기 제 2 스위치 트랜지스터의 상기 제 2 단자에 결합된 제 1 리드 및 상기 접지 컨덕터에 결합된 제 2 리드를 갖는 저항; 및
제 1 제어 컨덕터를 더 포함하고,
상기 제 1 제어 컨덕터 상의 제 1 디지털 제어 신호가 제 1 디지털 논리 값을 가질 때 상기 메인 N-채널 트랜지스터는 턴오프되고, 상기 제 1 제어 컨덕터 상의 상기 제 1 디지털 제어 신호가 상기 제 1 디지털 논리 값과 반대되는 제 2 디지털 논리 값을 가질 때 상기 메인 N-채널 트랜지스터는 턴온되는, RF 차폐를 수행하기 위한 장치.
제 26 항에 있어서,
상기 제 1 제어 컨덕터는 저항을 통한 상기 메인 N-채널 트랜지스터의 상기 게이트 단자에 결합된, RF 차폐를 수행하기 위한 장치.
제 26 항에 있어서,
제 2 제어 컨덕터를 더 포함하고, 상기 제 1 디지털 제어 신호와 반대되는 제 2 디지털 제어 신호는 상기 제 2 제어 컨덕터에 존재하고, 상기 제 2 제어 컨덕터는 상기 제 1 턴-오프 N-채널 트랜지스터의 상기 게이트 단자, 제 2 턴-오프 N-채널 트랜지스터의 상기 게이트 단자 및 상기 제 2 스위치 트랜지스터의 상기 게이트 단자에 결합된, RF 차폐를 수행하기 위한 장치.
제 28 항에 있어서,
상기 제 1 스위치 트랜지스터의 상기 게이트는 상기 제 1 제어 컨덕터에 결합된, RF 차폐를 수행하기 위한 장치.
디지털 논리 저 전압을 메인 트랜지스터의 게이트 단자로 공급하고, 상기 메인 트랜지스터의 벌크 단자를 상기 메인 트랜지스터의 소스 단자로부터 분리하고, 상기 메인 트랜지스터의 상기 게이트 단자를 상기 메인 트랜지스터의 상기 소스 단자에 결합시키며, 저항을 통해 상기 메인 트랜지스터의 상기 벌크 단자를 접지 컨덕터에 결합시키는 것에 의해, RF 차폐 스위치 회로의 메인 트랜지스터를 턴오프시키도록 제어하는 단계 (a);
디지털 논리 고 전압을 상기 게이트 단자로 공급하고, 상기 벌크 단자를 상기 소스 단자에 결합하고, 상기 메인 트랜지스터의 상기 게이트를 상기 메인 트랜지스터의 상기 소스로부터 분리하며, 상기 벌크 단자를 상기 접지 컨덕터로부터 분리하는 것에 의해, 상기 메인 트랜지스터를 턴온시키도록 제어하는 단계 (b) 를 포함하는, RF 차폐를 수행하는 방법.
제 30 항에 있어서,
상기 메인 트랜지스터의 상기 게이트는 게이트-소스 단락 회로의 두 트랜지스터들이 턴온되도록 제어하는 것에 의해 (a) 에서 상기 메인 트랜지스터의 상기 소스에 결합되고,
상기 두 트랜지스터들 중 제 1 트랜지스터는 상기 메인 트랜지스터의 상기 게이트 단자에 결합된 제 2 단자를 구비하고,
상기 두 트랜지스터들 중 제 2 트랜지스터는 상기 두 트랜지스터들 중 상기 제 1 트랜지스터의 제 1 단자에 결합된 제 2 단자를 구비하고,
상기 두 트랜지스터들 중 상기 제 2 트랜지스터는 상기 메인 트랜지스터의 상기 소스 단자에 결합된 제 1 단자를 구비하며,
상기 메인 트랜지스터의 상기 게이트는 상기 게이트-소스 단락 회로의 상기 두 트랜지스터들이 턴오프되도록 제어하는 것에 의해 (b) 에서 상기 메인 트랜지스터의 상기 소스로부터 분리되는, RF 차폐를 수행하는 방법.
입력 신호 컨덕터;
제 1 전극, 제 2 전극 및 제어 전극을 갖는 스위칭을 위한 수단으로서, 적어도 500MHz 의 주파수를 가진 RF 입력 신호가 상기 제 1 전극에 존재하는, 상기 스위칭을 위한 수단; 및
상기 입력 신호 컨덕터 상의 제어 신호가 상기 제 1 디지털 논리 레벨을 갖는 때 상기 스위칭을 위한 상기 수단이 오프되는 상기 스위칭을 위한 수단을 제어하고 상기 제어 신호가 제 1 디지털 논리 레벨을 갖는 때 상기 제 1 전극을 상기 제어 전극에 단락시키기 위한 수단으로서, 상기 단락시키기 위한 수단은 또한 상기 제어 신호가 상기 제 1 디지털 논리 레벨과 반대되는 제 2 디지털 논리 레벨을 갖는 때, 상기 제어 전극으로부터 상기 제 1 전극을 분리시키며 상기 제어 신호가 상기 제 2 디지털 논리 레벨을 갖는 때 상기 스위칭을 위한 수단이 온되도록 제어하기 위한 것인, 상기 수단을 포함하는, RF 차폐를 수행하기 위한 장치.
제 32 항에 있어서,
또한 상기 단락을 위한 수단은, 상기 제어 신호가 상기 제 1 디지털 논리 레벨을 가진 때 저항을 통해 상기 스위칭하기 위한 수단의 벌크 전극을 접지에 결합시키기 위한 것이고,
또한 상기 단락을 위한 수단은, 상기 제어 신호가 상기 제 2 디지털 논리 레벨을 가진 때 상기 벌크 전극을 상기 제 1 전극에 결합시키기 위한 것인, RF 차폐를 수행하기 위한 장치.
제 32 항에 있어서,
상기 스위칭하기 위한 수단은 트랜지스터이고,
상기 제 1 전극은 소스 단자이고,
상기 제 2 전극은 드레인 단자이며,
상기 제어 전극은 게이트 단자인, RF 차폐를 수행하기 위한 장치.
제 1 단자, 제 2 단자 및 게이트 단자를 갖는 메인 N-채널 트랜지스터를 제조하는 단계;
제 1 단자, 제 2 단자 및 게이트 단자를 갖는 제 1 턴-오프 N-채널 트랜지스터로서, 상기 제 1 턴-오프 N-채널 트랜지스터의 상기 제 2 단자는 상기 메인 N-채널 트랜지스터의 상기 게이트 단자에 결합된, 상기 제 1 턴-오프 N-채널 트랜지스터를 제조하는 단계;
제 1 단자, 제 2 단자 및 게이트 단자를 갖는 제 2 턴-오프 N-채널 트랜지스터로서, 상기 제 2 턴-오프 N-채널 트랜지스터의 상기 제 2 단자는 상기 제 1 턴-오프 N-채널 트랜지스터의 상기 제 1 단자에 결합되고, 상기 제 2 턴-오프 N-채널 트랜지스터의 상기 제 1 단자는 상기 메인 N-채널 트랜지스터의 상기 제 1 단자에 결합된, 상기 제 2 턴-오프 N-채널 트랜지스터를 제조하는 단계; 및
상기 메인 N-채널 트랜지스터에 결합된 제어 컨덕터로서, 상기 제어 컨덕터 상의 디지털 제어 신호가 제 1 디지털 논리 값을 갖는 때 상기 메인 N-채널 트랜지스터가 턴오프되고 상기 제어 컨덕터 상의 상기 제 1 디지털 제어 신호가 상기 제 1 디지털 논리 값과 반대되는 제 2 디지털 논리 값을 갖는 때 상기 메인 N-채널 트랜지스터가 턴온되도록 상기 메인 N-채널 트랜지스터에 결합된 상기 제어 컨덕터를 제조하는 단계를 포함하며,
상기 메인 N-채널 트랜지스터, 상기 제 1 턴-오프 N-채널 트랜지스터, 상기 제 2 턴-오프 N-채널 트랜지스터 및 상기 제어 컨덕터는 RF 스위치의 부품들인, 제조 방법.
제 35 항에 있어서,
1차 권선 및 복수의 2차 권선들을 갖는 밸룬을 가공하는 단계를 더 포함하고, 상기 이차 권선들 중 하나는 상기 RF 스위치에 결합된, 제조 방법.
제 36 항에 있어서,
드라이버 증폭기의 입력 리드가 상기 RF 스위치에 결합되도록, 상기 드라이버 증폭기를 제조하는 단계를 더 포함하는, 제조 방법.