JP2014225895A - Ｒｆ分離スイッチ回路 - Google Patents

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Abstract

【課題】送信機回路に用いられるＲＦスイッチ回路において、不要な寄生容量をもたず、回路線形性を維持するためのＲＦスイッチの動作および全体的送信機回路の動作を改善する技術を提供する。
【解決手段】ＲＦ分離スイッチ回路５４は、メイントランジスタ１０３とゲートソース間短絡回路１２０とを含む。ＲＦスイッチがオフにされると、ゲートソース間短絡回路は、メイントランジスタのソースとゲートとを一体的に短絡させるようにオンにされ、メイントランジスタを漏電させることになるＶｇｓが発現するのを防止する。ＲＦスイッチがオンにされると、ゲートソース間短絡回路は、ソースをゲートから分断するようにオフにされる。ゲートには、メイントランジスタをオンにするためのデジタル論理ハイ電圧が供給される。
【選択図】図７

Description

本開示は、ＲＦ分離スイッチ回路に関する。
関連出願の相互参照 本出願は、Ｙａｎらによる、「ＲＦ Ｉｓｏｌａｔｉｏｎ Ｓｗｉｔｃｈ Ｃｉｒｃｕｉｔ」という名称の、２０１０年に７月２８日に出願した仮出願第６１／３６８，５７９号の米国特許法第１１９条による利益を主張し、前記仮出願は参照により本明細書に組み込まれる。
高周波無線周波数（ＲＦ）回路には、ＲＦ信号のソースが、選択的に負荷に結合されることになるか、または負荷から分離されることになる多くの場所がある。「ＲＦスイッチ」という用語は、ＲＦソースを負荷に結合するように、またはＲＦソースを負荷から切断し分離するように制御することができる回路を指すのに使われることがある。このようなＲＦスイッチが使われる１つの場所は、送信機バランと送信機ドライバ増幅器との間の、ＲＦ信号の信号パス中の無線送信機の中である。バランによって供給されるＲＦ送信信号は、ドライバ増幅器の入力リードに結合されることになるか、またはドライバ増幅器の入力リードに届くのを阻止されることになるかのいずれかである。従来、ＲＦスイッチは、単一Ｎチャネル電界効果トランジスタとして実現される。このトランジスタは通常、トランジスタが、オフになるように制御されると、過度な寄生容量をもつバラン出力に装荷しないように十分に小さくされる。ただし、トランジスタは通常、オンになるように制御されると、適度に低いソースドレイン間オン抵抗（source-to-drain on resistance）をもつように十分に大きくされる。バランによる出力としてのＲＦ信号電圧スイングが高い場合、厚膜ゲート誘電Ｎチャネルトランジスタが使われる。あるいは、３つのＮチャネルトランジスタからなるＴスイッチ構成が使われ得る。こうした従来のＲＦスイッチ回路は、多くの事例において満足に動作するが、ＲＦスイッチは実際に、不要な寄生容量をもたらし、実際に回路線形性を低下させる。ＲＦスイッチの動作および全体的送信機回路の動作の改善が求められる。
第１の態様において、ＲＦ分離スイッチ回路は、第１の制御入力導体と、第２の制御入力導体と、ＲＦ信号入力リードと、ＲＦ信号出力リードと、メイントランジスタと、ゲートソース間短絡回路と、１対の抵抗器とを含む。第１のデジタル論理極性のデジタル論理信号は第１の制御入力導体の上に存在し、反対の第２の極性のデジタル論理信号は第２の制御入力導体の上に存在する。デジタル論理ハイ電圧が第１の制御入力導体の上に存在する場合、第２の制御入力導体にはデジタル論理ロー電圧が存在し、その逆も成り立つ。
第１の動作モードにおいて、ＲＦ分離スイッチ回路は、オフになり、ＲＦ分離スイッチ回路のＲＦ入力リード上に存在するＲＦ入力信号が、ＲＦ分離スイッチ回路のＲＦ信号出力リードに届くのを防止するためのものである。第１の制御入力導体上のデジタル論理信号は、デジタル論理ロー値をもち、第２の制御入力導体上のデジタル論理信号は、デジタル論理ハイ値をもつ。メイントランジスタは、ゲートソース間短絡回路を介してトランジスタのゲートをトランジスタのソースに短絡させることによって、および抵抗器を介して第１の制御入力導体からメイントランジスタのゲートの上にデジタル論理ロー電圧（たとえば、ゼロボルト）を供給することによってオフにされる。ゲートソース間短絡回路は、メイントランジスタのゲートをメイントランジスタのソースに短絡させるので、メイントランジスタにおけるゲートソース間電圧（Ｖｇｓ）は、メイントランジスタのソースにおけるＲＦ入力信号の、大きいピークツーピークＡＣ電圧振幅という条件であっても、ゼロボルトに近いままである。
第２の動作モードでは、ＲＦ分離スイッチ回路は、オンであり、ＲＦ信号入力リードにおけるＲＦ信号を、ＲＦ分離スイッチ回路を通してＲＦ分離スイッチ回路のＲＦ信号出力リードに結合するためのものである。第１の制御入力導体上のデジタル論理信号は、デジタル論理ハイ値をもち、第２の制御入力導体上のデジタル論理信号は、デジタル論理ロー値をもつ。ゲートソース間短絡回路は、メイントランジスタのゲートがメイントランジスタのソースに結合されないように、オフにされる。第１の制御入力導体上に存在するデジタル論理ハイ電圧（たとえば、１．３ボルト）は、メイントランジスタのゲートの上に抵抗結合され、そうすることによってメイントランジスタをオンにする。第２の制御入力導体上に存在するデジタル論理ロー電圧（たとえば、ゼロボルト）は、ゲートソース間短絡回路内のターンオフトランジスタのゲートに結合され、そうすることによって、こうしたトランジスタをオフにし、ゲートソース間短絡回路をオフにする。
一例では、ゲートソース間短絡回路は、メイントランジスタのゲートに結合された第２の端子を有するとともに中間モードに結合された第１の端子を有する第１のターンオフトランジスタを含む。ゲートソース間短絡回路は、中間ノードに結合された第２の端子を有するとともにメイントランジスタのソースに結合された第１の端子を有する第２のターンオフトランジスタをさらに含む。第１および第２のターンオフトランジスタのゲート端子は、第２の制御入力導体において制御入力信号を受信するように連結される。中間ノードは、第１の制御入力導体に抵抗結合されるので、メイントランジスタがオフにされつつあるとき、第１の制御導体におけるデジタル論理ロー電圧（たとえば、ゼロボルト）は、中間ノードの上に抵抗結合される。
さらに、抵抗器は、メイントランジスタのドレインを第２の制御入力導体に抵抗結合するので、ＲＦ分離スイッチ回路がオフにされることになると、メイントランジスタのドレインは、第２の制御入力導体上に存在するデジタル論理ハイ電圧（たとえば、１．３ボルト）まで抵抗的にプルアップされる。こうすることにより、メイントランジスタのゲート電圧がドレイン電圧よりも上昇しないようにするのが助けられ、メイントランジスタが漏電するのを防止するのが助けられる。
ＲＦ分離スイッチ回路は、ＲＦ送信機のバランとドライバ増幅器との間を含む多くの適用例において使用される。ＲＦ分離スイッチは、ドライバ増幅器の出力と、ドライバ増幅器によって選択的に駆動されるべき負荷との間でも使用される。ＲＦ分離スイッチ回路は、ＲＦスイッチ／減衰器を実現するのに使用可能である。このような適用例におけるＲＦ分離スイッチ回路は、一例では、ＲＦトランシーバ集積回路内に配設され、デジタルベースバンド集積回路内に配置された、１組のプロセッサ実行可能命令を実行するプロセッサによって制御される。命令を実行した結果、プロセッサは、適切なデジタル制御情報を、デジタルベースバンド集積回路からＲＦトランシーバ集積回路にシリアルバスを越えて直列形で送ることによって、ＲＦ分離スイッチ回路を制御し、制御情報が次いで、ＲＦ分離スイッチ回路をオンまたはオフにするように制御するのに使われるようにする。
第２の態様において、ＲＦ分離スイッチ回路は、個別制御可能なバルク電極または端子を有するメイントランジスタを含む。第１の動作モードでは、ＲＦ分離スイッチ回路はオンにされることになる。バルク端子とメイントランジスタのソース端子との間に配設された第１のスイッチトランジスタがオンにされて、メイントランジスタのバルクをメイントランジスタのソースに短絡させる。抵抗器を通って接地導体にバルクを結合するのに使用可能な第２のスイッチトランジスタが、オフにされる。ＲＦスイッチがオンのときにバルクをソースに短絡させることにより、メイントランジスタの閾値電圧が削減され、そうすることによって、メイントランジスタをオンに保つのを助け、メイントランジスタを通るソースドレイン間オン抵抗を削減するのを助ける。
第２の動作モードでは、ＲＦ分離スイッチ回路はオフにされることになる。メイントランジスタのバルクとソースとの間に電気結合された第１のスイッチトランジスタが、オフにされる。第２のスイッチトランジスタはオンにされ、そうすることによってバルクが接地導体に抵抗結合される。したがって、バルクは接地される。メイントランジスタがオフにされたときにメイントランジスタのバルクがソースに短絡された場合、およびソースにおいて大きいピークツーピークＲＦ入力信号が存在した場合、バルクとドレインとの間の固有ダイオード接合は、順方向バイアスされても、弱く順方向バイアスされてもよく、そうすることによってメイントランジスタは、メイントランジスタの順方向バイアスされたバルクドレイン間接合を通って漏電することになる。バルクをソースから分断し(decoupling)、バルクを接地導体に抵抗結合することにより、この固有ダイオード接合が、順方向バイアスされるのが防止される。
第２の態様のＲＦ分離スイッチ回路は、ドライバ増幅器の出力リードと、ドライバ増幅器によって選択的に駆動されるべき負荷との間での使用を含む多くの適用例において使用される。メイントランジスタのバルクを、メイントランジスタのソース（ＲＦ分離スイッチ回路がオンになるとき）または接地導体（ＲＦ分離スイッチ回路がオフになるとき）のいずれかに選択的に結合する第２の態様は、いくつかの実施形態では、ゲートソース間短絡回路を伴う第１の態様と組み合わされる。ある製造方法では、第１および／または第２の態様のＲＦ分離スイッチ回路は、６５ナノメートルＣＭＯＳ（相補型金属酸化膜半導体）半導体製作プロセスを使って組み立てられる。
上記は概要であり、したがって当然、詳細の簡略化、一般化および省略を含んでおり、したがって、概要はいかなる形でも例示的なものに過ぎず、限定的なものではないことを当業者は諒解されたい。特許請求の範囲のみによって定義される、本明細書で説明するデバイスおよび／またはプロセスの他の態様、発明的特徴、および利点は、本明細書に記載する非限定的な詳細な説明において明らかになるであろう。
第１の態様によるＲＦ分離スイッチ回路を含むモバイル通信デバイス１の図。 図１のモバイル通信デバイス１のトランシーバ部およびアンテナ部のより詳細な図。 図２のＲＦトランシーバ集積回路３のいくつかの部分のより詳細な図。 図３のミキサ／バラン回路をさらに詳しく示す回路図。 図４のＲＦ分離スイッチ回路のより詳細な図。 薄膜ゲート誘電Ｎチャネルトランジスタとして実装されるＲＦ分離スイッチ回路の図。 第１の態様によるＲＦ分離スイッチ回路の回路図。 図７のＲＦ分離スイッチ回路のＲＦ信号入力リードを検証する入力インピーダンス（Ｚｉｎ）が、ＲＦ入力信号のピークツーピーク電圧振幅に応じてどのように変化するかを示す図。 図７のＲＦ分離スイッチ回路の性能を、図６の簡易ＲＦスイッチの性能と比較するテーブル。 ２つの簡易単一トランジスタＲＦスイッチを伴う回路の図。 図１０の回路に関連付けられた問題を解決する従来の手法を示す図。 図７のＲＦ分離スイッチ回路が、ソフトウェアプログラム可能および制御可能ＲＦスイッチ／減衰器回路のペアを実現するのに使われる回路の図。 図１２のＲＦスイッチ／減衰器回路のうち１つのより詳細な図。 図７のＲＦ分離スイッチ回路による方法のフローチャート。 第２の態様によるＲＦ分離スイッチ回路を含む回路の図。 図１５のＲＦ分離スイッチ回路のより詳細な図。 図１５のＲＦ分離スイッチ回路による方法のフローチャート。 第１および第２の態様を組み合わせたＲＦ分離スイッチ回路７００の図。
図１は、第１の態様によるＲＦ分離スイッチ回路を含むモバイル通信デバイス１を示す図である。この例では、モバイル通信デバイス１はマルチバンドセルラー電話ハンドセットである。デバイス１は、（図に示していない他の部分の中でも）セルラー電話通信を受信および送信するために使用可能なアンテナ２と、ＲＦ（無線周波数）トランシーバ集積回路３と、デジタルベースバンドプロセッサ集積回路４とを含む。いくつかの例では、トランシーバ回路要素およびデジタルベースバンド回路要素は、同じ集積回路上に実装されるが、本明細書では、例示目的のために２つの集積回路による実装形態について説明する。
デジタルベースバンド集積回路４は、プロセッサ実行可能命令からなるプログラム６を実行するプロセッサ５を含む。プログラム６は、この場合は半導体メモリであるプロセッサ可読媒体７に記憶される。プロセッサ５は、ローカルバス８を介してメモリ７にアクセスする。プロセッサ５は、シリアルバスインターフェース９、シリアルバス１０、シリアルバスインターフェース１１、および制御導体１２、１３のグループを介して集積回路３に制御情報を送ることによって、ＲＦトランシーバ集積回路３と対話し、制御する。送信されるべき情報は、デジタルアナログコンバータ（ＤＡＣ）１４によってデジタルベースバンドプロセッサ集積回路４上でデジタルの形に変換され、導体１５を超えてトランシーバ集積回路３の送信機部分に伝達される。トランシーバ集積回路３の受信機部分によって受信されたデータは、反対方向で、導体１６を超えてＲＦトランシーバ集積回路３からデジタルベースバンドプロセッサ集積回路４に伝達され、アナログデジタルコンバータ（ＡＤＣ）１７によってデジタルの形に変換される。
図２は、図１のセルラー電話のトランシーバ部およびアンテナ部のより詳細な図である。セルラー電話の動作の、非常に簡略化されたある説明では、図１のセルラー電話が、セルラー電話通話の一部としての情報を受信するのに使われている場合、着信送信１８がアンテナ２上で受信される。着信信号は、アンテナスイッチ１９を通過し、次いで、ＲＦトランシーバ集積回路３の広帯域受信機部分３１の２つの受信パスの一方を通過する。一方のパスでは、着信信号は、送受切換器２０と、整合ネットワーク２１と、端子２２と、低雑音増幅器（ＬＮＡ）２３と、ミキサ２４と、ベースバンドフィルタ２５と、導体１６とを通過して、デジタルベースバンドプロセッサ集積回路４内のＡＤＣ１７に進む。別のパスでは、着信信号は、アンテナスイッチ１９と、送受切換器２６と、整合ネットワーク２７と、端子２８と、ＬＮＡ２９と、ミキサ３０と、ベースバンドフィルタ２５と、導体１６とを通過して、デジタルベースバンドプロセッサ集積回路４のＡＤＣ１７に進む。局部発振器３２（周波数シンセサイザとも呼ばれる）は、ミキサ２４、３０に受信局部発振器信号ＲＸ ＬＯを供給する。受信機がどのようにダウンコンバートを行うかは、局部発振器信号ＲＸ ＬＯの周波数を変え、適切な受信パスを選択することによって制御される。受信パスの一方は、第１の周波数帯での信号を受信するのに使われ、受信パスのもう一方は、第２の周波数帯での信号を受信するのに使われる。
一方、セルラー電話１が、セルラー電話通話の一部としての情報を送信するのに使われている場合、送信されるべき情報は、デジタルベースバンドプロセッサ集積回路４内のＤＡＣ１４によってアナログの形に変換される。アナログ情報は、ＲＦトランシーバ集積回路３の送信機部分３５の送信チェーン３４部分のベースバンドフィルタ３３に供給される。ベースバンドフィルタによるフィルタリングの後、信号は、ミキサブロック３６によって周波数がアップコンバートされる。アップコンバートされた信号は、２つのパスの一方を通過してアンテナ２に進む。第１のパスでは、信号は、ドライバ増幅器３７と、端子３８と、電力増幅器３９と、整合ネットワーク４０と、送受切換器２０と、アンテナスイッチ１９とを通過して、送信８８として送信されるためにアンテナ２に進む。第２のパスでは、信号は、ドライバ増幅器４１と、端子４２と、電力増幅器４３と、整合ネットワーク４４と、送受切換器２６と、アンテナスイッチ１９とを通過して、送信８８として送信されるためにアンテナ２に進む。２つのパスのどちらが使われるかは、信号が第１の周波数帯で送信されるべきか、それとも第２の周波数帯で送信されるべきかに依存する。ミキサブロック３６がどのようにアップコンバートを行うかは、局部発振器９５（周波数シンセサイザとも呼ばれる）によって生成された局部発振器信号ＴＸ ＬＯの周波数を変え、適切な送信パスを選択することによって制御される。
図３は、図２のＲＦトランシーバ集積回路３のいくつかの部分を示すより詳細な図である。ミキサブロック３６は、アクティブミキサ４６とバラン４７とを含むミキサ／バラン回路である。バランは、ただ１つの一次巻線４８を含むが、第１の二次巻線４９と第２の二次巻線５０とを含むので、ここでは「シングル一次デュアル二次バラン」と呼ばれる。バランは、ミキサ４６の差動信号出力を、ドライバ増幅器３７、４１を駆動するシングルエンド信号に変換する。一次巻線４８は、２つの二次巻線４９、５０に電磁結合され、そうすることによって３つの巻線が、併せて変圧器をなす。第１のプログラム可能可変コンデンサ５１が、図に示すように一次巻線４８と並列に結合される。一次巻線４８上の中央タップが、電源電圧導体５２に結合される。第２のプログラム可能可変コンデンサ５３が、第１の二次巻線４９と並列に結合される。ＲＦ分離スイッチ回路５４は、以下でさらに詳細に説明するように、開または閉となり得る。ＲＦ分離スイッチ回路５４が閉である場合、コンデンサ５３が第１の二次巻線４９と並列に結合されるように、コンデンサ５３の１つのリード５５が、第１の二次巻線４９の端子５６に結合される。ＲＦ分離スイッチ回路５４が開である場合、コンデンサ５３のリード５５は端子５６に結合されず、コンデンサ５３は、第１の二次巻線４９と並列に結合されない。導体５７は、第１の二次巻線４９から、第１のドライバ増幅器３７の入力リード５８に信号を伝達する。第３のプログラム可能可変コンデンサ５９が、図示のように、第２の二次巻線５０と並列に結合される。導体６０は、第２の二次巻線５０から、第２のドライバ増幅器４１の入力リード６１に信号を伝達する。
３つの巻線４８、４９、５０の間の複雑な相互インダクタンス作用により、一次巻線は、大型可変コンデンサを一次巻線と並列に設ける必要なく、適切な同調範囲にわたって共振するように（低帯域周波数または中帯域周波数で共振するように）同調される。ＲＦ分離スイッチ回路５４が開であり、回路が中帯域周波数で動作しているとき、第１の二次巻線４９には実質的に電流フローがなく、一次巻線共振および全体的バラン共振に対する第１の二次巻線４９の影響が削減される。一次巻線共振および全体的バラン共振に対する相互インダクタンス効果は大きくは、第２の二次巻線５０の比較的小さいインダクタンスに起因する。ＲＦ分離スイッチ回路５４が閉であり、回路が低帯域周波数で動作しているとき、比較的大きいインダクタンスの一次巻線４８および第１の二次巻線４９は強く相互作用し、比較的小さいインダクタンスの第２の二次巻線５０は、一次共振および全体的バラン共振に対して弱い影響のみを与える。８２４ＭＨｚから１９８０ＭＨｚまでの広帯域周波数範囲内の任意の周波数についての同調バランのＱファクタは、６．０以上である。
図２の簡略図には示していないが、ディバイダ６２およびバッファ６３が、ミキサ４６へのＴＸ ＬＯ信号の信号パスに配設される。こうした回路６２、６３は、ミキサ４６の近くに配設される。バッファ６３からの出力としてのＴＸ ＬＯ信号は実際には、互いに直交関係にある２つの差動信号ＴＸ ＬＯ＿ＩとＴＸ ＬＯ＿Ｑとを伴う。同相局部発振器信号ＴＸ ＬＯ＿Ｉは、２つの導体６４、６５を介してミキサ４６に伝達される。直角位相局部発振器信号ＴＸ ＬＯ＿Ｑは、２つの導体６６、６７を介してミキサ４６に伝達される。
参照番号６８は、２つの差動信号Ｉ＿およびＱ＿が受信される際に通る集積回路３の４つの端子を表す。Ｉ＿ＰおよびＩ＿Ｎは、差動信号Ｉをなす。Ｑ＿ＰおよびＱ＿Ｎは、差動信号Ｑをなす。送信ベースバンドフィルタ３３は、導体６９〜７２を介して、アクティブミキサ４６に２つの差動フィルタリング信号を供給する。ＩＰおよびＩＮは、第１の差動信号をなす。ＱＰおよびＱＮは、第２の差動信号をなす。シリアルバスインターフェース１１からのデジタル制御ビットが、制御導体１２の一部を介してミキサブロック３６に伝達される。こうした制御導体９７は、図４にさらに詳しく示す。
図４は、ミキサ／バラン回路をさらに詳しく示す回路図である。参照番号７３、７４は、一次巻線４８の端子を同定する。参照番号７５は、一次巻線４８の中央タップを同定する。ミキサ４６からの差動ミキサ出力信号ＭＯＰおよびＭＯＮは、対応する導体ペア７６、７７を介して一次巻線４８に供給される。信号ＭＯＰは、ミキサ出力リード９２から、一次巻線の端子７３に供給される。信号ＭＯＮは、ミキサ出力リード９３から、一次巻線の端子７４に供給される。第１のプログラム可能可変コンデンサ５１の静電容量は、５ビットのデジタル値Ｐ［４：０］によって制御される。参照番号５６、７８は、第１の二次巻線４９の端子を同定する。第２のプログラム可能可変コンデンサ５３の静電容量は、６ビットのデジタル値ＳＬＢ［５：０］によって制御される。信号ＳＷ＿ＯＮ／ＯＦＦは、ＲＦ分離スイッチ回路５４を制御する、導体９１上の単一デジタル制御ビット信号である。参照番号７９、８０は、第２の二次巻線５０の端子を同定する。第３のプログラム可能可変コンデンサ５９の静電容量は、７ビットのデジタル値ＳＭＢ［６：０］によって制御される。参照番号９７は、制御値Ｐ［４：０］と、ＳＷ＿ＯＮ／ＯＦＦと、ＳＬＢ［５：０］と、ＳＭＢ［６：０］と、ＥＮ＿ＬＢ＿ＤＡと、ＥＮ＿ＭＢ＿ＤＡとを伝達する制御導体を同定する。動作時、デジタルベースバンドプロセッサ集積回路４は、デジタル情報９６（図３参照）を、シリアルバス１０を超えてＲＦトランシーバ集積回路３に送る。このデジタル情報９６は、シリアルバス１０からＲＦトランシーバ集積回路３上で受信される。デジタル情報９６は、ミキサ／バラン回路とドライバ増幅器とを制御するデジタル制御信号（Ｐ［４：０］、ＳＷ＿ＯＮ／ＯＦＦ、ＳＬＢ［５：０］、ＳＭＢ［６：０］、ＥＮ＿ＬＢ＿ＤＡ、およびＥＮ＿ＭＢ＿ＤＡ）を含むか、またはそうした信号を生成するのに使われるかのいずれかであり、そうすることによって、こうした回路は、所望の送信周波数で動作するように適切に構成される。
図５は、図４のＲＦ分離スイッチ回路５４のより詳細な図である。コンデンサシンボル９８、９９は、それぞれ、二次巻線４９、５０上のＤＣ電圧を、ＤＡ入力リード５８、６１に届かないように分離するデカップリング容量を表す。送信機が、ＭＢ ＤＡ４１を使って、比較的高い中間周波帯周波数範囲内で送信するように構成されると、低帯域ドライバ増幅器（ＬＢ ＤＡ）３７はディセーブルにされる。逆に、送信機が、ＬＢ ＤＡ３７を使って、比較的低い周波数帯ＬＢで送信するように構成されると、ＭＢ ＤＡ４１がディセーブルにされる。全体的バラン回路の自然発振周波数は、バランに結合された総静電容量の関数である。第２の二次巻線５０を超えて結合されたＭＢパスの全体的寄生容量は、回路がＬＢ周波数モードで動作しているときは全体的バラン回路の自然発振周波数に影響を与えるが、比較的低い周波数ＬＢ範囲内でのバラン発振に対するＭＢパスの寄生容量の影響は、隣点周波数が比較的低いので許容可能である。低帯域での全体的バランの発振周波数は、ＬＢセカンダリにおける結合容量ならびにＭＢセカンダリにおける結合容量の関数である。ただし、回路が、比較的高い周波数のＭＢ周波数範囲で動作しているとき、第１の二次巻線４９にわたるＬＢ回路要素の寄生容量は、全体的バラン回路の自然発振周波数を大きく低下させることを認められるべきでない。ＲＦ分離スイッチ回路５４がなかった場合、ＬＢパスの全体的静電容量は、バランを介したＭＢ ＤＡ動作に影響し、バラン回路の発振周波数を削減することになる。ＲＦ分離スイッチ回路５４は、ＭＢ動作中にバランからＬＢ信号パス容量を分離し、ＬＢ動作中に第１の二次巻線４９と並列にコンデンサ５３を結合するように設けられる。
図６は、薄膜ゲート誘電Ｎチャネルトランジスタ１０１として実装されるＲＦ分離スイッチ回路５４の図である。ＲＦ分離スイッチ回路を単一厚膜ゲート誘電トランジスタとして実装するのとは対照的に、薄膜ゲート誘電トランジスタ１０１が使われている。こうすることにより、デバイスチャネル長がより短くなり、全体的デバイスサイズがより小さくなる。これにより、スイッチがオフのときの第１の二次巻線４９における全体的寄生容量がより低くなる。スイッチがオフであり、回路がＭＢモードで動作しているとき、（バランを介して）中帯域パスに装荷するＲＦスイッチの寄生容量は小さくなるはずである。この寄生容量の削減は、ＲＦスイッチ回路を薄膜ゲート誘電トランジスタにすることによって達成される。薄膜ゲート誘電トランジスタは、厚膜ゲート誘電デバイスと比較して、より低い閾値電圧をもつ。図６のＲＦスイッチ回路５４の閾値電圧は、たとえば、摂氏１１０度（ＦＦ１０）で動作するとき、超高速（fast-fast）プロセスの条件下で、０．３８ボルトであり得る。第１の二次巻線４９による、スイッチ回路５４のソースへの出力としてのＲＦ信号１００は、１．３ボルトもの大きさであり得る大きいピークツーピーク信号電圧振幅をもち、ゼロボルトのＤＣ電圧成分をもつ。図６のスイッチ回路５４をオフにするために、トランジスタ１０１のゲートは、大きい抵抗１２２を介してゲートを接地導体１０２に結合することによって接地される。ＲＦスイッチ５４のバルクノード（「バルク」という用語は、トランジスタ１０１のＮ型ソースおよびドレインがその中に形成されるＰウェルを指す）も通常、スイッチがオフのとき、ＲＦスイッチのバルクノードを保護するために、抵抗を使ってグランドに接続される。寄生容量Ｃｇｓにより、ゲートにおける電圧は、正弦波形状も有し、ソースにおけるＡＣ信号に従うが、ゲート電圧信号１２１のピークツーピーク規模は、約０．８ボルトのピークツーピークより小さい。ゲート電圧信号は、ゼロボルトのＤＣ成分も有する。トランジスタ１０１のソースにおけるＲＦ信号１００の電圧は、図に示す正弦波の底で、マイナス０．６５ボルトという電圧最小値にあるとき、スイッチ回路５４のゲートにおけるゲート電圧は、ほぼマイナス０．４ボルトでよく、図６のスイッチ回路５４のＶｇｓは正であり、トランジスタ１０１を漏電させるように、薄膜ゲート誘電トランジスタ１０１の０．３８ボルトの閾値電圧Ｖｔに適度に近くなり得る。ＲＦ信号という用語中のラベルＲＦは、ここで用語として使われている限り、信号が少なくとも５００ＭＨｚの周波数をもつことを示す。
図７は、メイントランジスタ１０３と、第１のターンオフパストランジスタ１０４と、第２のターンオフパストランジスタ１０５と、３つの抵抗器１０６、１０７、１０８とを伴うＲＦ分離スイッチ回路５４の実施形態の回路図である。ターンオフトランジスタ１０４、１０５および抵抗器１０７は、ゲートソース間短絡回路１２０を形成する。制御信号ＳＷ＿ＯＮ／ＯＦＦは、入力リード１０９上で受信され、そのデジタル論理補数は、インバータ１１０によって生成され、入力リード１１１上で受信される。インバータは、ただ１つの制御入力リードが存在するように、いくつかの実施形態ではＲＦ分離スイッチ回路内に配置され得る。
制御信号ＳＷ＿ＯＮ／ＯＦＦは、制御入力導体１１２および抵抗器１０６を介して、メイントランジスタ１０３のゲートおよび中間ノード１１３上に供給される。この場合の導体１１２は、図４の導体９１と同じ導体である。補信号は、制御入力導体１１４を介して、ターンオフトランジスタ１０４、１０５のゲート上に供給される。信号ＳＷ＿ＯＮ／ＯＦＦは、接地電位のデジタル論理ローレベル電圧または電源電圧ＶＤＤの電圧のいずれかをもつデジタル制御信号である。この場合の接地電位はゼロボルトであり、ＶＤＤ電源電圧は１．３ボルトである。導体１１５は、信号入力導体である。導体１１６は、信号出力導体である。一例では、メイントランジスタ１０３は、ほぼ０．４ｐＦのゲートソース間寄生容量を有する、７２０ミクロン×６０（Ｗ／Ｌ）ナノメートルの薄膜ゲート誘電Ｎチャネルトランジスタである。トランジスタ１０３の閾値電圧Ｖｔは、プロセスコーナーＦＦ１１０でのほぼ０．３８ボルトから、典型的な０．５ボルトの値まで、プロセスコーナーＳＳ−３０でのほぼ０．６ボルトの最高値までわたる。ターンオフトランジスタ１０４、１０５は、２４ミクロン×６０ナノメートル（Ｗ／Ｌ）のＮチャネルトランジスタである。Ｎチャネルトランジスタのソースおよびドレインは、Ｐウェル（バルク）まで下方拡張し、ＰウェルはディープＮウェルまで下方拡張し、Ｎウェルは、Ｐ型基板の方を向く。抵抗器１０７は、２０ｋオームの抵抗をもつ。抵抗器１０６は、１４０ｋオームの抵抗をもつ。抵抗器１０８は、１０ｋオームの抵抗をもつ。
信号ＳＷ＿ＯＮ／ＯＦＦがデジタル論理ローレベルをもつとき、ＲＦ分離スイッチ回路５４はオフになるべきである。導体１１４におけるデジタル論理レベルハイ信号は、ターンオフトランジスタ１０４、１０５をオンにさせる。ターンオフトランジスタ１０４と１０５との間の中間ノード１１３は、抵抗器１０７を介して接地電位に結合され、プルダウンされる。メイントランジスタ１０３のゲートにおける信号は、ＤＣ成分およびＡＣ成分を有すると思われ得る。ＤＣ成分はゼロボルトであり、抵抗器１０６を通ってメイントランジスタ１０３のゲート上に供給される。メイントランジスタ１０３のゲートのソースのＤＣ電圧成分も、入力導体１１５をＡＣ信号のために接地ノード１１７に結合する第１の二次巻線４９によりゼロボルトである。参照番号１１８は、ＲＦ分離スイッチ回路のＲＦ信号入力リードを同定する。第１の二次巻線４９を介して受信されたＤＣ接地電位も、ゲートソース間短絡回路１２０によってメイントランジスタ１０３のゲートに結合される。この説明のための例において、導体１１５における信号のＡＣ成分は、１．３ボルトのピークツーピーク正弦波ＡＣ信号である。この１．３ボルトピークツーピーク正弦波ＡＣ信号は、ターンオフトランジスタ１０５、１０４を通って、メイントランジスタ１０３のゲートにも結合され、その結果、メイントランジスタ１０３のゲートにおけるＡＣ信号スイングは、メイントランジスタ１０３のソースにおける信号のＡＣ信号スイングに従い、同じピークツーピーク規模である。したがって、導体１１５における電圧がプラス０．６５ボルトのとき、メイントランジスタ１０３のゲートにおける電圧もプラス０．６５ボルトである。導体１１５における電圧がマイナス０．６５ボルトのとき、メイントランジスタ１０３のゲートにおける電圧もマイナス０．６５ボルトである。メイントランジスタ１０３はしたがって、正のＶｇｓを経ることはなく、メイントランジスタ１０３は、ＡＣ信号の期間全体を通してオフのままである。同様に、ＳＷ＿ＯＮ／ＯＦＦがデジタル論理レベルローであるとき、電源電圧ＶＤＤは、抵抗器１０８を介して出力導体１１６およびＲＦ信号出力リード１１９に結合される。メイントランジスタ１０３のゲートが抵抗器１０６を介して接地電位に結合されることにより、またメイントランジスタ１０３のドレインが抵抗器１０８を介して電源電圧ＶＤＤに結合されることにより、メイントランジスタ１０３のゲートドレイン間接合にわたって正のＤＣ電圧は存在し得ない。これにより、ゲートドレイン間接合は順方向バイアスされることは確実になくなる。
信号ＳＷ＿ＯＮ／ＯＦＦがデジタル論理レベルハイ電圧であるとき、ＲＦ分離スイッチ回路５４はオンになるべきである。ＳＷ＿ＯＮ／ＯＦＦがデジタル論理レベルハイであるとき、ターンオフトランジスタ１０５、１０４はオフにされ、２つのトランジスタの間の中間ノード１１３は、抵抗器１０７を介して電源電圧ＶＤＤに結合される。ＳＷ＿ＯＮ／ＯＦＦがデジタル論理レベルハイであるとき、メイントランジスタ１０３のゲートには、抵抗器１０６を介して１．３ボルトのＤＣデジタル論理ハイ電圧レベルが供給される。メイントランジスタ１０３のゲートには、小さいＡＣ信号成分のみが存在する。１．３のＶＤＤ電源電圧に関しては、したがって、メイントランジスタ１０３のソースに存在する１．３ボルトのピークツーピーク信号にかかわらず、メイントランジスタ１０３のゲートソース間接合にわたって少なくとも０．４ボルトの正のＶｇｓが存在する。メイントランジスタ１０３は、導体１１５における信号の１．３ボルトのピークツーピーク周期全体を通してオンのままである。同様に、ＳＷ＿ＯＮ／ＯＦＦがデジタル論理レベルハイであるとき、接地電位は、抵抗器１０８を介して出力導体１１６上に結合される。メイントランジスタ１０３のゲートがＶＤＤに駆動されることにより、また、メイントランジスタ１０３のドレインに接地電位が存在することにより、正のＶｇｄが、ゲートドレイン間接合をオンにされたままにするために、メイントランジスタ１０３にわたって留まる。
２つのターンオフトランジスタ１０５、１０４は、ただ１つのターンオフスイッチがメイントランジスタ１０３のゲートとソースとの間のパスを切断するように設けられた場合、その１つのターンオフトランジスタが、図６と関連して上述したのと同じ現象によりオフにされるべきときに漏電し得るので、一方に対向して設けられる。たとえば、ＳＷ＿ＯＮ／ＯＦＦが高く、ターンオフトランジスタ１０４のゲートが接地電位にある正常動作中、このターンオフトランジスタ１０４のソースは、導体１１５において十分大きい信号スイングを経ることになり、ターンオフトランジスタ１０５が設けられていない場合、導体１１５におけるＡＣ信号の電圧スイングの底で弱くオンにされることになる。導体１１５とターンオフトランジスタ１０４のソースとの間の信号パスにターンオフトランジスタ１０５を設けることにより、ターンオフトランジスタ１０４のソースにおける電圧スイングの規模が削減され、ターンオフトランジスタ１０４は完全にオフにされたままになる。ターンオフトランジスタ１０５は漏電し得るが、ターンオフトランジスタ１０４は完全にオフであり、これにより、導体１１５におけるＡＣ信号がメイントランジスタ１０３のゲートから実質的に分離され分断される。
図８は、第１の二次巻線４９による出力としての２ＧＨｚ信号のピークツーピーク電圧スイングがほぼ５００ｍＶピークツーピークからほぼ１．５ボルトのピークツーピークまで増大するとき、図７のＲＦ分離スイッチ回路５４のＲＦ信号入力リード１１８を検証する入力インピーダンス（Ｚｉｎ）がどのように変化するかを示す図である。この図は、同じ回路中の、図６の簡易ＲＦスイッチの入力インピーダンス（Ｚｉｎ）が、同じピークツーピーク入力信号電圧スイングにわたってどのように変化することになるかも示す。図７のＲＦ分離スイッチ回路の入力インピーダンスは、１．５ボルトという高入力信号ピークツーピーク電圧スイングにおいても実質的に一定のままであり、図６の簡易単一トランジスタＲＦスイッチは、高入力信号ピークツーピーク電圧スイングでの大幅な漏電を呈することに留意されたい。
図９は、図７のＲＦ分離スイッチ回路５４の性能を、図６の簡易単一トランジスタＲＦスイッチの性能と比較するテーブルである。ＣＯＲＮＥＲと標示された列に現れる「ＴＴ７０」は、典型的なプロセスと摂氏７０度の典型的な動作温度とを示す。ＣＯＲＮＥＲと標示された列に現れる「ＦＦ１１０」は、高速プロセスと摂氏１１０度の高い動作温度とを示す。ＡＣＬＲ測定値は、ベースバンドフィルタの前の地点からドライバ増幅器の出力までのＴＸ信号パス全体のものである。「Ｐ１ｄＢ」値は、線形性の測度である。ＴＸ信号パスの出力電力が増大すると、ＴＸ信号パスの利得は、ある程度のより高い出力電力で減少するのが分かる。Ｐ１ｄＢ値は、ＴＸ信号パス全体の利得が１ｄＢ利得損失を呈するのが見られるときの出力電力である。高速プロセスを用い、薄膜誘電トランジスタの閾値電圧が最も低くなる高温において、図６の簡易ＲＦ回路のＰ１ｄＢ値は９．０１ｄＢまで低下し、図７の回路のＰ１ｄＢは、１１．８９ｄＢと高いままである。
図１０は、２つの簡易ＲＦスイッチを伴う回路の図である。ブロック２００は、図１〜５のドライバ増幅器３７または４１の一方などのドライバ増幅器を表す。ドライバ増幅器２００は、その出力信号を、２つの５０オーム負荷２０１または２０２の選択された一方に、対応する端子ペア２０３、２０４を介して供給するためのものである。２つのＲＦスイッチ２０５、２０６のただ１つが、一度にオンにされるべきである。他方のスイッチは、オフになるはずであり、漏電するはずがない。たとえば、比較的高い２．０ボルトのピークツーピーク電圧信号３１２がドライバ増幅器２００から導体２０７上に出力される場合、およびスイッチブロック２０５、２０６に従来のＲＦスイッチが使われた場合、オフになるスイッチは、図６に関連して上述した現象により漏電することになる。その結果、ドライバ増幅器による出力としての電力の一部は、誤った出力端子上に供給されることになる。ドライバ増幅器に対して最大出力電力制約が存在してよく、ドライバ増幅器の出力電力が、最大許容出力電力量を下回って維持され得るように、ドライバ増幅器による所望の端子への出力としての電力の実質的にすべてを供給することが所望され得る。図１０の回路では、スイッチ２０５はオンになるように制御され、スイッチ２０６はオフになるように制御され、ドライバ増幅器２００は１０ｄＢＭで出力するが、スイッチ２０６を通る漏電により９．５ｄＢＭのみが端子２０３上に供給される。
図１０の問題を解決するための従来の一手法は、ＲＦスイッチ２０５、２０６それぞれに対して単一厚膜ゲート誘電Ｎチャネルトランジスタを使うものである。ＲＦスイッチの入力リード上の信号スイングが高過ぎない場合、この手法を使って、ＲＦスイッチを通る適度に低いＲｏｎを達成することができるが、ＲＦスイッチの厚膜ゲート誘電トランジスタのサイズは概して、ＲＦスイッチを実現するのに薄膜ゲート誘電トランジスタが使われていた場合よりも約３倍大きくされなければならない。こうすることにより、約１０倍の集積回路面積が消費され、ドライバ増幅器出力上に装荷する寄生容量が５倍増し、概して、ドライバ増幅器の線形性が低下する。
図１１は、図１０の問題を解決する従来の手法を示す図である。１つの１Ｘサイズ厚膜ゲート誘電Ｎチャネルトランジスタを使ってＲＦスイッチ２０５、２０６を実現するのではなく、スイッチを通る同じ低利得損失が、図１１に示すＴスイッチ構成２０８内で、２つのより大きい２Ｘ薄膜ゲート誘電Ｎチャネルトランジスタを使うことによって達成される。ただし、Ｔスイッチトポロジ２０８は、ドライバ増幅器出力に対する寄生容量負荷の量を増し、ドライバ増幅器の線形性を減少させ、望ましくないほど大量の集積回路面積を消費する。
図１２は、ドライバ増幅器３０４の出力リード３０３を、２つの端子３０７、３０８を介して２つの５０オーム負荷３０５、３０６の選択された一方に結合するように、２つのプログラム可能ＲＦスイッチ／減衰器回路３０１、３０２が設けられた回路３００の図である。ドライバ増幅器３０４は、簡略化した形で示してある。抵抗器３０９が、減衰器の入力リード３１０、３１１を接地電位にＤＣバイアスするように設けられる。ドライバ増幅器３０４の大きい出力電力により、減衰器の入力リード３１０、３１１上に大きいＲＦ信号３１２（たとえば、２．０ボルトのピークツーピーク）が存在する。ドライバ増幅器３０４は、図１、２のＲＦトランシーバ集積回路３内のドライバ増幅器でよく、このようなドライバ増幅器は、複数の出力端子の選択された１つを駆動させられる。図１２の破線３１７は、ＲＦトランシーバ集積回路の境界を表す。
２つのプログラム可能ＲＦスイッチ／減衰器回路３０１、３０２は同一の構造なので、ＲＦスイッチ／減衰器３０１の構成要素のみをここで説明する。２つのスイッチシンボル３１３、３１４はそれぞれ、図７のＲＦ分離スイッチ回路の事例を表す。トランジスタシンボル３１５は、１組の並列接続Ｎチャネルトランジスタを表し、こうしたトランジスタのうち選択された個数をオンにして、ノード３１８を接地導体３１９に結合することができる。スイッチシンボル３１６は、並列に連結された図７のＲＦ分離スイッチ回路の複数の事例を表し、こうしたＲＦ分離スイッチ回路のうち選択された個数がオンにされ得る。プログラム可能ＲＦスイッチ／減衰器回路３０１がオンであるかどうか、およびプログラム可能ＲＦスイッチ／減衰器回路３０１によって与えられる減衰量は、２２個の導体３２０のうち１１個を介して受信される１１ビットのデジタル減衰器制御値によってデジタルにプログラム可能である。
プログラム可能ＲＦスイッチ／減衰器回路３０１、３０２を使用することにより、ドライバ増幅器３０４は、出力端子３０７、３０８の選択された１つにおいて、位相雑音パフォーマンスの向上（より高いＳＮＲ）を達成することができる。ドライバ増幅器をより強く駆動し、ドライバ増幅器内ではより多くの供給電流を消費するが、ドライバ増幅器を比較的弱く駆動し、選択された出力端子にドライバ増幅器出力電力をより多く供給するのと比較して、選択された端子にドライバ増幅器出力電力をより少なく供給することは、位相雑音パフォーマンスに関して、概して、より優れている。ドライバ増幅器出力リード３０３と端子３０７、３０８との間の簡易単一トランジスタスイッチとは反対に、減衰器３０１、３０２を使用することにより、ドライバ増幅器は、より強く駆動され、このように負荷は減る。異なる負荷をＲＦトランシーバ集積回路に結合することができ、こうした異なる負荷は異なる電力量で駆動される必要があり得るので、複数の減衰器が設けられる。図１２の回路内の減衰器３０１、３０２は、シリアルバス１０、バスインターフェース１１、および導体３２０を介してデジタルベースバンドプロセッサ集積回路４内のプロセッサ５の制御下で、個々にディセーブルにされ、イネーブルにされ、そうすることによって、ディセーブルにされた減衰器は完全にオフになり、その負荷には電力を漏電しない。
図１３は、ＲＦスイッチ／減衰器３０１のより詳細な図である。参照番号３１０は、ＲＦ信号入力リードを同定する。参照番号３２１は、ＲＦ信号出力リードを同定する。ＲＦスイッチ／減衰器３０１まで伸びる１１個のデジタル制御入力導体がある。２２個のデジタル制御入力導体３２０のうち１１個は、ＲＦスイッチ／減衰器３０１に１１ビットのデジタル制御値を供給する。こうしたビットのうち５ビットは、シンボル３１６で表される５つの並列接続ＲＦスイッチを制御する。こうしたビットのうち１ビットがデジタル論理ローレベル（ゼロボルト）である場合、それに対応するＲＦ分離スイッチ回路はオフにされ、そのビットがデジタルローハイレベル（２．１ボルト）である場合、それに対応するＲＦ分離スイッチ回路はオンにされる。（電源電圧ＶＤＤは、図１２、１３の例では２．１ボルトであり、これに対して、図７の例ではＶＤＤは１．３ボルトであり、図１２、１３の例におけるＲＦ分離スイッチ回路のメイントランジスタは厚膜ゲート誘電Ｎチャネルトランジスタであり、これに対して、図７の例では薄膜ゲート誘電Ｎチャネルトランジスタが使われる。）同様に、１１制御ビットのうちそれ以外の５ビットは、シンボル３１５で表される並列接続Ｎチャネルトランジスタに供給される。こうしたビットのうち１ビットがデジタル論理ローレベル（ゼロボルト）である場合、それに対応するＮチャネルトランジスタはオフにされ、そのビットがデジタルローハイレベル（１．３ボルト）である場合、それに対応するＮチャネルトランジスタはオンにされる。ＲＦ分離スイッチ回路３１３、３１４のＳＷ＿ＯＮ／ＯＦＦ制御入力リード上に、１ビットが供給される。このビットがデジタル論理ローレベル（ゼロボルト）である場合、ＲＦ分離スイッチ回路３１３、３１４はオフにされ、このビットがデジタルローハイレベル（２．１ボルト）である場合、ＲＦ分離スイッチ回路３１３、３１４はオンにされる。ＲＦスイッチ／減衰器３０１をオフにするためには、全１１ビットが、デジタル論理ローレベル（接地電位）にセットされる。ＲＦスイッチ／減衰器３０１をオンにし、減衰器として使うためには、２つのＲＦ分離スイッチ回路３１３、３１４がオンにされるが、並列接続ＲＦ分離スイッチ回路３１６のうち選択された個数がオンにされ、並列接続Ｎチャネルトランジスタ３１５のうち選択された個数がオンにされる。より多くの減衰のためには、プルダウンＮチャネルトランジスタ３１５のうちより多くの個数がオンにされ、並列接続ＲＦ分離スイッチ回路３１６のうちより少ない個数がオンにされる。より小さい減衰のためには、プルダウンＮチャネルトランジスタ３１５のうちより少ない個数がオンにされ、並列接続ＲＦ分離スイッチ回路３１６のうちより多くの個数がオンにされる。ＲＦスイッチ／減衰器３０１を制御する１１減衰器制御ビットおよびＲＦスイッチ／減衰器３０２を制御する１１減衰器制御ビットは、デジタルベースバンドプロセッサ集積回路４内のプロセッサ５によって判定され、シリアルバス１０、バスインターフェースブロック１１、および制御導体３２０を介してＲＦトランシーバ集積回路２内の減衰器３０１、３０２に伝達される。
図１４は、図７のＲＦ分離スイッチ回路５４による方法４００のフローチャートである。ＲＦスイッチをオフにするために（ステップ４０１）、メイントランジスタ１０３のゲートおよびソースは、ゲートソース間短絡回路１２０を使って一体的に接続される。制御入力導体１１２上のデジタル論理ロー信号は、抵抗器１０６を介してメイントランジスタ１０３のゲートの上に供給される。ＲＦスイッチをオンにするために（ステップ４０２）、ゲートソース間短絡回路１２０がオフにされて、メイントランジスタのゲートからメイントランジスタのソースを分断する。制御入力導体１１２上のデジタル論理ハイ信号は、抵抗器１０６を介してメイントランジスタ１０３のゲートの上に供給される。一例では、ゲートツー短絡回路１２０は、図７に示したように相互接続される、第１および第２のターンオフトランジスタ１０４、１０５と、抵抗器１０７とを含む。上記の回路の動作説明は簡略である。回路動作のより正確および詳細な理解のために、回路は、製作およびテストされるべきであり、かつ／または回路は、正確なトランジスタモデルを有するＳＰＩＣＥなどの回路シミュレーションプログラムを使ってシミュレートされるべきである。ある製造方法では、ＲＦ分離スイッチ５４を含むＲＦトランシーバ集積回路３は、ＴＳＭＣ（台湾セミコンダクターマニュファクチャリングカンパニー）の６５ナノメートルＣＭＯＳ半導体製作プロセスを使って製作される。
図１５は、第２の態様によるＲＦ分離スイッチ回路５０１、５０２を伴う回路５００の図である。２つのプログラム可能ＲＦ分離スイッチ回路５０１、５０２は同一の構造なので、ＲＦ分離スイッチ回路５０１の構成要素のみをここで説明する。ＲＦ分離スイッチ回路４０１は、メインＮチャネルトランジスタ５０３と、２つのトランジスタスイッチ５０４、５０５と、大きい抵抗を有する抵抗器５０６とを含む。２つのスイッチトランジスタ５０４、５０５がスイッチとして示されているが、こうしたスイッチは実際には、Ｎチャネルトランジスタである。こうしたＮチャネルトランジスタは、トランジスタのゲートの上に供給されるデジタル制御信号によって制御される。
ＲＦ分離スイッチ回路５０１が、オンになるように制御される場合、メイントランジスタ５０３のソースおよびバルク電極は一緒に短絡される。第１のスイッチ５０４は閉であり、第２のスイッチ５０５は開である。メイントランジスタ５０３の閾値電圧は、トランジスタのバルクがトランジスタのソースに短絡される場合は削減される。したがって、第１のスイッチ５０４を介してバルクをソースに短絡させることにより、メイントランジスタの閾値電圧が削減される。したがって、有効ゲート電圧はより高くなり、メイントランジスタ５０３はより強くオンになり、メイントランジスタを通るドレインソース間抵抗Ｒｄｓはより低くなる。
ＲＦ分離スイッチ回路５０１が、オフになるように制御される場合、第１のスイッチ５０４は開であり、第２のスイッチ５０５は閉であり、その結果、メイントランジスタ５０３のバルク電極は、抵抗器５０６を通って接地導体に結合される。オフになるように制御され、そのソースに存在する比較的大きい電圧振幅ＲＦ信号をもつＲＦ分離スイッチ回路において、ソースがバルクに短絡されたままである場合、バルクとドレインとの間の固有ダイオード接合は、弱く順方向バイアスされ得る。固有バルクドレイン間ダイオードのこのような順方向バイアスの結果、バルクからドレインまで、メイントランジスタを通る望ましくない漏電が生じることになる。したがって、第１のスイッチ５０４は、バルクからソースを分断するように開かれ、バルクは、第２のスイッチ５０５をオンにすることによって、接地導体上の接地電位に抵抗結合される。これにより、固有バルクドレイン間ダイオードが順方向バイアスされるのが防止される。
図１５の回路５００では、ＲＦ分離スイッチ回路５０１、５０２のうち選択された１つのみが、オンになるように制御され、そうすることによってドライバ増幅器３０４は、２つの負荷３０５、３０６のうち選択された１つを駆動することができる。他方のＲＦ分離スイッチ回路は、オフになるように制御され、ごくわずかな電力を非選択負荷に漏らす。図１５の回路５００は、異なるＲＦ分離スイッチ回路が利用され、こうした回路を制御するためのデジタル制御信号が異なることを除いて、図１２の回路３００と同一である。いくつかの実施形態では、メイントランジスタのバルクを、ソース（ＲＦ分離スイッチ回路がオンになるとき）またはグランド（ＲＦ分離スイッチ回路がオフになるとき）のいずれかに選択的に結合することを伴う第２の態様は、いくつかの実施形態では、ゲートソース間短絡回路を伴う第１の態様と組み合わされる。
図１６は、図１５のＲＦ分離スイッチ回路５０１のより詳細な図である。第１および第２のスイッチ５０４、５０５は、Ｎチャネルトランジスタとして実現される。制御入力リード５０７上で受信されたＳＷ＿ＯＮ／ＯＦＦデジタル制御信号は、メイントランジスタ５０３のゲート端子の上、第１のスイッチトランジスタ５０４のゲート端子の上、およびインバータ５０８の入力リードの上に供給される。インバータ５０８は、ＳＷ＿ＯＮ／ＯＦＦとは反極性のデジタル制御信号を、第２のスイッチトランジスタ５０５のゲート端子の上に供給する。参照番号５０９は、ＲＦ分離スイッチ回路のＲＦ信号入力リードを同定する。参照番号５１０は、ＲＦ信号出力リードを同定する。抵抗器５０６は、３６ｋオームの抵抗をもつ。参照番号５１１は、メイントランジスタ５０３のバルク電極端子を同定する。参照番号５１２は、接地導体を同定する。いくつかの例では、３４オーム抵抗器が、第１のスイッチトランジスタ５０４と直列に配設され、そうすることによって、メイントランジスタのバルクおよびソース端子は、一体的に短絡されるとき、その間の抵抗がほぼ３４オームで一体的に短絡される。
図１７は、第２の態様のＲＦ分離スイッチ回路５０１による方法６００のフローチャートである。ＲＦ分離スイッチ回路をオフにするために（ステップ６０１）、メイントランジスタ５０３のゲート端子には、デジタル論理ロー信号が供給される。第１のスイッチトランジスタ５０４がオフにされ、第２のスイッチトランジスタ５０５がオンにされて、メイントランジスタのバルク電極（ここでは、バルク端子とも呼ばれる）を、抵抗器５０６を介して接地導体５１２に結合する。メイントランジスタ５０３がオフだったとき、および比較的大きいピークツーピーク電圧信号がソース端子上に存在したときにバルク端子がソース端子に結合された場合、メイントランジスタのバルクとドレインとの間の固有ダイオードは、順方向バイアスされ得る。これは、抵抗器５０６を介してバルク端子を接地導体５１２に接地することにより防止される。ＲＦ分離スイッチ回路をオンにするために（ステップ６０２）、メイントランジスタ５０３のゲート端子には、デジタル論理ハイ信号が供給される。第１のスイッチトランジスタ５０５がオフにされ、第２のスイッチトランジスタ５０４がオンにされ、そうすることによってメイントランジスタ５０３のバルクおよびソース端子が一緒に短絡される。このようにしてソースおよびバルク端子を一体的に短絡させることにより、メイントランジスタの閾値電圧が削減される。着信ＲＦ入力信号の高ピーク周期部分中にメイントランジスタを弱くオフにする低Ｖｇｓをもたないメイントランジスタのソース端子上に、比較的大きいピークツーピーク振幅信号が存在し得る。メイントランジスタにおける比較的大きい有効Ｖｇｓは、ＲＦ分離スイッチ回路がオンになると、メイントランジスタのソースドレイン間オン抵抗を削減する。
図１８は、第１および第２の態様を組み合わせたＲＦ分離スイッチ回路７００の図である。トランジスタ７０１は、メイントランジスタであり、ソース端子と、ドレイン端子と、ゲート端子と、バルク端子とを有するＮチャネル電界効果トランジスタである。第１のターンオフトランジスタ７０２、抵抗器７０３、および第２のターンオフトランジスタ７０４は、ゲートソース間短絡回路７０５を形成する。入力リード７０６は、デジタルスイッチオン／オフ制御信号ＳＷ＿ＯＮ／ＯＦＦ７１９を運ぶ、ＲＦ分離スイッチ回路７００の入力リードである。インバータ７０７は、デジタル制御信号ＳＷ＿ＯＮ／ＯＦＦ７１９を反転させ、反転結果信号７２０を導体７０８の上に供給する。ＳＷ＿ＯＮ／ＯＦＦは、導体７０９上に存在する。ＳＷ＿ＯＮ／ＯＦＦ信号は、抵抗器７０３を通ってゲートソース間短絡回路７０５の中間ノード７１０の上に抵抗結合され、抵抗器７１１を通ってメイントランジスタ７０１のゲート端子の上に抵抗結合され、制御信号の反転バージョンは、抵抗器７１２を通ってメイントランジスタ７０１のドレイン端子の上に抵抗結合される。図１８の回路のこの部分は、上述した図７の回路要素に対応する。さらに、図１８のＲＦ分離スイッチ回路は、ＲＦ分離スイッチ回路７００が、オンになるように制御されると、メイントランジスタのバルク端子７２３をメイントランジスタのソース端子に短絡させる第１のスイッチトランジスタ７１３を含む。図１８のＲＦ分離スイッチ回路は、ＲＦ分離スイッチ回路７００が、オフになるように制御されると、抵抗器７１６を通ってメイントランジスタのバルク端子７２３を接地導体７１５に結合する第２のスイッチトランジスタ７１４も含む。スイッチトランジスタ７１３、７１４および抵抗器７１６は、上述した図１６の回路要素に対応する。入力リード７１７は、ＲＦ分離スイッチ回路７００のＲＦ信号入力リードである。ＲＦ入力信号７２１が、この入力リード７１７の上で、たとえば、無線送信機内のミキサ／バランやドライバ増幅器などのソースから受信される。一例では、ＲＦ入力信号７２１は、図３のミキサ／バランから供給され、１．３ボルトのピークツーピーク振幅をもつ。別の例では、ＲＦ入力信号７２１は、図１２のドライバ増幅器から供給され、２．０ボルトのピークツーピーク振幅をもつ。出力リード７１８は、ＲＦ分離スイッチ回路７００のＲＦ信号出力リードである。メイントランジスタ７０１がオンの場合、ＲＦ入力信号７２１は、入力リード７１７からＲＦ分離スイッチ回路を通って伝導され、出力リード７１８上でＲＦ出力信号７２２として現れる。
１つまたは複数の例示的な実施形態では、説明した機能はハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装できる。ソフトウェアで実装する場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶するか、あるいはコンピュータ可読媒体を介して送信することができる。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体とコンピュータ通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスできる任意の利用可能な媒体でよい。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、あるいは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気記憶デバイス、もしくは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用でき、コンピュータによってアクセスできる任意の他の媒体を備えることができる。さらに、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用するディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザディスク（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびブルーレイ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含めるべきである。具体的な一例では、第１および／または第２の態様によるＲＦ分離スイッチ回路は、デジタルベースバンドプロセッサ集積回路４内で実行するソフトウェアおよび／またはファームウェアによって制御される。ソフトウェアおよび／またはファームウェアは、たとえば、プロセッサ可読媒体７に記憶される、プロセッサ実行可能命令からなるプログラム６でよい。プロセッサ５は、命令からなるこのプログラム６を実行し、その結果、シリアルバス１０を超えて適切なデジタル制御情報を送ることによって、ＲＦトランシーバ集積回路３内のＲＦ分離スイッチ回路（１つまたは複数）を制御する。
いくつかの特定の実施形態について説明の目的で上述したが、本特許文書の教示は、一般的な適用可能性を有し、上述した特定の実施形態に限定されない。ＲＦ分離スイッチ回路のスイッチは、上述したようなＮチャネルトランジスタでもよく、Ｐチャネルトランジスタもしくは送信ゲートまたは別のタイプのトランジスタもしくはスイッチ回路を含む別のタイプのスイッチでもよい。ＲＦ分離スイッチの様々なスイッチを制御するデジタル論理制御信号は、集積回路上の他のデジタル論理のデジタル論理レベルと比較して、シフトされたレベルであるデジタル論理レベルを有し得る。抵抗器１０６〜１０８、５０６の１つまたは複数は、省いても、抵抗結合機能を遂行する別の回路構成要素と置き換えてもよい。したがって、説明した特定の実施形態の様々な特徴の様々な変更、適合、および組合せは、以下に記載する特許請求の範囲の範囲から逸脱することなく実施できる。
いくつかの特定の実施形態について説明の目的で上述したが、本特許文書の教示は、一般的な適用可能性を有し、上述した特定の実施形態に限定されない。ＲＦ分離スイッチ回路のスイッチは、上述したようなＮチャネルトランジスタでもよく、Ｐチャネルトランジスタもしくは送信ゲートまたは別のタイプのトランジスタもしくはスイッチ回路を含む別のタイプのスイッチでもよい。ＲＦ分離スイッチの様々なスイッチを制御するデジタル論理制御信号は、集積回路上の他のデジタル論理のデジタル論理レベルと比較して、シフトされたレベルであるデジタル論理レベルを有し得る。抵抗器１０６〜１０８、５０６の１つまたは複数は、省いても、抵抗結合機能を遂行する別の回路構成要素と置き換えてもよい。したがって、説明した特定の実施形態の様々な特徴の様々な変更、適合、および組合せは、以下に記載する特許請求の範囲の範囲から逸脱することなく実施できる。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］ 第１の端子、第２の端子、およびゲート端子を有するメインＮチャネルトランジスタと、
第１の端子、第２の端子、およびゲート端子を有する第１のターンオフＮチャネルトランジスタであって、前記第１のターンオフＮチャネルトランジスタの前記第２の端子が前記メインＮチャネルトランジスタの前記ゲート端子に結合される第１のターンオフＮチャネルトランジスタと、
第１の端子、第２の端子、およびゲート端子を有する第２のターンオフＮチャネルトランジスタであって、前記第２のターンオフＮチャネルトランジスタの前記第２の端子が前記第１のターンオフＮチャネルトランジスタの前記第１の端子に結合され、前記第２のターンオフＮチャネルトランジスタの前記第１の端子が前記メインＮチャネルトランジスタの前記第１の端子に結合される第２のターンオフＮチャネルトランジスタと、
第１の制御導体であって、前記第１の制御導体における第１のデジタル制御信号が第１のデジタル論理値をもつとき、前記メイントランジスタがオフにされ、前記第１の制御導体における前記第１のデジタル制御信号が、前記第１のデジタル論理値とは反対の第２のデジタル論理値をもつとき、前記メイントランジスタがオンにされる第１の制御導体とを備える装置。
［Ｃ２］ 前記メインＮチャネルトランジスタの前記ゲートに結合された第１のリードを有し、前記第１の制御導体に結合された第２のリードを有する第１の抵抗器をさらに備える、Ｃ１に記載の装置。
［Ｃ３］ 第２の制御導体であって、第２のデジタル制御信号が前記第２の制御導体の上に存在し、前記第２のデジタル制御信号が、前記第１の制御導体における前記第１のデジタル制御信号の前記デジタル論理値に対して前記反対のデジタル論理値をもち、前記第２の制御導体が、前記第１および第２のターンオフＮチャネルトランジスタの前記ゲート端子に結合される第２の制御導体をさらに備える、Ｃ１に記載の装置。
［Ｃ４］ 前記第１の制御導体に結合された第１のリードを有し、前記第１のターンオフＮチャネルトランジスタの前記第１の端子に結合された第２のリードを有する第２の抵抗器をさらに備える、Ｃ３に記載の装置。
［Ｃ５］ 前記第２の制御導体に結合された第１のリードを有し、前記メインＮチャネルトランジスタの前記第２のリードに結合された第２のリードを有する第３の抵抗器をさらに備える、Ｃ４に記載の装置。
［Ｃ６］ 前記メインＮチャネルトランジスタの前記第１の端子の上に無線周波数（ＲＦ）信号を供給する変圧器巻線と、
前記メインＮチャネルトランジスタの前記第２の端子から前記ＲＦ信号を受信するドライバ増幅器とをさらに備える、Ｃ１に記載の装置。
［Ｃ７］ 前記メインＮチャネルトランジスタの前記第１の端子の上に無線周波数（ＲＦ）信号を供給するドライバ増幅器と、
前記メインＮチャネルトランジスタの前記第２の端子から前記ＲＦ信号を受信するように結合された集積回路端子とをさらに備える、Ｃ１に記載の装置。
［Ｃ８］ 第１の端子、第２の端子、および制御端子を有する第１のＲＦ分離スイッチ回路であって、前記第１のＲＦ分離スイッチ回路の前記第２の端子が、前記メインＮチャネルトランジスタの前記第１の端子に結合される第１のＲＦ分離スイッチ回路と、
第１の端子、第２の端子、および制御端子を有する第２のＲＦ分離スイッチ回路であって、前記第２のＲＦ分離スイッチ回路の前記第２の端子が、前記メインＮチャネルトランジスタの前記第２の端子に結合され、前記第２のＲＦ分離スイッチ回路の前記制御端子が、前記第１のＲＦ分離スイッチ回路の前記制御端子に結合される第２のＲＦ分離スイッチ回路と、
第１の端子、第２の端子、および制御端子を有するＮチャネルトランジスタであって、前記Ｎチャネルトランジスタの前記第１の端子が、接地導体に結合され、前記Ｎチャネルトランジスタの前記第２の端子が、前記第１のＲＦ分離スイッチ回路の前記第１の端子および前記第２のＲＦ分離スイッチ回路の前記第１の端子に結合されるＮチャネルトランジスタとをさらに備える、Ｃ１に記載の装置。
［Ｃ９］ ＲＦ分離スイッチ回路のメイントランジスタを、ゲートソース間短絡回路を通して前記メイントランジスタのゲートを前記メイントランジスタのソースに結合することによって、および前記メイントランジスタの前記ゲートの上にデジタル論理ロー電圧を供給することによって、オフにするように制御することであって、前記ゲートソース間短絡回路が、前記メイントランジスタの前記ゲートに結合された第２の端子を有するとともに中間ノードに結合された第１の端子を有する第１のターンオフトランジスタを含み、前記ゲートソース間短絡回路が、前記中間ノードに結合された第２の端子と、前記メイントランジスタの前記ソースに結合された第１の端子とを有する第２のターンオフトランジスタをさらに含み、前記メイントランジスタおよび前記ゲートソース間短絡回路が、前記ＲＦ分離スイッチ回路の一部であること、ならびに
前記メイントランジスタを、前記ゲートソース間短絡回路の前記第１および第２のターンオフトランジスタをオフにし、前記メイントランジスタの前記ゲートの上にデジタル論理ハイ電圧を供給することによって、オンにするように制御することを備える方法。
［Ｃ１０］ 前記デジタル論理ロー電圧が、抵抗器の第１のリードの上に前記デジタル論理ロー電圧を供給することによって、前記メイントランジスタの前記ゲートの上に供給され、前記抵抗器の第２のリードが、前記メイントランジスタの前記ゲートに結合され、前記デジタル論理ハイ電圧が、前記抵抗器の前記第１のリードの上に前記デジタル論理ハイ電圧を供給することによって、前記メイントランジスタの前記ゲートの上に供給される、Ｃ９に記載の方法。
［Ｃ１１］ 第１の制御入力導体の上に第１のデジタル論理レベル信号を供給することであって、前記第１のデジタル論理レベル信号が前記デジタル論理ハイ電圧である場合、前記メイントランジスタがオフにされ、前記デジタル論理ハイ電圧が、前記第１の制御入力導体から前記メイントランジスタの前記ゲートの上に抵抗結合され、前記第１のデジタル論理レベル信号が前記デジタル論理ロー電圧である場合、前記メイントランジスタがオンにされ、前記デジタル論理ロー電圧が、前記第１の制御入力導体から前記メイントランジスタの前記ゲートの上に抵抗結合されることをさらに備える、Ｃ９に記載の方法。
［Ｃ１２］ 前記第１の制御入力導体を前記中間ノードに抵抗結合することをさらに備える、Ｃ１１に記載の方法。
［Ｃ１３］ 第２のデジタル論理レベル信号を第２の制御入力導体の上に供給することであって、前記第２のデジタル論理レベル信号が、前記第１のデジタル論理レベル信号とは反対のデジタル論理値をもち、前記第２の制御入力導体が、前記第１のターンオフトランジスタのゲートおよび前記第２のターンオフトランジスタのゲートに結合されることをさらに備える、Ｃ１１に記載の方法。
［Ｃ１４］ 前記第２の制御入力導体を前記メイントランジスタのドレインに抵抗結合することをさらに備える、Ｃ１３に記載の方法。
［Ｃ１５］ 変圧器巻線から前記メイントランジスタの前記ソース上へのＲＦ信号を受信することであって、前記ＲＦ信号が、少なくとも５００ＭＨｚの周波数をもつことをさらに備える、Ｃ９に記載の方法。
［Ｃ１６］ ドライバ増幅器から前記メイントランジスタの前記ソース上へのＲＦ信号を受信することであって、前記ＲＦ信号が、少なくとも５００ＭＨｚの周波数をもつことをさらに備える、Ｃ９に記載の方法。
［Ｃ１７］ ソース端子、ドレイン端子、バルク端子、およびゲート端子を有するメインＮチャネルトランジスタと、
前記メインＮチャネルトランジスタの前記バルク端子に結合された第１の端子、前記メイントランジスタの前記ソース端子に結合された第２の端子、およびゲート端子を有する第１のスイッチトランジスタと、
前記メインＮチャネルトランジスタの前記バルク端子に結合された第１の端子、第２の端子、およびゲート端子を有する第２のスイッチトランジスタと、
接地導体と、
前記第２のスイッチトランジスタの前記第２の端子に結合された第１のリードを有し、前記接地導体に結合された第２のリードを有する抵抗器とを備える装置。
［Ｃ１８］ 第１のデジタル論理信号が、前記メインＮチャネルトランジスタの前記ゲート端子上および前記第１のスイッチトランジスタの前記ゲート端子上に存在し、前記第１のデジタル論理信号とは反極性の第２のデジタル論理信号が、前記第２のスイッチトランジスタの前記ゲート端子上に存在する、Ｃ１７に記載の装置。
［Ｃ１９］ 入力リードおよび出力リードを有するインバータであって、前記入力リードが、前記メインＮチャネルトランジスタの前記ゲート端子および前記第１のスイッチトランジスタの前記ゲート端子に結合され、前記インバータの前記出力リードが、前記第２のスイッチトランジスタの前記ゲート端子に結合されるインバータをさらに備える、Ｃ１７に記載の装置。
［Ｃ２０］ 前記メインＮチャネルトランジスタの前記ソース端子の上にＲＦ信号を供給するドライバ増幅器であって、前記ＲＦ信号が、少なくとも５００ＭＨｚの周波数をもつドライバ増幅器をさらに備える、Ｃ１７に記載の装置。
［Ｃ２１］ 前記メインＮチャネルトランジスタの前記ドレイン端子が、前記ＲＦ信号を集積回路端子に供給するように結合される、Ｃ２０に記載の装置。
［Ｃ２２］ （ａ）ＲＦ分離スイッチ回路のメイントランジスタを、前記メイントランジスタのゲート端子の上にデジタル論理ロー電圧を供給することによって、前記メイントランジスタのバルク端子を前記メイントランジスタのソース端子から分断することによって、および前記メイントランジスタの前記バルク端子を、抵抗器を通して接地導体に結合することによって、オフにするように制御すること、ならびに
（ｂ）前記メイントランジスタを、前記ゲート端子上にデジタル論理ハイ電圧を供給することによって、前記バルク端子を前記ソース端子に結合することによって、および前記バルク端子を前記接地導体から分断することによって、オンにするように制御することを備える方法。
［Ｃ２３］ 前記メイントランジスタの前記ソース端子上への、少なくとも５００ＭＨｚのＲＦ信号を受信することをさらに備える、Ｃ２２に記載の方法。
［Ｃ２４］ 前記ＲＦ分離スイッチ回路の第１のスイッチトランジスタが、前記メイントランジスタの前記バルク端子に結合された第１の端子を有し、前記メイントランジスタのソース端子に結合された第２の端子を有し、前記メイントランジスタの前記バルク端子が、前記第１のスイッチトランジスタをオフにすることによって、（ａ）において前記メイントランジスタのソース端子から分断され、前記メイントランジスタの前記バルク端子が、前記第１のスイッチトランジスタをオンにすることによって、（ｂ）において前記メイントランジスタのソース端子に結合される、Ｃ２２に記載の方法。
［Ｃ２５］ 前記ＲＦ分離スイッチ回路の第２のスイッチトランジスタが、前記メイントランジスタの前記バルク端子に結合された第１の端子を有し、前記抵抗器を通して前記接地導体に抵抗結合される第２の端子を有し、前記バルク端子が、前記第２のスイッチトランジスタをオンにすることによって、（ａ）において前記抵抗器を通して前記接地導体に結合され、前記バルク端子が、前記第２のスイッチトランジスタをオフにすることによって、（ｂ）において前記接地導体から分断される、Ｃ２４に記載の方法。
［Ｃ２６］ ソース端子、ドレイン端子、バルク端子、およびゲート端子を有するメインＮチャネルトランジスタと、
第１の端子、第２の端子、およびゲート端子を有する第１のターンオフＮチャネルトランジスタであって、前記第１のターンオフＮチャネルトランジスタの前記第２の端子が前記メインＮチャネルトランジスタの前記ゲート端子に結合される第１のターンオフＮチャネルトランジスタと、
第１の端子、第２の端子、およびゲート端子を有する第２のターンオフＮチャネルトランジスタであって、前記第２のターンオフＮチャネルトランジスタの前記第２の端子が前記第１のターンオフＮチャネルトランジスタの前記第１の端子に結合され、前記第２のターンオフＮチャネルトランジスタの前記第１の端子が前記メインＮチャネルトランジスタの前記ソース端子に結合される第２のターンオフＮチャネルトランジスタと、
前記メインＮチャネルトランジスタの前記バルク端子に結合された第１の端子、前記メイントランジスタの前記ソース端子に結合された第２の端子、およびゲート端子を有する第１のスイッチトランジスタと、
前記メインＮチャネルトランジスタの前記バルク端子に結合された第１の端子、第２の端子、およびゲート端子を有する第２のスイッチトランジスタと、
接地導体と、
前記第２のスイッチトランジスタの前記第２の端子に結合された第１のリードを有し、前記接地導体に結合された第２のリードを有する抵抗器と、
第１の制御導体であって、前記第１の制御導体における第１のデジタル制御信号が第１のデジタル論理値をもつとき、前記メイントランジスタがオフにされ、前記第１の制御導体における前記第１のデジタル制御信号が、前記第１のデジタル論理値とは反対の第２のデジタル論理値をもつとき、前記メイントランジスタがオンにされる第１の制御導体とを備える装置。
［Ｃ２７］ 前記第１の制御導体が、抵抗器を介して前記メインＮチャネルトランジスタの前記ゲート端子に結合される、Ｃ２６に記載の装置。
［Ｃ２８］ 第２の制御導体であって、前記第１のデジタル制御信号とは反対の第２のデジタル制御信号が前記第２の制御導体上に存在し、前記第２の制御導体が、前記第１のターンオフＮチャネルトランジスタの前記ゲート端子、前記第２のターンオフＮチャネルトランジスタの前記ゲート端子、および前記第２のスイッチトランジスタの前記ゲート端子に結合される第２の制御導体をさらに備える、Ｃ２６に記載の装置。
［Ｃ２９］ 前記第１のスイッチトランジスタの前記ゲートが前記第１の制御導体に結合される、Ｃ２８に記載の装置。
［Ｃ３０］ （ａ）ＲＦ分離スイッチ回路のメイントランジスタを、前記メイントランジスタのゲート端子の上にデジタル論理ロー電圧を供給することによって、前記メイントランジスタのバルク端子を前記メイントランジスタのソース端子から分断することによって、前記メイントランジスタの前記ゲート端末を前記メイントランジスタの前記ソース端末に結合することによって、および前記メイントランジスタの前記バルク端子を、抵抗器を通して接地導体に結合することによって、オフにするように制御すること、ならびに
（ｂ）前記メイントランジスタを、前記ゲート端子上にデジタル論理ハイ電圧を供給することによって、前記バルク端子を前記ソース端子に結合することによって、前記メイントランジスタの前記ゲートを前記メイントランジスタの前記ソースから分断することによって、および前記バルク端子を前記接地導体から分断することによって、オンにするように制御することを備える方法。
［Ｃ３１］ 前記メイントランジスタの前記ゲートが、ゲートソース間短絡回路の２つのトランジスタをオンになるように制御することによって、（ａ）において前記メイントランジスタの前記ソースに結合され、前記２つのトランジスタのうち第１のものが、前記メイントランジスタの前記ゲート端子に結合された第２の端子を有し、前記２つのトランジスタのうち第２のものが、前記２つのトランジスタのうち前記第１のものの第１の端子に結合された第２の端子を有し、前記２つのトランジスタのうち前記第２のものが、前記メイントランジスタの前記ソース端子に結合された第１の端子を有し、前記メイントランジスタの前記ゲートが、前記ゲートソース間短絡回路の前記２つのトランジスタをオフにするように制御することによって、（ｂ）において前記メイントランジスタの前記ソースから分断される、Ｃ３０に記載の方法。
［Ｃ３２］ 入力信号導体と、
第１の電極、第２の電極、および制御電極を有する、スイッチするための手段であって、少なくとも５００ＭＨｚの周波数を有するＲＦ入力信号が、前記第１の電極上に存在する手段と、
前記入力信号導体上の制御信号が第１のデジタル論理レベルを有するとき、前記第１の電極を前記制御電極に短絡させるため、および前記制御信号が前記第１のデジタル論理レベルをもつとき、前記スイッチするための手段がオフになるように前記スイッチするための手段を制御するための手段であって、前記短絡させるための手段が、前記制御信号が前記第１のデジタル論理レベルとは反対の第２のデジタル論理レベルをもつとき、前記第１の電極を前記制御電極から分断するため、および前記制御信号が前記第２のデジタル論理レベルをもつとき、前記スイッチするための手段をオフにするように制御するためでもある手段とを備える装置。
［Ｃ３３］ 前記短絡させるための手段が、前記制御信号が前記第１のデジタル論理レベルをもつとき、前記スイッチするための手段のバルク電極を、抵抗を通してグランドに結合するためでもあり、前記短絡させるための手段が、前記制御信号が前記第２のデジタル論理レベルをもつとき、前記バルク電極を前記第１の電極に結合するためでもある、Ｃ３２に記載の装置。
［Ｃ３４］ 前記スイッチするための手段がトランジスタであり、前記第１の電極がソース端子であり、前記第２の電極がドレイン端子であり、前記制御電極がゲート端子である、Ｃ３２に記載の装置。
［Ｃ３５］ 第１の端子、第２の端子、およびゲート端子を有するメインＮチャネルトランジスタを製作するステップと、
第１の端子、第２の端子、およびゲート端子を有する第１のターンオフＮチャネルトランジスタを製作するステップであって、前記第１のターンオフＮチャネルトランジスタの前記第２の端子が前記メインＮチャネルトランジスタの前記ゲート端子に結合される、ステップと、
第１の端子、第２の端子、およびゲート端子を有する第２のターンオフＮチャネルトランジスタを製作するステップであって、前記第２のターンオフＮチャネルトランジスタの前記第２の端子が前記第１のターンオフＮチャネルトランジスタの前記第１の端子に結合され、前記第２のターンオフＮチャネルトランジスタの前記第１の端子が前記メインＮチャネルトランジスタの前記第１の端子に結合される、ステップと、
前記制御導体上のデジタル制御信号が第１のデジタル論理値をもつとき、前記メイントランジスタがオフにされるように、および前記第１の制御導体における前記第１のデジタル制御信号が、前記第１のデジタル論理値とは反対の第２のデジタル論理値をもつとき、前記メイントランジスタがオンにされるように、前記メイントランジスタに結合される制御導体を製作するステップであって、前記メインＮチャネルトランジスタ、前記第１のターンオフＮチャネルトランジスタ、前記第２のターンオフＮチャネルトランジスタ、および前記第１の制御導体がＲＦスイッチの一部である、ステップと備える製造方法。
［Ｃ３６］ 複数の二次巻線の１つが前記ＲＦスイッチに結合されるように、一次巻線および前記複数の二次巻線を有するバランを製作することをさらに備える、Ｃ３５に記載の製造方法。
［Ｃ３７］ ドライバ増幅器の入力リードが前記ＲＦスイッチに結合されるように、前記ドライバ増幅器を製作することをさらに備える、Ｃ３６に記載の製造方法。

Claims (37)

  1. 第１の端子、第２の端子、およびゲート端子を有するメインＮチャネルトランジスタと、
    第１の端子、第２の端子、およびゲート端子を有する第１のターンオフＮチャネルトランジスタであって、前記第１のターンオフＮチャネルトランジスタの前記第２の端子が前記メインＮチャネルトランジスタの前記ゲート端子に結合される第１のターンオフＮチャネルトランジスタと、
    第１の端子、第２の端子、およびゲート端子を有する第２のターンオフＮチャネルトランジスタであって、前記第２のターンオフＮチャネルトランジスタの前記第２の端子が前記第１のターンオフＮチャネルトランジスタの前記第１の端子に結合され、前記第２のターンオフＮチャネルトランジスタの前記第１の端子が前記メインＮチャネルトランジスタの前記第１の端子に結合される第２のターンオフＮチャネルトランジスタと、
    第１の制御導体であって、前記第１の制御導体における第１のデジタル制御信号が第１のデジタル論理値をもつとき、前記メイントランジスタがオフにされ、前記第１の制御導体における前記第１のデジタル制御信号が、前記第１のデジタル論理値とは反対の第２のデジタル論理値をもつとき、前記メイントランジスタがオンにされる第１の制御導体とを備える装置。
  2. 前記メインＮチャネルトランジスタの前記ゲートに結合された第１のリードを有し、前記第１の制御導体に結合された第２のリードを有する第１の抵抗器をさらに備える、請求項１に記載の装置。
  3. 第２の制御導体であって、第２のデジタル制御信号が前記第２の制御導体の上に存在し、前記第２のデジタル制御信号が、前記第１の制御導体における前記第１のデジタル制御信号の前記デジタル論理値に対して前記反対のデジタル論理値をもち、前記第２の制御導体が、前記第１および第２のターンオフＮチャネルトランジスタの前記ゲート端子に結合される第２の制御導体をさらに備える、請求項１に記載の装置。
  4. 前記第１の制御導体に結合された第１のリードを有し、前記第１のターンオフＮチャネルトランジスタの前記第１の端子に結合された第２のリードを有する第２の抵抗器をさらに備える、請求項３に記載の装置。
  5. 前記第２の制御導体に結合された第１のリードを有し、前記メインＮチャネルトランジスタの前記第２のリードに結合された第２のリードを有する第３の抵抗器をさらに備える、請求項４に記載の装置。
  6. 前記メインＮチャネルトランジスタの前記第１の端子の上に無線周波数（ＲＦ）信号を供給する変圧器巻線と、
    前記メインＮチャネルトランジスタの前記第２の端子から前記ＲＦ信号を受信するドライバ増幅器とをさらに備える、請求項１に記載の装置。
  7. 前記メインＮチャネルトランジスタの前記第１の端子の上に無線周波数（ＲＦ）信号を供給するドライバ増幅器と、
    前記メインＮチャネルトランジスタの前記第２の端子から前記ＲＦ信号を受信するように結合された集積回路端子とをさらに備える、請求項１に記載の装置。
  8. 第１の端子、第２の端子、および制御端子を有する第１のＲＦ分離スイッチ回路であって、前記第１のＲＦ分離スイッチ回路の前記第２の端子が、前記メインＮチャネルトランジスタの前記第１の端子に結合される第１のＲＦ分離スイッチ回路と、
    第１の端子、第２の端子、および制御端子を有する第２のＲＦ分離スイッチ回路であって、前記第２のＲＦ分離スイッチ回路の前記第２の端子が、前記メインＮチャネルトランジスタの前記第２の端子に結合され、前記第２のＲＦ分離スイッチ回路の前記制御端子が、前記第１のＲＦ分離スイッチ回路の前記制御端子に結合される第２のＲＦ分離スイッチ回路と、
    第１の端子、第２の端子、および制御端子を有するＮチャネルトランジスタであって、前記Ｎチャネルトランジスタの前記第１の端子が、接地導体に結合され、前記Ｎチャネルトランジスタの前記第２の端子が、前記第１のＲＦ分離スイッチ回路の前記第１の端子および前記第２のＲＦ分離スイッチ回路の前記第１の端子に結合されるＮチャネルトランジスタとをさらに備える、請求項１に記載の装置。
  9. ＲＦ分離スイッチ回路のメイントランジスタを、ゲートソース間短絡回路を通して前記メイントランジスタのゲートを前記メイントランジスタのソースに結合することによって、および前記メイントランジスタの前記ゲートの上にデジタル論理ロー電圧を供給することによって、オフにするように制御することであって、前記ゲートソース間短絡回路が、前記メイントランジスタの前記ゲートに結合された第２の端子を有するとともに中間ノードに結合された第１の端子を有する第１のターンオフトランジスタを含み、前記ゲートソース間短絡回路が、前記中間ノードに結合された第２の端子と、前記メイントランジスタの前記ソースに結合された第１の端子とを有する第２のターンオフトランジスタをさらに含み、前記メイントランジスタおよび前記ゲートソース間短絡回路が、前記ＲＦ分離スイッチ回路の一部であること、ならびに 前記メイントランジスタを、前記ゲートソース間短絡回路の前記第１および第２のターンオフトランジスタをオフにし、前記メイントランジスタの前記ゲートの上にデジタル論理ハイ電圧を供給することによって、オンにするように制御することを備える方法。
  10. 前記デジタル論理ロー電圧が、抵抗器の第１のリードの上に前記デジタル論理ロー電圧を供給することによって、前記メイントランジスタの前記ゲートの上に供給され、前記抵抗器の第２のリードが、前記メイントランジスタの前記ゲートに結合され、前記デジタル論理ハイ電圧が、前記抵抗器の前記第１のリードの上に前記デジタル論理ハイ電圧を供給することによって、前記メイントランジスタの前記ゲートの上に供給される、請求項９に記載の方法。
  11. 第１の制御入力導体の上に第１のデジタル論理レベル信号を供給することであって、前記第１のデジタル論理レベル信号が前記デジタル論理ハイ電圧である場合、前記メイントランジスタがオフにされ、前記デジタル論理ハイ電圧が、前記第１の制御入力導体から前記メイントランジスタの前記ゲートの上に抵抗結合され、前記第１のデジタル論理レベル信号が前記デジタル論理ロー電圧である場合、前記メイントランジスタがオンにされ、前記デジタル論理ロー電圧が、前記第１の制御入力導体から前記メイントランジスタの前記ゲートの上に抵抗結合されることをさらに備える、請求項９に記載の方法。
  12. 前記第１の制御入力導体を前記中間ノードに抵抗結合することをさらに備える、請求項１１に記載の方法。
  13. 第２のデジタル論理レベル信号を第２の制御入力導体の上に供給することであって、前記第２のデジタル論理レベル信号が、前記第１のデジタル論理レベル信号とは反対のデジタル論理値をもち、前記第２の制御入力導体が、前記第１のターンオフトランジスタのゲートおよび前記第２のターンオフトランジスタのゲートに結合されることをさらに備える、請求項１１に記載の方法。
  14. 前記第２の制御入力導体を前記メイントランジスタのドレインに抵抗結合することをさらに備える、請求項１３に記載の方法。
  15. 変圧器巻線から前記メイントランジスタの前記ソース上へのＲＦ信号を受信することであって、前記ＲＦ信号が、少なくとも５００ＭＨｚの周波数をもつことをさらに備える、請求項９に記載の方法。
  16. ドライバ増幅器から前記メイントランジスタの前記ソース上へのＲＦ信号を受信することであって、前記ＲＦ信号が、少なくとも５００ＭＨｚの周波数をもつことをさらに備える、請求項９に記載の方法。
  17. ソース端子、ドレイン端子、バルク端子、およびゲート端子を有するメインＮチャネルトランジスタと、
    前記メインＮチャネルトランジスタの前記バルク端子に結合された第１の端子、前記メイントランジスタの前記ソース端子に結合された第２の端子、およびゲート端子を有する第１のスイッチトランジスタと、
    前記メインＮチャネルトランジスタの前記バルク端子に結合された第１の端子、第２の端子、およびゲート端子を有する第２のスイッチトランジスタと、
    接地導体と、
    前記第２のスイッチトランジスタの前記第２の端子に結合された第１のリードを有し、前記接地導体に結合された第２のリードを有する抵抗器とを備える装置。
  18. 第１のデジタル論理信号が、前記メインＮチャネルトランジスタの前記ゲート端子上および前記第１のスイッチトランジスタの前記ゲート端子上に存在し、前記第１のデジタル論理信号とは反極性の第２のデジタル論理信号が、前記第２のスイッチトランジスタの前記ゲート端子上に存在する、請求項１７に記載の装置。
  19. 入力リードおよび出力リードを有するインバータであって、前記入力リードが、前記メインＮチャネルトランジスタの前記ゲート端子および前記第１のスイッチトランジスタの前記ゲート端子に結合され、前記インバータの前記出力リードが、前記第２のスイッチトランジスタの前記ゲート端子に結合されるインバータをさらに備える、請求項１７に記載の装置。
  20. 前記メインＮチャネルトランジスタの前記ソース端子の上にＲＦ信号を供給するドライバ増幅器であって、前記ＲＦ信号が、少なくとも５００ＭＨｚの周波数をもつドライバ増幅器をさらに備える、請求項１７に記載の装置。
  21. 前記メインＮチャネルトランジスタの前記ドレイン端子が、前記ＲＦ信号を集積回路端子に供給するように結合される、請求項２０に記載の装置。
  22. （ａ）ＲＦ分離スイッチ回路のメイントランジスタを、前記メイントランジスタのゲート端子の上にデジタル論理ロー電圧を供給することによって、前記メイントランジスタのバルク端子を前記メイントランジスタのソース端子から分断することによって、および前記メイントランジスタの前記バルク端子を、抵抗器を通して接地導体に結合することによって、オフにするように制御すること、ならびに （ｂ）前記メイントランジスタを、前記ゲート端子上にデジタル論理ハイ電圧を供給することによって、前記バルク端子を前記ソース端子に結合することによって、および前記バルク端子を前記接地導体から分断することによって、オンにするように制御することを備える方法。
  23. 前記メイントランジスタの前記ソース端子上への、少なくとも５００ＭＨｚのＲＦ信号を受信することをさらに備える、請求項２２に記載の方法。
  24. 前記ＲＦ分離スイッチ回路の第１のスイッチトランジスタが、前記メイントランジスタの前記バルク端子に結合された第１の端子を有し、前記メイントランジスタのソース端子に結合された第２の端子を有し、前記メイントランジスタの前記バルク端子が、前記第１のスイッチトランジスタをオフにすることによって、（ａ）において前記メイントランジスタのソース端子から分断され、前記メイントランジスタの前記バルク端子が、前記第１のスイッチトランジスタをオンにすることによって、（ｂ）において前記メイントランジスタのソース端子に結合される、請求項２２に記載の方法。
  25. 前記ＲＦ分離スイッチ回路の第２のスイッチトランジスタが、前記メイントランジスタの前記バルク端子に結合された第１の端子を有し、前記抵抗器を通して前記接地導体に抵抗結合される第２の端子を有し、前記バルク端子が、前記第２のスイッチトランジスタをオンにすることによって、（ａ）において前記抵抗器を通して前記接地導体に結合され、前記バルク端子が、前記第２のスイッチトランジスタをオフにすることによって、（ｂ）において前記接地導体から分断される、請求項２４に記載の方法。
  26. ソース端子、ドレイン端子、バルク端子、およびゲート端子を有するメインＮチャネルトランジスタと、
    第１の端子、第２の端子、およびゲート端子を有する第１のターンオフＮチャネルトランジスタであって、前記第１のターンオフＮチャネルトランジスタの前記第２の端子が前記メインＮチャネルトランジスタの前記ゲート端子に結合される第１のターンオフＮチャネルトランジスタと、
    第１の端子、第２の端子、およびゲート端子を有する第２のターンオフＮチャネルトランジスタであって、前記第２のターンオフＮチャネルトランジスタの前記第２の端子が前記第１のターンオフＮチャネルトランジスタの前記第１の端子に結合され、前記第２のターンオフＮチャネルトランジスタの前記第１の端子が前記メインＮチャネルトランジスタの前記ソース端子に結合される第２のターンオフＮチャネルトランジスタと、
    前記メインＮチャネルトランジスタの前記バルク端子に結合された第１の端子、前記メイントランジスタの前記ソース端子に結合された第２の端子、およびゲート端子を有する第１のスイッチトランジスタと、
    前記メインＮチャネルトランジスタの前記バルク端子に結合された第１の端子、第２の端子、およびゲート端子を有する第２のスイッチトランジスタと、
    接地導体と、
    前記第２のスイッチトランジスタの前記第２の端子に結合された第１のリードを有し、前記接地導体に結合された第２のリードを有する抵抗器と、
    第１の制御導体であって、前記第１の制御導体における第１のデジタル制御信号が第１のデジタル論理値をもつとき、前記メイントランジスタがオフにされ、前記第１の制御導体における前記第１のデジタル制御信号が、前記第１のデジタル論理値とは反対の第２のデジタル論理値をもつとき、前記メイントランジスタがオンにされる第１の制御導体とを備える装置。
  27. 前記第１の制御導体が、抵抗器を介して前記メインＮチャネルトランジスタの前記ゲート端子に結合される、請求項２６に記載の装置。
  28. 第２の制御導体であって、前記第１のデジタル制御信号とは反対の第２のデジタル制御信号が前記第２の制御導体上に存在し、前記第２の制御導体が、前記第１のターンオフＮチャネルトランジスタの前記ゲート端子、前記第２のターンオフＮチャネルトランジスタの前記ゲート端子、および前記第２のスイッチトランジスタの前記ゲート端子に結合される第２の制御導体をさらに備える、請求項２６に記載の装置。
  29. 前記第１のスイッチトランジスタの前記ゲートが前記第１の制御導体に結合される、請求項２８に記載の装置。
  30. （ａ）ＲＦ分離スイッチ回路のメイントランジスタを、前記メイントランジスタのゲート端子の上にデジタル論理ロー電圧を供給することによって、前記メイントランジスタのバルク端子を前記メイントランジスタのソース端子から分断することによって、前記メイントランジスタの前記ゲート端末を前記メイントランジスタの前記ソース端末に結合することによって、および前記メイントランジスタの前記バルク端子を、抵抗器を通して接地導体に結合することによって、オフにするように制御すること、ならびに （ｂ）前記メイントランジスタを、前記ゲート端子上にデジタル論理ハイ電圧を供給することによって、前記バルク端子を前記ソース端子に結合することによって、前記メイントランジスタの前記ゲートを前記メイントランジスタの前記ソースから分断することによって、および前記バルク端子を前記接地導体から分断することによって、オンにするように制御することを備える方法。
  31. 前記メイントランジスタの前記ゲートが、ゲートソース間短絡回路の２つのトランジスタをオンになるように制御することによって、（ａ）において前記メイントランジスタの前記ソースに結合され、前記２つのトランジスタのうち第１のものが、前記メイントランジスタの前記ゲート端子に結合された第２の端子を有し、前記２つのトランジスタのうち第２のものが、前記２つのトランジスタのうち前記第１のものの第１の端子に結合された第２の端子を有し、前記２つのトランジスタのうち前記第２のものが、前記メイントランジスタの前記ソース端子に結合された第１の端子を有し、前記メイントランジスタの前記ゲートが、前記ゲートソース間短絡回路の前記２つのトランジスタをオフにするように制御することによって、（ｂ）において前記メイントランジスタの前記ソースから分断される、請求項３０に記載の方法。
  32. 入力信号導体と、
    第１の電極、第２の電極、および制御電極を有する、スイッチするための手段であって、少なくとも５００ＭＨｚの周波数を有するＲＦ入力信号が、前記第１の電極上に存在する手段と、
    前記入力信号導体上の制御信号が第１のデジタル論理レベルを有するとき、前記第１の電極を前記制御電極に短絡させるため、および前記制御信号が前記第１のデジタル論理レベルをもつとき、前記スイッチするための手段がオフになるように前記スイッチするための手段を制御するための手段であって、前記短絡させるための手段が、前記制御信号が前記第１のデジタル論理レベルとは反対の第２のデジタル論理レベルをもつとき、前記第１の電極を前記制御電極から分断するため、および前記制御信号が前記第２のデジタル論理レベルをもつとき、前記スイッチするための手段をオフにするように制御するためでもある手段とを備える装置。
  33. 前記短絡させるための手段が、前記制御信号が前記第１のデジタル論理レベルをもつとき、前記スイッチするための手段のバルク電極を、抵抗を通してグランドに結合するためでもあり、前記短絡させるための手段が、前記制御信号が前記第２のデジタル論理レベルをもつとき、前記バルク電極を前記第１の電極に結合するためでもある、請求項３２に記載の装置。
  34. 前記スイッチするための手段がトランジスタであり、前記第１の電極がソース端子であり、前記第２の電極がドレイン端子であり、前記制御電極がゲート端子である、請求項３２に記載の装置。
  35. 第１の端子、第２の端子、およびゲート端子を有するメインＮチャネルトランジスタを製作するステップと、
    第１の端子、第２の端子、およびゲート端子を有する第１のターンオフＮチャネルトランジスタを製作するステップであって、前記第１のターンオフＮチャネルトランジスタの前記第２の端子が前記メインＮチャネルトランジスタの前記ゲート端子に結合される、ステップと、
    第１の端子、第２の端子、およびゲート端子を有する第２のターンオフＮチャネルトランジスタを製作するステップであって、前記第２のターンオフＮチャネルトランジスタの前記第２の端子が前記第１のターンオフＮチャネルトランジスタの前記第１の端子に結合され、前記第２のターンオフＮチャネルトランジスタの前記第１の端子が前記メインＮチャネルトランジスタの前記第１の端子に結合される、ステップと、
    前記制御導体上のデジタル制御信号が第１のデジタル論理値をもつとき、前記メイントランジスタがオフにされるように、および前記第１の制御導体における前記第１のデジタル制御信号が、前記第１のデジタル論理値とは反対の第２のデジタル論理値をもつとき、前記メイントランジスタがオンにされるように、前記メイントランジスタに結合される制御導体を製作するステップであって、前記メインＮチャネルトランジスタ、前記第１のターンオフＮチャネルトランジスタ、前記第２のターンオフＮチャネルトランジスタ、および前記第１の制御導体がＲＦスイッチの一部である、ステップと備える製造方法。
  36. 複数の二次巻線の１つが前記ＲＦスイッチに結合されるように、一次巻線および前記複数の二次巻線を有するバランを製作することをさらに備える、請求項３５に記載の製造方法。
  37. ドライバ増幅器の入力リードが前記ＲＦスイッチに結合されるように、前記ドライバ増幅器を製作することをさらに備える、請求項３６に記載の製造方法。
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