CN108631758A - 开关电容电路、射频器件和形成开关电容电路的方法 - Google Patents

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Abstract

本申请公开了一种开关电容电路、射频器件和形成开关电容电路的方法，涉及离散电容设计领域。开关电容电路包括第一电容支路和第二电容支路；设置在第一电容支路和第二电容支路之间的晶体管；其中，第一电容支路和第二电容支路上各设置有至少一个高阻值电阻。本申请能够在保证开关导通状态下的高品质因数前提下，有效降低开关断开状态下所引入的寄生电容。

Description

开关电容电路、射频器件和形成开关电容电路的方法
技术领域
本申请涉及离散电容设计领域，尤其涉及一种开关电容电路、射频器件和形成开关电容电路的方法。
背景技术
射频电路中，差分信号是常用的信号类型，差分信号的两个差分端口之间常常会接入开关电容与片上电感进行频率调谐，取得窄带的高阻特性，实现信号放大、滤波等功能。因此，差分开关电容常用于功率放大器、压控振荡器、低噪声放大器、混频器等射频电路模块。
开关电容电路有两个工作状态：电容接入状态与电容断开状态。设计性能优秀的射频开关电容电路考虑为：在电容接入状态时，需要做到开关的导通电阻尽量小，以提高整体品质因数(Q值)；电容断开状态时，需要做到电容的下极板所连接的寄生电容尽量小，以减小开关电容模块本身所引入的寄生效应。
图1所示为常用的射频开关结构，在开关接入状态下其等效导通电阻为Ron*2，即单个MOS管导通电阻的两倍，因而其品质因数(Q值)相对较低。
图2为另外一种相关开关结构，其中，开关控制信号D同时接到NMOS开关管N1、N2的栅极和反相器INV(001、002)的输入端，NMOS开关管N1的漏极接电容C1的一端，电容C1的另一端为输出端P，反相器INV(001、002)的输出与电阻R1的一端相接，电阻R1的另一端连接NMOS开关管N1的漏端，NMOS开关管N2的漏极接电容C2的一端，电容C2的另一端为输出端N，反相器INV(002)的输出与电阻R2的一端相接，电阻R2的另一端连接NMOS开关管N2的漏端，NMOS开关管N3的漏极连接到NMOS开关管N1的漏极，其源极连接到NMOS开关管N2的漏极，NMOS开关管N3的栅极接数字控制信号D。相比图1传统结构，其降低了关断状态下的寄生电容，但该结构的开关电容电路结构复杂。并且，在开关关断状态下，该结构仍然引入了N1和N2管的漏极寄生电容连接到了C1和C2电容的下极板，从而增加了开关整体的等效寄生电容。
发明内容
本申请要解决的一个技术问题是提供一种能够有效提高电容接入状态下的品质因数，同时降低电容断开状态下引入的寄生电容的开关电容电路、射频器件和形成开关电容电路的方法。
根据本申请一方面，提出一种开关电容电路，包括：第一电容支路和第二电容支路；设置在第一电容支路和第二电容支路之间的晶体管；其中，第一电容支路和第二电容支路上各设置有至少一个高阻值电阻。
在一个实施例中，晶体管为MOS管。
在一个实施例中，MOS管为NMOS管。
在一个实施例中，晶体管的第一端分别与第一电容支路中的第一电容C1的第一端和第一电容支路中的第一高阻值电阻R1的第一端连接，第一电容支路中的第一高阻值电阻R1的第二端接地；晶体管的第二端分别与第二电容支路中的第二电容C2的第一端和第二电容支路中的第二高阻值电阻R2的第一端连接，第二电容支路中的第二高阻值电阻R2的第二端接地。
在一个实施例中，晶体管的栅极端接控制电压；第一电容支路中的第一电容C1的第二端与差分信号的正端连接；第二电容支路中的第二电容C2的第二端与差分信号的负端连接。
在一个实施例中，高阻值电阻的阻值高于晶体管导通时的导通电阻，并且高于晶体管关断时的源漏端寄生阻抗。
在一个实施例中，高阻值电阻的阻值大于1k欧姆小于1000k欧姆。
在一个实施例中，高阻值电阻的阻值为50k欧姆。
在一个实施例中，在晶体管的控制电压接高电平时，第一电容支路与第二电容支路串联形成AC通路；在晶体管的控制电压接低电平时，第一电容支路和第二电容支路中接入的等效电容分别为晶体管源漏极的寄生电容。
根据本申请的另一方面，还提出一种射频器件，包括上述的开关电容电路。
根据本申请的另一方面，还提出一种形成开关电容电路的方法，包括：提供第一电容支路和第二电容支路；在第一电容支路和第二电容支路之间设置晶体管；在第一电容支路和第二电容支路上各设置至少一个高阻值电阻。
在一个实施例中，将晶体管的第一端分别与第一电容支路中的第一电容C1的第一端和第一电容支路中的第一高阻值电阻R1的第一端连接，将第一电容支路中的第一高阻值电阻R1的第二端接地；将晶体管的第二端分别与第二电容支路中的第二电容C2的第一端和第二电容支路中的第二高阻值电阻R2的第一端连接，将第二电容支路中的第二高阻值电阻R2的第二端接地。
在一个实施例中，晶体管的栅极端接控制电压；将第一电容支路中的第一电容C1的第二端与差分信号的正端连接；将第二电容支路中的第二电容C2的第二端与差分信号的负端连接。
在一个实施例中，高阻值电阻的阻值高于晶体管导通时的导通电阻，并且高于晶体管关断时的源漏端寄生阻抗。
在一个实施例中，在晶体管的控制电压接高电平时，第一电容支路与第二电容支路串联形成AC通路；在晶体管的控制电压接低电平时，第一电容支路和第二电容支路中接入的等效电容分别为晶体管源漏极的寄生电容。
与相关技术相比，本申请开关电容电路包括第一电容支路和第二电容支路，设置在第一电容支路和第二电容支路之间的晶体管，其中，第一电容支路和第二电容支路上各设置有至少一个高阻值电阻。能够在保证开关导通状态下的高品质因数前提下，有效降低开关断开状态下所引入的寄生电容。
通过以下参照附图对本申请的示例性实施例的详细描述，本申请的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本申请的实施例，并且连同说明书一起用于解释本申请的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本申请，其中：
图1为相关技术中开关电容电路的结构示意图。
图2为相关技术中开关电容电路的另一个结构示意图。
图3为本申请开关电容电路的一个实施例的结构示意图。
图4为本申请开关电容电路在开启状态下的示意图。
图5为本申请开关电容电路在关闭状态下的示意图。
图6为本申请形成开关电容电路的方法的一个实施例的示意图。
具体实施方式
现在将参照附图来详细描述本申请的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本申请及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
为使本申请的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本申请进一步详细说明。
在本申请的一个实施例中，开关电容电路可以包括第一电容支路和第二电容支路，设置在第一电容支路和第二电容支路之间的晶体管，其中，第一电容支路和第二电容支路上各设置有至少一个高阻值电阻。高阻值电阻的阻值应远高于晶体管导通时的导通电阻，并且远高于晶体管关断时的源漏端寄生阻抗。
在该实施例中，开关电容电路的结构简单，能够降低电容接入状态的导通电阻，同时也能够降低电容断开状态的寄生电容。
下面将以具体实施例对本申请进行阐述。
图3为本申请开关电容电路的一个实施例的结构示意图。该开关电容电路可以包括第一电容支路310、第二电容支路320以及晶体管N。其中，晶体管N的第一端3301分别与第一电容支路310中的第一电容C1的第一端3102和第一电容支路310中的第一高阻值电阻R1的第一端3103连接，第一电容支路310中的第一高阻值电阻R1的第二端3104接地GND；晶体管N的第二端3302分别与第二电容支路320中的第二电容C2的第一端3202和第二电容支路320中的第二高阻值电阻R2的第一端3203连接，第二电容支路320中的第二高阻值电阻R2的第二端3204接地GND。
第一电容支路310中的第一电容C1的第二端3101与差分信号的正端P连接；第二电容支路320中的第二电容C2的第二端3201与差分信号的负端N连接。其中，晶体管N可以为MOS管，进一步可以为NMOS管，其栅极端接控制电压SW。
其中，第一高阻值电阻R1和第二高阻值电阻R2的阻值应远高于晶体管N导通时的导通电阻，并且远高于晶体管N关断时的源漏端寄生阻抗。第一高阻值电阻R1和第二高阻值电阻R2的阻值可以大于1k欧姆小于1000k欧姆。在一个具体实施例中，可以为50k欧姆。
在上述实施例中，已详细介绍了开关电容电路的结构，其结构简单，能够降低电容接入状态的导通电阻，同时也能够降低电容断开状态的寄生电容。下面将晶体管以NMOS管为例介绍该开关电容电路的工作原理。
如图4所示，当开关电容电路为开启状态时，即NMOS管N的控制电压SW为高电平时，由于第一高阻值电阻R1和第二高阻值电阻R2的一端接地GND，并且第一高阻值电阻R1和第二高阻值电阻R2的阻值远高于NMOS管N导通时的导通电阻，因此第一高阻值电阻R1和第二高阻值电阻R2为NMOS管N的源漏极提供了直流偏置点，确保NMOS管N处于开启状态，其等效开启电阻为Ron。其中：
其中，μ是电子迁移率，Cox是栅极氧化层电容，W/L是NMOS管N宽长比，Vg是NMOS管N栅极电压，Vt是NMOS管N开启电压。
另外，第一高阻值电阻R1和第二高阻值电阻R2阻隔射频AC信号到GND的通路，保持对AC信号的高阻状态，因此，第一高阻值电阻R1和第二高阻值电阻R2不会对射频信号带来衰减等影响。另外，P和N两点之间存在第一电容C1与第二电容C2串联电容值所形成的AC通路，此时NMOS管N由于处于开启状态，其等效直流电阻很小可以忽略不计。
开关导通状态下的品质因数其中，假设第一电容C1与第二电容C2的电容相等，都为co，Q是P和N两点之间的阻抗的虚部比实部的值。在这里，阻抗为第一电容C1与第二电容C2与NMOS管N导通电阻Ron的串联，因此总虚部为第一电容C1与第二电容C2串联电容co/2。
在该实施例中，在NMOS管的控制电压接高电平时，第一电容支路与第二电容支路串联形成AC通路，等效开启阻值很小，即能够保证开关导通状态下的高品质因数。
图5为本申请开关电容电路在关闭状态下的示意图。即NMOS管N的控制电压SW为低电平时，NMOS管N保持关断。此时，差分信号P端、N端所接入的等效电容一般可以近似等于第一电容支路C1与第二电容C2下极板所接入的寄生电容，即为NMOS管N源漏极的寄生电容Cd。
相比于图2中的开关电容电路，该实施例中的开关电容电路消除了两个NMOS管的漏极寄生电容，从而缩减了开关关断状态下所引入的总的寄生电容效应。
在本申请的另一个实施例中，还包括一种射频器件，该射频器件可以包括上述实施例中的开关电容电路。由于上述实施例中的开关电容电路能够在保证开关导通状态下的高品质因数前提下，有效降低开关断开状态下所引入的寄生电容。因此，可以使得功率放大器、压控振荡器、低噪声放大器、混频器等射频器件的工作效率更高。
图6为本申请形成开关电容电路的方法的一个实施例的示意图。该方法包括以下步骤：
在步骤610，提供第一电容支路和第二电容支路。
在步骤620，在第一电容支路和第二电容支路之间设置晶体管。该晶体管可以为MOS管，具体可以为NMOS管。
在步骤630，在第一电容支路和第二电容支路上各设置至少一个高阻值电阻。其中，高阻值电阻的阻值应远高于晶体管导通时的导通电阻，并且远高于晶体管关断时的源漏端寄生阻抗。
通过上述方法形成的开关电容电路能够在保证开关导通状态下的高品质因数前提下，有效降低开关断开状态下所引入的寄生电容。
在本申请的另一个实施例中，可以将晶体管的第一端分别与第一电容支路中的第一电容C1的第一端和第一电容支路中的第一高阻值电阻R1的第一端连接，将第一电容支路中的第一高阻值电阻R1的第二端接地；将晶体管的第二端分别与第二电容支路中的第二电容C2的第一端和第二电容支路中的第二高阻值电阻R2的第一端连接，将第二电容支路中的第二高阻值电阻R2的第二端接地；将晶体管的栅极端接控制电压；将第一电容支路中的第一电容C1的第二端与差分信号的正端连接；将第二电容支路中的第二电容C2的第二端与差分信号的负端连接。
该实施例中，在晶体管的控制电压接高电平时，第一电容支路与第二电容支路串联形成AC通路；在晶体管的控制电压接低电平时，第一电容支路和第二电容支路中接入的等效电容分别为晶体管源漏极的寄生电容。因此，该开关电容电路能够在保证开关导通状态下的高品质因数前提下，有效降低开关断开状态下所引入的寄生电容。
至此，已经详细描述了本申请。为了避免遮蔽本申请的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
可能以许多方式来实现本申请的方法以及装置。例如，可通过软件、硬件、固件或者软件、硬件、固件的任何组合来实现本申请的方法以及装置。用于所述方法的步骤的上述顺序仅是为了进行说明，本申请的方法的步骤不限于以上具体描述的顺序，除非以其它方式特别说明。此外，在一些实施例中，还可将本申请实施为记录在记录介质中的程序，这些程序包括用于实现根据本申请的方法的机器可读指令。因而，本申请还覆盖存储用于执行根据本申请的方法的程序的记录介质。
虽然已经通过示例对本申请的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本申请的范围。本领域的技术人员应该理解，可在不脱离本申请的范围和精神的情况下，对以上实施例进行修改。本申请的范围由所附权利要求来限定。

Claims (15)

1.一种开关电容电路，其特征在于，包括：
第一电容支路和第二电容支路；
设置在所述第一电容支路和所述第二电容支路之间的晶体管；
其中，所述第一电容支路和所述第二电容支路上各设置有至少一个高阻值电阻。
2.根据权利要求1所述的开关电容电路，其特征在于，所述晶体管为MOS管。
3.根据权利要求2所述的开关电容电路，其特征在于，所述MOS管为NMOS管。
4.根据权利要求1所述的开关电容电路，其特征在于：
所述晶体管的第一端分别与所述第一电容支路中的第一电容的第一端和所述第一电容支路中的第一高阻值电阻的第一端连接，所述第一电容支路中的第一高阻值电阻的第二端接地；
所述晶体管的第二端分别与所述第二电容支路中的第二电容的第一端和所述第二电容支路中的第二高阻值电阻的第一端连接，所述第二电容支路中的第二高阻值电阻的第二端接地。
5.根据权利要求4所述的开关电容电路，其特征在于：
所述晶体管的栅极端接控制电压；
所述第一电容支路中的第一电容的第二端与差分信号的正端连接；
所述第二电容支路中的第二电容的第二端与差分信号的负端连接。
6.根据权利要求1所述的开关电容电路，其特征在于，所述高阻值电阻的阻值高于所述晶体管导通时的导通电阻，并且高于所述晶体管关断时的源漏端寄生阻抗。
7.根据权利要求6所述的开关电容电路，其特征在于，所述高阻值电阻的阻值大于1k欧姆小于1000k欧姆。
8.根据权利要求7所述的开关电容电路，其特征在于，所述高阻值电阻的阻值为50k欧姆。
9.根据权利要求4-8任一所述的开关电容电路，其特征在于：
在所述晶体管的控制电压接高电平时，所述第一电容支路与所述第二电容支路串联形成AC通路；
在所述晶体管的控制电压接低电平时，所述第一电容支路和所述第二电容支路中接入的等效电容分别为所述晶体管源漏极的寄生电容。
10.一种射频器件，其特征在于，包括权利要求1-9任一所述的开关电容电路。
11.一种形成开关电容电路的方法，其特征在于，包括：
提供第一电容支路和第二电容支路；
在所述第一电容支路和所述第二电容支路之间设置晶体管；
在所述第一电容支路和所述第二电容支路上各设置至少一个高阻值电阻。
12.根据权利要求11所述的方法，其特征在于：
将所述晶体管的第一端分别与所述第一电容支路中的第一电容的第一端和所述第一电容支路中的第一高阻值电阻的第一端连接，将所述第一电容支路中的第一高阻值电阻的第二端接地；
将所述晶体管的第二端分别与所述第二电容支路中的第二电容的第一端和所述第二电容支路中的第二高阻值电阻的第一端连接，将所述第二电容支路中的第二高阻值电阻的第二端接地。
13.根据权利要求12所述的方法，其特征在于：
所述晶体管的栅极端接控制电压；
将所述第一电容支路中的第一电容的第二端与差分信号的正端连接；
将所述第二电容支路中的第二电容的第二端与差分信号的负端连接。
14.根据权利要求11所述的方法，其特征在于，所述高阻值电阻的阻值高于所述晶体管导通时的导通电阻，并且高于所述晶体管关断时的源漏端寄生阻抗。
15.根据权利要求11-14任一所述的方法，其特征在于：
在所述晶体管的控制电压接高电平时，所述第一电容支路与所述第二电容支路串联形成AC通路；
在所述晶体管的控制电压接低电平时，所述第一电容支路和所述第二电容支路中接入的等效电容分别为所述晶体管源漏极的寄生电容。
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