CN105162444A - 一种射频开关体偏置电路 - Google Patents

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Abstract

本发明公开了一种射频开关体偏置电路，所述射频开关体偏置电路为层叠开关管体端通过二极管进行偏置后短接栅端,本发明基于RFSOI？CMOS技术，针对多模多频通信天线开关应用高功率需求，实现了一种天线开关层叠开关管的体偏置处理技术，可改善高功率信号电压在层叠开关管源体及漏体PN结间自举耦合效应，从而改善天线开关高功率线性度，并可以改善插入损耗提高隔离度，同时可以节减面积降低成本。

Description

一种射频开关体偏置电路
技术领域
本发明涉及RFSOI(RFsilicon-on-insulator，RF绝缘硅)CMOS技术领域，特别是涉及一种基于RFSOICMOS技术的射频开关体偏置电路。
背景技术
随着多模多频移动通信发展，在射频前端集成电路设计中，射频天线开关结构越来越复杂，其要求较高的功率线性度，低插入损耗，高隔离度及高的谐波抑制比。RFSOI工艺由于其较低的成本，逐渐成为RFSW的主流工艺。现有技术中的射频开关体偏置电路通常采用图1结构，其中，RF1、RF2为射频端口，ANT是天线端口，CT1、CT2为控制端口，NS1、NS2分别为支路1、支路2的串联层叠开关管，NP1、NP2分别为支路1、支路2的并联层叠开关管，R1、R3、R5、R7为偏置电阻，R2、R4、R6、R8为体端电阻。射频端口RF1连接NMOS管NS1的源极以及NP1的漏极，射频端口RF2连接NMOS管NS2的源极以及NP2的漏极，控制电压CT1经偏置电阻R1、R7连接至NMOS管NS1、NP2的栅极，控制电压CT2经偏置电阻R3、R5连接至NMOS管NS2、NP1的栅极，NMOS管NP1、NP2的源极接地，NMOS管NS1、NS2、NP1、NP2的体端通过体端电阻R2、R4、R6、R8接地。现有技术的特点是NMOS管的体(Body)通过大电阻偏置接地，其不足在于体端大电阻接地时体端射频浮空，由于源体及漏体PN结自举效应，高功率大信号摆幅下，PN结会射频导通影响高功率线性度。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种射频开关体偏置电路，其基于RFSOICMOS技术，针对多模多频通信天线开关应用高功率需求，实现了一种天线开关层叠开关管的体偏置处理技术，可改善高功率信号电压在层叠开关管源体及漏体PN结间自举耦合效应，从而改善天线开关高功率线性度，并可以改善插入损耗提高隔离度，同时可以节减面积降低成本。
为达上述及其它目的，本发明提出一种射频开关体偏置电路，所述射频开关体偏置电路为层叠开关管体端通过二极管进行偏置后短接栅端。
进一步地，所述层叠开关管体端通过二极管偏置短接栅端后共享栅端RF偏置电阻接偏置电压。
进一步地，所述栅端与体端同偏置电位。
进一步地，利用所述射频开关体偏置电路，按多路结构连接形成优化的多路结构。
进一步地，对多路结构中所有层叠开关晶体管的体端均采用二极管偏置短接栅端共享偏置电阻同偏置电位处理技术。
进一步地，所述所有层叠开关晶体管包括所有的串联及并联支路以及分支的层叠开关晶体管。
进一步地，所述射频开关体偏置电路包括串联层叠开关管以及并联层叠开关管，NS1、NS2分别为支路1、支路2的串联层叠开关管，NP1、NP2分别为支路1、支路2的并联层叠开关管，射频端口(RF1)连接NMOS管(NS1)的源极以及NMOS管(NP1)的漏极，射频端口(RF2)连接NMOS管(NS2)的源极以及NMOS管(NP2)的漏极，控制电压(CT1)经偏置电阻(R1、R7)连接至NMOS管(NS1、NP2)的栅极，控制电压(CT2)经偏置电阻(R3、R5)连接至NMOS管(NS2、NP1)的栅极，NMOS管(NP1、NP2)的源极接地，NMOS管(NS1、NS2、NP1、NP2)的体端通过体端二极管(DS1、DS2、DP1、DP2)连接各自的栅极。
进一步地，每个NMOS管的源漏间连接一并联电阻。
进一步地，该体端二极管由多个二极管串联构成。
进一步地，该体端二极管由多个二极管并联构成。
与现有技术相比，本发明一种射频开关体偏置电路，其基于RFSOICMOS技术，针对多模多频通信天线开关应用高功率需求，实现了一种天线开关层叠开关管的体偏置处理技术，可改善高功率信号电压在层叠开关管源体及漏体PN结间自举耦合效应，从而改善天线开关高功率线性度，并可以改善插入损耗提高隔离度，同时可以节减面积降低成本。
附图说明
图1为现有技术中的射频开关体偏置电路的电路示意图；
图2为本发明一种射频开关体偏置电路的电路结构图；
图3与图4分别为利用现有技术与本发明建立的电路模型；
图5为现有技术与本发明在开关ON及OFF状态下产生的PN结压差比较示意图；
图6为本发明较佳实施例中利用本发明电路基本结构实现的多路结构示意图；
图7与图8-A、图8-B为本发明与现有技术的仿真结果对比示意图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图2为本发明一种射频开关体偏置电路的电路结构图。如图2所示，本发明的特点是NMOS管的体(Body)通过体端二极管接栅极偏置电位，其中RF1、RF2为射频端口，ANT是天线端口，CT1、CT2为控制端口，NS1、NS2分别为支路1、支路2的串联层叠开关管，NP1、NP2分别为支路1、支路2的并联层叠开关管，R1、R3、R5、R7为偏置电阻，DS1、DS2、DP1、DP2为体端二极管。射频端口RF1连接NMOS管NS1的源极以及NP1的漏极，射频端口RF2连接NMOS管NS2的源极以及NP2的漏极，控制电压CT1经偏置电阻R1、R7连接至NMOS管NS1、NP2的栅极，控制电压CT2经偏置电阻R3、R5连接至NMOS管NS2、NP1的栅极，NMOS管NP1、NP2的源极接地，NMOS管NS1、NS2、NP1、NP2的体端通过体端二极管DS1、DS2、DP1、DP2连接各自的栅极。
图3与图4分别为利用现有技术与本发明建立的电路模型。如图3所示，利用现有技术建立如下模型：使用N个NMOS串联层叠连接，偏置电压通过控制端口On/Off经偏置电阻R1、R3、……、R(2N-1)连接至该N个NMOS管的栅极，每个NMOS管的源漏间连接并联电阻RP1、RP2、……、RPN，N个NMOS管的体端分别通过N个体端电阻R2、R4、……、R(2N)接地；如图4所示，利用本发明连接方式建立如下电路模型：N个NMOS管的体端分别通过N个体端二极管DS1、DS2、……、DSN接至相应NMOS管的栅极，其他如现有技术中的电路模型相同。在电路两端分别接源和负载，控制端口接高电平，接入大信号(9.3253V)分别仿真，从结果可得出本发明接二极管时电压输出幅度(9.4264V)明显高于现有技术接电阻时的幅度(8.2321V)。
具体地，开关输入信号时，源体/源漏PN结，由于体端射频域浮空的信号自举耦合效应，PN结两端信号耦合会存在信号压差。随着输入功率增加，信号压差会增加。当信号压差到一定程度时，PN结射频信号域导通，会发生信号泄露及产生谐波现象，影响开关线性度。图5为现有技术与本发明在开关ON及OFF状态下产生的PN结压差比较示意图。传统层叠(stack)结构，体端大电阻接地偏置，层叠NMOS的源体/源漏PN结，在开关ON及OFF状态均处于信号压差摆幅过压状态，射频信号域发生信号泄露及谐波产生等现象，影响大功率线性度；本发明提出的体端通过二极管偏置短接栅端偏置与耦合技术能够有效改小层叠NMOS的源体/源漏PN结信号压差摆幅，改善过压状态，开关ON状态源体/源漏PN结压差很小其导通被完全抑制；OFF状态源体/源漏PN结压差被显著减小，在高功率下压差减小至饱和状态。射频信号域发生信号泄露及谐波产生等现象被显著改善，提高大功率线性度。本发明的体端二极管短接栅端共享偏置电阻，可以节省一个大射频电阻面积，降低成本，开关管体端共享栅端偏置电位利用衬偏效应可以改善开态插入损耗及关态隔离度。
图6为本发明较佳实施例中利用本发明电路基本结构实现的多路结构示意图。可见，利用本发明的基本电路结构，体端通过二极管连接至栅极，按多路结构连接同样可以形成优化的多路结构。本发明的基本电路结构如图2，为：层叠开关管体端通过二极管进行偏置后短接栅端，共享栅端RF偏置电阻接偏置电压，栅端与体端同偏置电位。
对于SPMT(单刀多置，图6)结构的所有层叠开关晶体管(包括所有的串联及并联支路以及分支的层叠开关晶体管)的体端均采用二极管偏置短接栅端共享偏置电阻同偏置电位处理技术。
图7与图8-A、图8-B为本发明与现有技术的仿真结果对比示意图。可见，本发明的体端通过二极管偏置短接栅端偏置与耦合技术能够有效改小层叠NMOS的源体/源漏PN结信号压差摆幅，改善过压状态从而可以改善高功率下的泄露及谐波产生，改善线性度。相比传统的电阻接地偏置技术，本专利技术能够有效改善二次谐波抑制比及三次谐波抑制比达到至少20dBc。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (10)

1.一种射频开关体偏置电路，其特征在于：所述射频开关体偏置电路为层叠开关管体端通过二极管进行偏置后短接栅端。
2.如权利要求1所述的一种射频开关体偏置电路，其特征在于：所述层叠开关管体端通过二极管偏置短接栅端后共享栅端RF偏置电阻接偏置电压。
3.如权利要求2所述的一种射频开关体偏置电路，其特征在于：所述栅端与体端同偏置电位。
4.如权利要求1所述的一种射频开关体偏置电路，其特征在于：利用所述射频开关体偏置电路，按多路结构连接形成优化的多路结构。
5.如权利要求4所述的一种射频开关体偏置电路，其特征在于：对多路结构中所有层叠开关晶体管的体端均采用二极管偏置短接栅端共享偏置电阻同偏置电位处理技术。
6.如权利要求5所述的一种射频开关体偏置电路，其特征在于：所述所有层叠开关晶体管包括所有的串联及并联支路以及分支的层叠开关晶体管。
7.如权利要求1所述的一种射频开关体偏置电路，其特征在于：所述射频开关体偏置电路包括串联层叠开关管以及并联层叠开关管，NS1、NS2分别为支路1、支路2的串联层叠开关管，NP1、NP2分别为支路1、支路2的并联层叠开关管，射频端口(RF1)连接NMOS管(NS1)的源极以及NMOS管(NP1)的漏极，射频端口(RF2)连接NMOS管(NS2)的源极以及NMOS管(NP2)的漏极，控制电压(CT1)经偏置电阻(R1、R7)连接至NMOS管(NS1、NP2)的栅极，控制电压(CT2)经偏置电阻(R3、R5)连接至NMOS管(NS2、NP1)的栅极，NMOS管(NP1、NP2)的源极接地，NMOS管(NS1、NS2、NP1、NP2)的体端通过体端二极管(DS1、DS2、DP1、DP2)连接各自的栅极。
8.如权利要求7所述的一种射频开关体偏置电路，其特征在于：每个NMOS管的源漏间连接一并联电阻。
9.如权利要求1所述的一种射频开关体偏置电路，其特征在于：该体端二极管由多个二极管串联构成。
10.如权利要求1所述的一种射频开关体偏置电路，其特征在于：该体端二极管由多个二极管并联构成。
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