KR101478125B1 - 트랜지스터, 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 트랜지스터, 및 이의 제조 방법에 관한 것으로, 본 발명의 실시 예에 따른 트랜지스터는 기판; 기판 상에 형성되는 드레인 전극; 기판 상에 드레인 전극과 이격되어 형성되는 소스 전극; 기판 상에 형성되고, 드레인 전극과 소스 전극 간을 전기적으로 연결하는 채널 영역을 포함하는 채널층; 기판 상에 채널 영역과 이격되어 형성되는 게이트 전극; 및 기판 상에 채널층과 게이트 전극을 연결하도록 형성되는 액정층을 포함한다.
Description
본 발명은 트랜지스터(transistor), 및 이의 제조 방법에 관한 것이다.
유기전계효과 트랜지스터(organic field effect transistor)는 플라스틱 로직(plastic logic)과 유연 디스플레이 백플레인(flexible display backplane)을 낮은 제조 비용으로 제조할 수 있도록 하는 이점을 제공한다. 루브렌(rubrene), 펜타센(pentacene) 유도체와 같은 물질의 적용을 통해, 유기전계효과 트랜지스터의 최대 이동도가 향상되긴 하였으나, 여전히 무기전계효과 트랜지스터(inorganic FET)의 최대 이동도에는 미치지 못하고 있다. 유기전계효과 트랜지스터의 정공 이동도(hole mobility)는 유기반도체층 뿐 아니라, 게이트 절연 물질(gate insulating material)에 의해서도 영향을 받는다. 이동도는 게이트 전극(gate electrode)과 소스 전극(source electrode) 간의 전계(electric field)에 따라 유기반도체 채널층(organic semiconducting channel layer) 내에 생성되는 전하량에 민감하게 영향받기 때문이다. 지금까지 다양한 물질이 유기전계효과 트랜지스터의 게이트 절연체로 사용되어왔다. 가장 대표적인 물질은 실리콘 산화물(silicon oxide)(SiOx)이다. 실리콘 산화물은 도핑된 실리콘 웨이퍼 상에 형성되며, 낮은 유전상수(dielectric constant)를 갖기 때문에 무기전계효과 트랜지스터에서 주로 사용되어 왔다. 그러나, 실리콘 산화물(SiOx) 게이트 절연체를 결함 없는 치밀층(dense layer)으로 형성하기 위해서는 150℃보다 높은 온도의 열처리를 필요로 하므로, 유기전계효과 트랜지스터를 제조하는 공정에 적용하기는 어렵다.
본 발명은 새로운 게이트 절연 물질을 갖는 트랜지스터, 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명이 해결하고자 하는 다른 과제는 공정 비용을 낮출 수 있는 트랜지스터, 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명이 해결하고자 하는 또 다른 과제는 높은 정공 이동도를 갖는 유기전계효과 트랜지스터, 및 이의 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않는다. 언급되지 않은 다른 기술적 과제들은 이하의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따른 트랜지스터는, 기판; 상기 기판 상에 형성되는 드레인 전극; 상기 기판 상에 상기 드레인 전극과 이격되어 형성되는 소스 전극; 상기 기판 상에 형성되고, 상기 드레인 전극과 상기 소스 전극 간을 전기적으로 연결하는 채널 영역을 포함하는 채널층; 상기 기판 상에 상기 채널 영역과 이격되어 형성되는 게이트 전극; 및 상기 기판 상에 상기 채널층과 상기 게이트 전극을 연결하도록 형성되는 액정층을 포함한다.
본 발명의 일 실시 예에서, 상기 액정층은, 상기 채널층의 상기 채널 영역 측 상면과 상기 게이트 전극에 동시에 접촉되도록 형성된다.
본 발명의 일 실시 예에서, 상기 게이트 전극은, 상기 드레인 전극 또는 상기 소스 전극을 기준으로 상기 채널 영역의 반대 측 영역에 형성된다.
본 발명의 일 실시 예에서, 상기 액정층은 상기 게이트 전극의 전압에 따라 분자 배향이 변화되는 액정 분자들을 포함한다.
본 발명의 일 실시 예에서, 상기 액정층은 네마틱 액정 분자들을 포함한다.
본 발명의 일 실시 예에서, 상기 액정층은 4-시아노-4'펜틸바이페닐을 포함한다.
본 발명의 일 실시 예에서, 상기 채널층은 유기 반도체층을 포함한다.
본 발명의 일 실시 예에서, 상기 액정층은, 상기 채널 영역과 상기 게이트 전극 간을 절연하는 게이트 절연층으로서의 기능을 갖는다.
본 발명의 일 실시 예에서, 상기 트랜지스터는, 상기 채널층 및 상기 게이트 전극 상에, 상기 채널 영역과 상기 게이트 전극의 적어도 일부를 둘러싸도록 형성되는 보호벽을 더 포함하고, 상기 액정층은 상기 보호벽의 내측에 형성된다.
본 발명의 일 실시 예에서, 상기 트랜지스터는, 상기 보호벽의 상부 측 개방부를 덮는 보호층을 더 포함한다.
본 발명의 일 실시 예에서, 상기 보호벽 및 상기 보호층은 폴리머 필름을 포함한다.
본 발명의 일 실시 예에서, 상기 보호벽 및 상기 보호층은 폴리에틸렌 테레프탈레이트를 포함한다.
본 발명의 다른 일 측면에 따르면, 드레인 전극; 상기 드레인 전극과 이격된 소스 전극; 상기 드레인 전극과 상기 소스 전극 간을 전기적으로 연결하는 채널 영역을 포함하는 채널층; 상기 채널 영역과 이격된 게이트 전극; 상기 채널층 상에 형성되고, 상기 채널 영역으로부터 상기 게이트 전극으로 연장하여 형성되는 액정층을 포함하는 트랜지스터가 제공된다.
본 발명의 일 실시 예에서, 상기 액정층은, 상기 채널 영역과 상기 게이트 전극 간을 절연하는 게이트 절연층으로서의 기능을 갖는다.
본 발명의 또 다른 일 측면에 따르면, 기판 상에 드레인 전극과 소스 전극을 형성하는 것; 상기 기판 상에 상기 드레인 전극 및 상기 소스 전극 사이의 영역과 이격되도록 게이트 전극을 형성하는 것; 상기 기판 상에 상기 드레인 전극 및 상기 소스 전극 간을 전기적으로 연결하는 채널 영역을 포함하는 채널층을 형성하는 것; 및 상기 기판 상에 상기 채널층과 상기 게이트 전극을 연결하도록 액정층을 형성하는 것을 포함하는 트랜지스터의 제조 방법이 제공된다.
본 발명의 다른 일 측면에 따르면, 상기 액정층을 형성하는 것은, 상기 채널층의 상기 채널 영역 측 상면과 상기 게이트 전극에 동시에 접촉되도록 상기 액정층을 형성한다.
본 발명의 일 실시 예에서, 상기 트랜지스터의 제조 방법은, 상기 채널층 및 상기 게이트 전극 상에, 상기 채널 영역과 상기 게이트 전극의 적어도 일부를 둘러싸도록 보호벽을 형성하는 것을 더 포함하고, 상기 액정층을 형성하는 것은, 상기 보호벽의 내측에 상기 액정층을 형성한다.
본 발명의 일 실시 예에서, 상기 트랜지스터의 제조 방법은, 상기 보호벽의 내측에 상기 액정층을 형성한 후, 상기 보호벽의 상부 측 개방부를 덮는 보호층을 형성하는 것을 더 포함한다.
본 발명의 실시 예에 의하면, 새로운 게이트 절연 물질을 갖는 트랜지스터, 및 이의 제조 방법이 제공된다.
또한, 본 발명의 실시 예에 의하면, 낮은 공정 비용으로 제조 가능한 트랜지스터, 및 이의 제조 방법이 제공된다.
또한, 본 발명의 실시 예에 의하면, 높은 정공 이동도를 갖는 유기전계효과 트랜지스터, 및 이의 제조 방법이 제공된다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 트랜지스터의 단면도이다.
도 2는 본 발명의 일 실시 예에 따른 트랜지스터의 평면도이다.
도 3은 본 발명의 다른 일 실시 예에 따른 트랜지스터의 단면도이다.
도 4a 내지 도 4e는 도 3에 도시된 실시 예에 따른 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 5 내지 도 6은 본 발명의 실시 예에 따른 트랜지스터의 동작 메커니즘을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 트랜지스터의 드레인 전압에 따른 드레인 전류의 변화를 게이트 전압별로 보여주는 그래프이다.
도 8은 본 발명의 일 실시 예에 따른 트랜지스터의 게이트 전압에 따른 드레인 전류의 변화를 보여주는 그래프이다.
도 2는 본 발명의 일 실시 예에 따른 트랜지스터의 평면도이다.
도 3은 본 발명의 다른 일 실시 예에 따른 트랜지스터의 단면도이다.
도 4a 내지 도 4e는 도 3에 도시된 실시 예에 따른 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 5 내지 도 6은 본 발명의 실시 예에 따른 트랜지스터의 동작 메커니즘을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 트랜지스터의 드레인 전압에 따른 드레인 전류의 변화를 게이트 전압별로 보여주는 그래프이다.
도 8은 본 발명의 일 실시 예에 따른 트랜지스터의 게이트 전압에 따른 드레인 전류의 변화를 보여주는 그래프이다.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술하는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되지 않으며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 갖는다. 공지된 구성에 대한 일반적인 설명은 본 발명의 요지를 흐리지 않기 위해 생략될 수 있다. 본 발명의 도면에서 동일하거나 상응하는 구성에 대하여는 가급적 동일한 도면부호가 사용된다. 본 발명에서 구성 A가 구성 'B 상'에 형성된다는 것은 다른 물질이 개재되지 않은 채로 B의 상면에 직접 접촉되도록 A가 형성되는 것은 물론, A와 B 사이에 하나 또는 복수의 다른 물질이 개재된 채로 형성되는 것을 포함하는 의미일 수 있다.
본 발명의 일 실시 예에 따른 트랜지스터는 기판, 기판 상에 형성되는 드레인 전극, 기판 상에 드레인 전극과 이격되어 형성되는 소스 전극, 기판 상에 형성되고, 드레인 전극과 소스 전극 간을 전기적으로 연결하는 채널 영역을 포함하는 채널층, 기판 상에 채널 영역과 이격되어 형성되는 게이트 전극, 및 기판 상에 채널층과 게이트 전극을 연결하도록 형성되는 액정층을 포함한다. 액정층은 채널 영역과 게이트 전극 간을 절연하는 게이트 절연층으로서의 기능을 갖는다. 본 발명의 실시 예에 의하면, 높은 정공 이동도를 갖는 동시에, 낮은 공정 비용으로 제조 가능한 트랜지스터가 제공된다.
도 1은 본 발명의 일 실시 예에 따른 트랜지스터의 단면도이고, 도 2는 본 발명의 일 실시 예에 따른 트랜지스터의 평면도이다. 도 1 내지 도 2를 참조하면, 본 발명의 일 실시 예에 따른 트랜지스터(100)는 기판(110), 드레인 전극(120), 소스 전극(130), 게이트 전극(140), 채널층(150), 및 액정층(160)을 포함한다. 기판(110)은 실리콘(silicon) 기판, 유리 기판 또는 플라스틱(plastic) 기판 등으로 제공될 수 있다. 플라스틱 기판은 예시적으로, 폴리이미드(polyimide), 폴리에틸렌 나프탈레이트(polyethylenenaphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 등의 고분자 화합물로 형성될 수 있다.
드레인 전극(120)과 소스 전극(130)은 기판(110) 상에 서로 이격되어 형성될 수 있다. 드레인 전극(120)과 소스 전극(130)은 도전성 물질을 포함할 수 있다. 소스 전극(130)은 소스 전압을 인가받도록 채널층(150) 외부로 연장 형성되는 돌출 전극 구조(132)를 갖는다. 드레인 전극(120)과 소스 전극(130)은 금속, 금속화합물 또는 전도성 유기고분자를 포함할 수 있다. 드레인 전극(120)과 소스 전극(130)은 예시적으로, 금(Au), 은(Ag), 아연(Zn), 구리(Cu), 알루미늄(Al), 니켈(Ni), 인듐주석산화물(ITO), 카본나노튜브(carbon nano tube), 폴리머 등의 도전성 물질, 페이스트(paste) 또는 잉크(ink), 혹은 황화 텅스텐과 같은 투명 전극 등으로 형성될 수 있다.
게이트 전극(140)은 기판(110) 상에 형성될 수 있다. 게이트 전극(140)은 드레인 전극(120)과 소스 전극(130) 사이의 영역으로부터 이격되어 형성될 수 있다. 즉, 게이트 전극(140)은 채널층(150) 중에서 드레인 전극(120)과 소스 전극(130) 간에 형성되는 채널 영역(152)과 이격되어 형성될 수 있다. 게이트 전극(140)은 드레인 전극(120) 또는 소스 전극(130)을 기준으로 채널 영역(152)의 반대 측 영역에 형성될 수 있다. 게이트 전극(140)은 도전성 재질로 형성될 수 있다. 게이트 전극(140)은 일함수(work function)이 4.7 ~ 5.3 eV 인 전극이 사용될 수 있다. 게이트 전극(140)은 예시적으로, 은(Ag), 니켈(Ni), 또는 금(Au)과 같은 도전성 물질로 형성될 수 있다.
채널층(150)은 기판(110) 상에 형성될 수 있다. 채널층(150)은 드레인 전극(120)과 소스 전극(130)을 전기적으로 연결하도록 형성될 수 있다. 즉, 채널층(150)은 드레인 전극(120)과 소스 전극(130) 간을 전기적으로 연결하는 채널 영역(152)을 포함한다. 채널층(160)은 드레인 전극(120)과 소스 전극(130)에 직접 접촉하도록 형성될 수도 있고, 도전성을 갖는 하나 이상의 다른 물질을 매개로 간접적으로 드레인 전극(120)과 소스 전극(130)에 연결될 수도 있다. 채널층(150)은 드레인 전극(120)과 소스 전극(130)을 덮는 형태로 제공될 수 있다. 채널층(150)은 유기 반도체층, 무기 반도체층 또는 유무기 혼합 반도체층을 포함할 수 있다. 유기 반도체층은 폴리머 활성층을 포함할 수 있다. 채널층(150)을 잘 구부러지고 유연성을 갖는 유기 반도체층으로 형성하여 유연 트랜지스터를 구현할 수 있다.
유기 반도체층은 예시적으로, 폴리-3-헥실티오핀(poly(3-hexylthiophene), P3HT), 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 루브렌(rubrene), 코로넨(coronene), 페릴렌(perylene), 루브렌(rubrene), 프탈로시아닌(phthalocyanine) 혹은 이들의 유도체, 티오펜(thiophene)을 포함하는 공액계 고분자 유도체, 폴리-9,9-디옥틸플루오리네코-바이티오핀(poly(9,9-dioctylfluoreneco-bithiophene), F8T2), 폴리-3,3-디도데실쿼터-티오핀(poly(3,3-didodecylquarter-thiophene), PQT-12) 또는 폴리-2,5-비스-3-테트라에실티오핀-2-일-티에노-3,2-b-티오핀(poly (2,5-bis(3-tetradecylthiophen-2-yl)thieno(3,2-b)thiophene, PBTTT), 플루오렌(fluorene)을 포함하는 공액계 고분자 유도체 중 하나 이상의 물질로 형성될 수 있다.
액정층(160)은 기판(110)과 채널층(150) 상에 형성될 수 있다. 액정층(160)은 채널층(150)의 채널 영역(152)으로부터 게이트 전극(140)으로 연장하여 형성될 수 있다. 액정층(160)은 채널층(150)과 게이트 전극(140)을 연결하도록 형성될 수 있다. 본 발명의 실시 예에서, 액정층(160)은 채널층(150)의 채널 영역(152)과 게이트 전극(140) 간을 절연하는 게이트 절연층으로서의 기능을 갖는다. 본 발명의 실시 예에서, 액정층(160)은 채널층(150)의 채널 영역(152) 측 상면과 게이트 전극(140)에 동시에 접촉되도록 형성될 수 있다. 액정층(160)은 게이트 전극(140)의 전압에 따라 분자 배향이 변화되는 액정 분자들을 포함할 수 있다. 액정층(160)은 예시적으로, 네마틱(nematic) 액정 분자들을 포함할 수 있다. 액정층(160)은 예시적으로, 4-시아노-4'펜틸바이페닐(4-cyano-4'pentylbiphenyl, 5CB) 액정 분자들을 포함할 수 있다.
도 3은 본 발명의 다른 일 실시 예에 따른 트랜지스터의 단면도이다. 도 3의 실시 예를 설명함에 있어서, 도 1 내지 도 2의 실시 예와 동일하거나 상응하는 구성에 대하여는 중복되는 설명을 생략할 수 있다. 도 3의 실시 예에 따른 트랜지스터(100)는 보호벽(170)과 보호층(180)을 더 포함한다. 보호벽(170)은 채널층(150) 및 게이트 전극(140) 상에, 채널 영역(152)과 게이트 전극(140)의 적어도 일부를 둘러싸도록 형성될 수 있다. 보호벽(170)은 예를 들어, 사각 등의 형태로 채널 영역(152)과 게이트 전극(140)을 포함하는 영역의 둘레를 따라 형성될 수 있다. 액정층(160)은 보호벽(170)의 내측에 형성될 수 있다. 보호층(180)은 보호벽(170)의 상부 측 개방부를 덮을 수 있다.
액체와 유사한 액정층(160)이 직접적으로 공기에 노출되면 외부 물리적 접촉에 대해 취약하며, 액정층(160)의 파괴를 초래할 수 있기 때문에, 보호벽(170) 내에 액정층(160)을 형성한 후, 액정층(160)을 얇은 보호막 필름(protective film skin)과 같은 보호층(180)으로 덮어 액정층(170)을 보호한다. 본 발명의 일 실시 예에서, 보호벽(170) 및 보호층(180)은 폴리머 필름을 포함할 수 있다. 보호벽(170)과 보호층(180)은 폴리(에틸렌 테레프탈레이트)(poly(ethylene terephthalate), PET)를 포함할 수 있다.
도 4a 내지 도 4e는 도 3에 도시된 실시 예에 따른 트랜지스터의 제조 방법을 설명하기 위한 도면이다. 도 3 및 도 4a를 참조하면, 기판(110) 상에 드레인 전극(120), 소스 전극(130), 및 게이트 전극(140)이 형성된다. 드레인 전극(120), 소스 전극(130), 및 게이트 전극(140)은 기판(110) 상에 도전막(미도시)을 형성하거나, 도전막(미도시)을 형성한 후 패터닝하여 형성하거나, 혹은 패터닝된 마스크로 기판(110)을 덮고 도전막을 형성하는 등의 방법으로 형성할 수 있다.
드레인 전극(120), 소스 전극(130), 및 게이트 전극(140)은 예시적으로, 열 증착(thermal evaporation), 전자빔 증착(E-beam evaporation), 스퍼터링(sputtering), 마이크로 컨택 프린팅(micro contact printing) 또는 나노 임프린팅(nano imprinting) 등의 공정에 의해 형성될 수 있다. 드레인 전극(120), 소스 전극(130), 및 게이트 전극(140)은 예시적으로, 금(Au), 은(Ag), 아연(Zn), 구리(Cu), 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 인듐주석산화물(ITO), 카본나노튜브(carbon nano tube), 폴리머 등의 도전성 물질, 페이스트(paste) 또는 잉크(ink)를 포함할 수 있다.
게이트 전극(140)은 드레인 전극(120)과 소스 전극(130) 사이의 영역으로부터 이격되어 형성될 수 있다. 즉, 게이트 전극(140)은 채널층(150) 중에서 드레인 전극(120)과 소스 전극(130) 간에 형성되는 채널 영역(152)과 이격되어 형성될 수 있다. 게이트 전극(140)은 드레인 전극(120) 또는 소스 전극(130)을 기준으로 채널 영역(152)의 반대 측 영역에 형성될 수 있다.
도 3 및 도 4b를 참조하면, 기판(110) 상에 채널층(150)이 형성된다. 채널층(150)은 드레인 전극(120), 소스 전극(130), 및 게이트 전극(140)의 일부를 덮도록 형성될 수 있다. 드레인 전극(120)과 소스 전극(130) 사이에 채널 영역(152)이 형성된다. 채널 영역(152)은 드레인 전극(120)과 소스 전극(130) 간을 전기적으로 연결한다. 채널층(150)은 스핀 코팅, 잉크젯 프린팅 또는 진공 증착 등의 공정을 통해 형성될 수 있다. 채널층(150)은 유기 반도체층, 무기 반도체층 또는 유무기 혼합 반도체층을 포함할 수 있다. 유기 반도체층은 폴리머 활성층을 포함할 수 있다.
도 4d는 도 4c의 평면도이다. 도 3, 도 4c 내지 도 4d를 참조하면, 기판(110) 상에 보호벽(170)이 형성된다. 보호벽(170)은 채널층(150) 및 게이트 전극(140) 상에, 채널 영역(152)과 게이트 전극(140)의 적어도 일부를 둘러싸도록 형성될 수 있다. 보호벽(170)은 예를 들어, 사각 등의 형태로 채널 영역(152)과 게이트 전극(140)을 포함하는 영역의 둘레를 따라 형성될 수 있다. 보호벽(170)은 폴리(에틸렌 테레프탈레이트)(poly(ethylene terephthalate), PET)와 같은 폴리머 물질을 포함할 수 있다.
도 3 및 도 4e를 참조하면, 채널층(150)과 게이트 전극(140) 상에 액정 분자들을 도포하여 액정층(160)을 형성한다. 액정층(160)은 보호벽(170)의 내측에 형성될 수 있다. 액정층(160)은 채널층(150)의 채널 영역(152)으로부터 게이트 전극(140)으로 연장하여 형성될 수 있다. 즉, 액정층(160)은 채널층(150)과 게이트 전극(140)을 연결하도록 형성될 수 있다. 본 발명의 실시 예에서, 액정층(160)은 채널층(150)의 채널 영역(152) 측 상면과 게이트 전극(140)에 동시에 접촉되도록 형성될 수 있다. 액정층(160)은 예시적으로, 네마틱(nematic) 액정 분자들을 포함할 수 있다.
도 3을 참조하면, 액정층(160)이 보호벽(170) 내에 채워진 후, 보호벽(170)의 상부 측 개방부를 덮는 보호층(180)을 형성함으로써, 본 발명의 실시 예에 따른 트랜지스터(100)가 제조된다. 보호층(180)은 폴리(에틸렌 테레프탈레이트)(poly(ethylene terephthalate), PET)와 같은 폴리머 물질로 이루어진 필름을 포함할 수 있다. 도 3에 도시된 실시 예에 따른 트랜지스터(100)는 p형 트랜지스터(p-type transistor) 특성을 갖는다. 본 발명의 실시 예에 따른 트랜지스터(100)는 채널 영역(152)과 게이트 전극(140) 간의 비교적 먼 거리에 따른 높은 문턱 전압(threshold voltage)에 불구하고, 높은 온/오프 비율(on/off ratio)과 정공 이동도(hole mobility)를 갖는다.
도 5 내지 도 6은 본 발명의 실시 예에 따른 트랜지스터의 동작 메커니즘을 설명하기 위한 도면이다. 게이트 전압이 0 V 일 때, 도 5에 도시된 바와 같이, 액정층(160)이 채널층(150) 위에 형성되면, 액정층(160)의 분자들은 무작위적이지만 채널층(150)의 표면 특징 때문에 부분적으로 배향되는 정렬 상태를 나타낸다. 게이트 전압에 낮은 전압(예를 들어, -60 V)이 인가되면, 도 6에 도시된 바와 같이, 드레인 전극(120)과 소스 전극(130) 사이의 채널 영역 주변의 대부분의 액정 분자들은 거의 완벽하게 드레인-소스 방향으로 정렬된다. 즉, 게이트 전극(140)에 의해 형성되는 전계에 의하여, 채널층(150)의 채널 영역 주변의 액정 분자들이 간접적으로 정렬되는 결과, 채널층(150)의 채널 영역에 전하가 유도된다. 즉, 액정층(160)은 게이트 절연층으로서의 기능을 수행할 수 있으며, 게이트 전극(140)의 전압에 따라 액정층(160)의 액정 분자 배향이 정렬되고, 강한 쌍극자 효과에 의해 채널 영역(152)의 유도 전하 밀도가 변화한다. 따라서, 게이트 전극(140)에 인가되는 전압을 조절하여 트랜지스터(100)의 턴온/턴오프(turn-on/turn-off) 동작을 제어할 수 있다.
< 실시 예 1 >
인듐-주석 산화물(Indium-Tin Oxide) 코팅된 유리 기판(glass substrate)을 패터닝하는 것에 의해, 기판상에 드레인 전극, 소스 전극, 및 게이트 전극을 형성한 후 세정하였다. 소스 전극과 드레인 전극 간의 채널 길이(channel length)는 15 μm 로 하였다. 소스 전극과 게이트 전극 간의 이격 거리 역시 15 μm 로 하였다. 소스 전극의 폭은 18 μm 로 하였다.
폴리(3-헥실티오펜)(poly(3-hexylthiophene), P3HT) 분말을 고체 농도(solid concentration)가 15~30 mg/ml 가 되도록 톨루엔(toluene)에 용해한 후, 세정된 유리 기판의 상부에 P3HT 필름을 스핀 코팅하고, 120℃ 온도로 30분간 열처리하여 채널층을 형성하였다. P3HT 필름으로는 중량평균분자량(weight-average molecular weight)이 30 kDa 이고, 다분산지수(polydispersity index)가 1.7 이고, 지역규칙성(regioregularity)이 97 % 인 것을 사용하였다. P3HT 두께는 25 nm 로 하였다.
P3HT 층 위에 중심에 사각 홀을 갖는 폴리(에틸렌 테레프탈레이트)(poly(ethylene terephthalate), PET)로 이루어진 보호벽을 100 μm 두께로 형성하였다. 보호벽 내의 사각 홀 내에 4-시아노-4'펜틸바이페닐(4-cyano-4'pentylbiphenyl, 5CB)(Sigma-Aldrich)을 도포하여, 채널층과 게이트 전극의 상부에 액정층을 100 μm 두께로 형성하였다. 액정층이 충진된 보호벽의 상부에 PET 필름을 형성하여 액정-게이트 유기전계효과 트랜지스터(Liquid Crystal gated Organic Field Effect Transistor; LC-g-OFET) 트랜지스터를 제조하였다. 액정-게이트 유기전계효과 트랜지스터의 특성을 반도체 분석 장치(semiconductor analyzer)(Keithley 4200 SCS)를 구비한 측정 시스템을 이용하여 측정하였다.
도 7은 본 발명의 일 실시 예에 따른 트랜지스터의 드레인 전압에 따른 드레인 전류의 변화를 게이트 전압별로 보여주는 그래프이고, 도 8은 본 발명의 일 실시 예에 따른 트랜지스터의 게이트 전압에 따른 드레인 전류의 변화를 보여주는 그래프이다. 도 7에서, 게이트 전압(VG)은 0 V 에서 -60 V 로 10 V 간격으로 변화되었다. 도 7의 도시로부터, 본 발명의 실시 예에 다른 트랜지스터는 트랜지스터 특성을 갖는 것을 알 수 있다. 드레인 전류(ID)는 드레인 전압(VD)이 증가할수록 급격하게 커진다. 게이트 전압(VG)의 크기가 증가함에 따라 드레인 전류(ID)는 증가한다. 도 8을 참조하면, 드레인 전압(VD)이 -1 V 일 때, 게이트 전압(VG)이 -20 V 보다 작아지는 순간 드레인 전류(ID)는 급격하게 증가하며, 온/오프 비(RON / OFF)는 4000 으로 높은 값을 갖는다.
본 발명의 실시 예에 따른 트랜지스터는 소자 그 자체뿐만 아니라 극미세 물리적 자극이나 화학적 자극에 감응할 수 있는 소자로 응용이 가능하며, 다양한 터치 센서로 적용될 수 있다. 본 발명의 실시 예에 따른 트랜지스터는 간단한 구조를 가지며, 모든 공정이 상온에서 용이하게 진행될 수 있으며, 플라스틱 필름 기판으로 소자를 제작할 수 있기 때문에 낮은 비용으로 제조 가능하다. 본 발명의 실시 예에 따른 트랜지스터는 유연한 플라스틱 필름과 투명한 전극을 사용하여 유연한 투명 액정-디스플레이를 구현하는데 활용될 수 있다.
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.
100: 트랜지스터
110: 기판
120: 드레인 전극
130: 소스 전극
140: 게이트 전극
150: 채널층
160: 액정층
170: 보호벽
180: 보호층
110: 기판
120: 드레인 전극
130: 소스 전극
140: 게이트 전극
150: 채널층
160: 액정층
170: 보호벽
180: 보호층
Claims (18)
- 기판;
상기 기판 상에 형성되는 드레인 전극;
상기 기판 상에 상기 드레인 전극과 이격되어 형성되는 소스 전극;
상기 기판 상에 형성되고, 상기 드레인 전극과 상기 소스 전극 간을 전기적으로 연결하는 채널 영역을 포함하는 채널층;
상기 기판 상에 상기 채널 영역과 이격되어 형성되는 게이트 전극; 및
상기 기판 상에 상기 채널층과 상기 게이트 전극을 연결하도록 형성되는 액정층을 포함하는 트랜지스터. - 제1 항에 있어서,
상기 액정층은, 상기 채널층의 상기 채널 영역 측 상면과 상기 게이트 전극에 동시에 접촉되도록 형성되는 트랜지스터. - 제1 항에 있어서,
상기 게이트 전극은, 상기 드레인 전극 또는 상기 소스 전극을 기준으로 상기 채널 영역의 반대 측 영역에 형성되는 트랜지스터. - 제1 항에 있어서,
상기 액정층은 상기 게이트 전극의 전압에 따라 분자 배향이 변화되는 액정 분자들을 포함하는 트랜지스터. - 제1 항에 있어서,
상기 액정층은 네마틱 액정 분자들을 포함하는 트랜지스터. - 제1 항에 있어서,
상기 액정층은 4-시아노-4'펜틸바이페닐을 포함하는 트랜지스터. - 제1 항에 있어서,
상기 채널층은 유기 반도체층을 포함하는 트랜지스터. - 제1 항에 있어서,
상기 액정층은, 상기 채널 영역과 상기 게이트 전극 간을 절연하는 게이트 절연층으로서의 기능을 갖는 트랜지스터. - 제1 항에 있어서,
상기 채널층 및 상기 게이트 전극 상에, 상기 채널 영역과 상기 게이트 전극의 적어도 일부를 둘러싸도록 형성되는 보호벽을 더 포함하고,
상기 액정층은 상기 보호벽의 내측에 형성되는 트랜지스터. - 제9 항에 있어서,
상기 보호벽의 상부 측 개방부를 덮는 보호층을 더 포함하는 트랜지스터. - 제10 항에 있어서,
상기 보호벽 및 상기 보호층은 폴리머 필름을 포함하는 트랜지스터. - 제10 항에 있어서,
상기 보호벽 및 상기 보호층은 폴리에틸렌 테레프탈레이트를 포함하는 트랜지스터. - 드레인 전극;
상기 드레인 전극과 이격된 소스 전극;
상기 드레인 전극과 상기 소스 전극 간을 전기적으로 연결하는 채널 영역을 포함하는 채널층;
상기 채널 영역과 이격된 게이트 전극;
상기 채널층 상에 형성되고, 상기 채널 영역으로부터 상기 게이트 전극으로 연장하여 형성되는 액정층을 포함하는 트랜지스터. - 제13 항에 있어서,
상기 액정층은, 상기 채널 영역과 상기 게이트 전극 간을 절연하는 게이트 절연층으로서의 기능을 갖는 트랜지스터. - 기판 상에 드레인 전극과 소스 전극을 형성하는 것;
상기 기판 상에 상기 드레인 전극 및 상기 소스 전극 사이의 영역과 이격되도록 게이트 전극을 형성하는 것;
상기 기판 상에 상기 드레인 전극 및 상기 소스 전극 간을 전기적으로 연결하는 채널 영역을 포함하는 채널층을 형성하는 것;
상기 기판 상에 상기 채널층과 상기 게이트 전극을 연결하도록 액정층을 형성하는 것을 포함하는 트랜지스터의 제조 방법. - 제15 항에 있어서,
상기 액정층을 형성하는 것은, 상기 채널층의 상기 채널 영역 측 상면과 상기 게이트 전극에 동시에 접촉되도록 상기 액정층을 형성하는 트랜지스터의 제조 방법. - 제15 항에 있어서,
상기 채널층 및 상기 게이트 전극 상에, 상기 채널 영역과 상기 게이트 전극의 적어도 일부를 둘러싸도록 보호벽을 형성하는 것을 더 포함하고,
상기 액정층을 형성하는 것은, 상기 보호벽의 내측에 상기 액정층을 형성하는 트랜지스터의 제조 방법. - 제17 항에 있어서,
상기 보호벽의 내측에 상기 액정층을 형성한 후, 상기 보호벽의 상부 측 개방부를 덮는 보호층을 형성하는 것을 더 포함하는 트랜지스터의 제조 방법.
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