KR100998978B1 - 듀얼 게이트 절연막을 갖는 유기 박막 트랜지스터 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 유기 박막 트랜지스터 및 그의 제조 방법에 관한 것으로, 게이트 전극의 단선을 방지하고, 안정적인 전류특성을 확보할 수 있는 듀얼 게이트 절연막을 갖는 유기 박막 트랜지스터 및 그의 제조 방법을 제공하기 위한 것이다. 본 발명에 따르면, 게이트 전극이 기판의 상부면에 형성된다. 유기 소재의 듀얼 게이트 절연막이 기판의 상부면에 게이트 전극을 덮도록 형성된다. 소스-드레인 전극이 게이트 전극 위의 듀얼 게이트 절연막 위에 형성되며, 게이트 전극을 중심으로 양쪽에 각각 형성된다. 그리고 유기 반도체층이 소스-드레인 전극을 연결하는 형성된다. 이때 듀얼 게이트 절연막은 게이트 전극을 덮는 제1 게이트 절연막과, 제1 게이트 절연막보다는 두껍게 제1 게이트 절연막 위에 형성된 제2 게이트 절연막을 포함한다.
듀얼, 게이트 절연막, 단선, PVP, 탈포
Description
본 발명은 유기 박막 트랜지스터 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 게이트 전극의 단선을 방지하고, 안정적인 전류특성을 확보할 수 있는 듀얼 게이트 절연막을 갖는 유기 박막 트랜지스터 및 그의 제조 방법에 관한 것이다.
디스플레이에 많이 이용되고 있는 박막 트랜지스터(Thin Film Transistor; TFT)는 대부분 비정질 실리콘 반도체 또는 다결정 실리콘 반도체, 산화 실리콘 절연막 및 금속 전극으로 이루어져 있다. 다양한 유기재료의 개발에 따라 유기 재료를 이용한 유기 박막 트랜지스터(Organic Thin Film Transistor; OTFT)를 개발하고자 하는 연구가 전세계적으로 활발히 진행되고 있다.
최근에는 종이처럼 말아서 휴대할 수 있는 플렉서블 디스플레이 기술 개발 경쟁이 치열해지고 있다. 플렉서블 디스플레이를 구현하기 위해서 기존의 실리콘을 재료로 한 트랜지스터에서 구부림이 가능한 유기 박막 트랜지스터로의 대체가 필요하다. 또한 액정 표시 장치, 유기 전기 발광 디스플레이 등에서 플라스틱을 기판으 로 하는 플라스틱 디스플레이의 연구가 진행되고 있다.
특히 스마트 카드, 전자 종이, 전자 책 등은 기본적으로 플라스틱 기판을 사용하므로, 플라스틱 기판 위에 트랜지스터를 용이하게 제조할 수 있는 유기 박막 트랜지스터의 개발이 요구되고 있는 실정이다.
이와 같은 유기 박막 트랜지스터는 기판 위에 게이트 전극이 형성되고, 게이트 전극을 덮는 게이트 절연막이 형성되고, 게이트 절연막 위에 소스-드레인 전극과 유기 반도체층이 형성된 구조를 갖는다.
이때 게이트 절연막은 단위 픽셀의 절연체로의 역할 뿐만 아니라 픽셀 어레이의 하부 스캔 배선라인과 상부 데이터 배선라인 간의 절연 역할도 수행한다. 유기 박막 트랜지스터에서 대면적으로 형성되는 게이트 절연막의 역할은 게이트 절연막을 중심으로 상하로 형성되는 배선 사이의 전기적 단선이 발생되는 것을 방지하는 것이며, 특히 게이트 전극의 전기적 단선이 발생되는 것을 방지하는 것이다.
그런데 게이트 절연막은 소재로 유기 절연체를 사용하고 단일층으로 형성되기 때문에, 게이트 절연막 내에 다량의 미세 핀홀이 존재하게 된다. 이와 같은 다량의 미세 핀홀은 누설전류가 흐르는 통로로서의 역할을 수행하기 때문에, 게이트 절연막의 절연체로의 능력을 감소시킨다. 더욱이 다량의 미세 핀홀은 게이트 전극 위에 유기 반도체층을 형성할 때, 갈바닉 부식(galvanic corrosion)에 의한 게이트 전극의 단선을 유발시킬 수 있다. 즉 게이트 절연막이 절연체로서의 역할을 제대로 수행하지 못하는 문제가 발생될 수 있다.
따라서, 본 발명의 목적은 유기 게이트 절연막 내에 존재하는 다량의 미세 핀홀로 인한 발생되는 게이트 전극의 단선을 방지하고, 안정적인 전류특성을 확보할 수 있는 듀얼 게이트 절연막을 갖는 유기 박막 트랜지스터 및 그의 제조 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위하여, 본 발명은 기판의 상부면에 게이트 전극을 형성하는 단계와, 상기 기판의 상부면에 상기 게이트 전극을 덮는 유기 소재의 듀얼 게이트 절연막을 형성하는 단계와, 상기 게이트 전극 위의 상기 듀얼 게이트 절연막 위에 형성하며, 상기 게이트 전극을 중심으로 양쪽에 각각 소스-드레인 전극을 형성하는 단계와, 상기 소스-드레인 전극을 연결하는 유기 반도체층을 형성하는 단계를 포함하며, 상기 듀얼 게이트 절연막을 형성하는 단계는 상기 게이트 전극을 덮는 제1 게이트 절연막을 형성하는 단계와, 상기 제1 게이트 절연막보다는 두껍게 상기 제1 게이트 절연막 위에 제2 게이트 절연막을 형성하는 단계를 포함하는 듀얼 게이트 절연막을 갖는 유기 박막 트랜지스터의 제조 방법을 제공한다.
본 발명에 따른 제조 방법에 있어서, 상기 듀얼 게이트 절연막의 소재는 폴리비닐페놀(Polyvinylphenol; PVP)이다.
본 발명에 따른 제조 방법에 있어서, 상기 듀얼 게이트 절연막을 형성하는 단계는 PVP를 액상의 PVP 용액으로 제조하는 단계와, 상기 PVP 용액을 1000 내지 2000rpm으로 8 내지 12분 동안 탈포하는 단계를 더 포함한다. 이때 상기 탈포된 PVP 용액으로 상기 제1 및 제2 게이트 절연막을 형성한다.
본 발명에 따른 제조 방법에 있어서, 상기 제1 게이트 절연막을 형성하는 단계는 상기 탈포된 PVP 용액을 상기 게이트 전극을 덮도록 도포하는 단계와, 상기 도포된 PVP 용액을 105 내지 115도에서 열처리하는 단계를 포함한다.
본 발명에 따른 제조 방법에 있어서, 상기 제2 게이트 절연막을 형성하는 단계는 상기 탈포된 PVP 용액을 상기 제1 게이트 절연막 위에 도포하는 단계와, 상기 도포된 PVP 용액을 180도 내지 220도에서 열처리하는 단계를 포함한다.
본 발명은 또한, 기판, 게이트 전극, 듀얼 게이트 절연막, 소스-드레인 전극 및 유기 반도체층을 포함하여 구성되는 듀얼 게이트 절연막을 갖는 유기 박막 트랜지스터를 제공한다. 상기 게이트 전극은 상기 기판의 상부면에 형성된다. 상기 유기 소재의 듀얼 게이트 절연막은 상기 기판의 상부면에 형성되며 상기 게이트 전극을 덮는다. 상기 소스-드레인 전극은 상기 게이트 전극 위의 상기 듀얼 게이트 절연막 위에 형성되며, 상기 게이트 전극을 중심으로 양쪽에 각각 형성된다. 그리고 상기 유기 반도체층은 상기 소스-드레인 전극과, 상기 소스-드레인 전극 사이에 노출된 상기 듀얼 게이트 절연막 부분을 덮는다. 특히 상기 듀얼 게이트 절연막은 상기 게이트 전극을 덮는 제1 게이트 절연막과, 상기 제1 게이트 절연막보다는 두껍게 상기 제1 게이트 절연막을 덮는 제2 게이트 절연막을 포함하여 구성된다.
본 발명에 따른 유기 박막 트랜지스터는 듀얼 게이트 절연막을 포함하기 때 문에, 안정적인 전류특성을 확보하면서 게이트 전극의 단선을 방지할 수 있다. 즉 제1 게이트 절연막을 형성할 때 105도 내지 115도에서의 열처리 공정을 수행함으로써, 도 8에 도시된 바와 같이, 충전전류 특성의 저하없이 게이트 전극의 단선을 방지할 수 있다.
제1 게이트 절연막을 제2 게이트 절연막에 비해서 상대적으로 얇게 형성함으로써 안정적인 전류특성을 향상시키고, 제2 게이트 절연막을 제1 게이트 절연막에 비해서 상대적으로 두껍게 형성함으로써 핀홀에 의한 게이트 전극의 단선을 방지한다.
그리고 제2 게이트 절연막을 형성할 때 180 내지 220도에서 열처리 공정을 수행함으로써, 후속 공정에서 사용되는 아세톤 등의 유기 용매에 대한 내화학성을 확보할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
본 실시예에 따른 듀얼 게이트 절연막을 갖는 유기 박막 트랜지스터의 제조 방법은, 도 1 및 도 2에 도시된 바와 같이, 기판을 준비하는 단계(S61), 기판의 상부면에 게이트 전극을 덮는 유기 소재의 듀얼 게이트 절연막을 형성하는 단계(S63), 게이트 전극 위의 듀얼 게이트 절연막 위에 소스-드레인 전극을 형성하는 단계(S65) 및 소스-드레인 전극을 형성하는 유기 반도체층을 형성하는 단계(S67)를 포함하여 구성된다.
특히 S65단계의 듀얼 게이트 절연막을 형성하는 단계는, 폴리비닐페놀(Polyvinylphenol; PVP)을 액상의 PVP 용액으로 제조하는 단계(S651), PVP 용액을 탈포하는 단계(S653), 탈포된 PVP 용액을 게이트 전극을 덮도록 도포하여 제1 게이트 절연막을 형성하는 단계(S655) 및 탈포된 PVP 용액을 제1 게이트 절연막 위에 도포하여 제2 게이트 절연막을 형성하는 단계(S657)를 포함한다. 제2 게이트 절연막은 제1 게이트 절연막에 비해서 두껍게 형성한다.
이와 같은 본 실시예의 제조 방법에 따라 제조된 유기 박막 트랜지스터는 듀얼 게이트 절연막을 포함하기 때문에, 안정적인 전류특성을 확보하면서 게이트 전극의 단선을 방지할 수 있다.
구체적으로 본 실시예에 따른 유기 박막 트랜지스터(100)의 제조 방법을 도 1 내지 도 8을 참조하여 설명하면 다음과 같다. 여기서 도 3 내지 도 7은 본 실시예에 따른 유기 박막 트랜지스터(100)의 제조 방법에 따른 각 단계를 보여주는 단면도들이다. 도 8은 제1 게이트 절연막(31)을 형성할 때 열처리 온도에 따른 캐패시턴스 및 누설전류를 보여주는 그래프이다.
먼저 도 3에 도시된 바와 같이, S61단계에서 유기 박막 트랜지스터로 사용할 기판(10)을 준비한다. 기판(10)으로는 유리 기판, 플라스틱 기판 또는 금속 기판이 사용될 수 있다.
유리 기판은 실리콘 산화물, 실리콘 질화물 등으로 이루어질 수 있다. 플라스틱 기판은 절연성 유기물로 이루어질 수 있는데, 예를 들면, 폴리에테르술폰(polyethersulphone; PES), 폴리아크릴레이트(polyacrylate: PAR), 폴리에테르이 미드(polyetherimide; PEI), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate; PEN), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate; PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리아세테이트(cellulose triacetate; CTA), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinonate; CAP)로 이루어진 그룹으로부터 선택되는 유기물로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 금속 기판은 탄소(C), 철(Fe), 크롬(Cr), 망간(Mn), 니켈(Ni), 티타늄(Ti), 몰리브덴(Mo), 스테인레스 스틸(SUS), Invar 합금, ZInconel 합금 및 Kovar 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있으나, 이에 한정되는 것은 아니다. 금속 기판은 금속 박막(metal foil)일 수 있다. 이 중에서 플렉시블 특성을 얻기 위한 기판(10)으로는 플라스틱 기판 또는 금속 기판을 사용할 수 있다.
다음으로 S63단계에서 기판(10) 상부면에 게이트 전극(20)을 형성한다. 게이트 전극(20)은 프린팅 방법 또는 증착 방법으로 기판(10) 상부면에 형성한 후 패터닝하여 형성한다. 프린팅 방법으로는 잉크젯팅, 스크린 프린팅, 마이크로 컨택 등이 사용될 수 있다. 증착 방법으로는 E-beam 또는 스퍼터링(sputtering) 방법 등이 사용될 수 있다. 게이트 전극(20)을 프린팅 방법으로 형성하는 경우, 게이트 전극(20)의 소재로 은 페이스트(Ag paste), 금 페이스트(Au paste) 또는 PEDOT(polyethylenedioxythiophene)-PSS(polystyrenesulfonate)가 사용될 수 있다. 게이트 전극(20)을 증착 방법으로 형성하는 경우, 게이트 전극(20)의 소재로 금(Au), 백금(Pt), 크롬(Cr), 몰리브덴(Mo), 니켈(Ni), 알루미늄(Al) 또는 이들의 합금 중에 하나가 사용될 수 있다. 또한 게이트 전극(20)으로는 폴리 실리콘, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 무기 산화막 소재가 사용될 수 있다.
다음으로 도 4 및 도 5에 도시된 바와 같이, S65단계에서 기판(10)의 상부면에 게이트 전극(20)을 덮는 유기 소재의 듀얼 게이트 절연막(30)을 형성한다. 듀얼 게이트 절연막(30)의 소재로는 PVP가 사용된다. 듀얼 게이트 절연막(30)을 형성하는 방법으로는 진공증착, 스핀코팅, 슬릿코팅, 스크린 프린팅 등의 다양한 방법이 사용될 수 있다.
S65단계의 듀얼 게이트 절연막(30)을 형성하는 단계를 구체적으로 설명하면 다음과 같다. 먼저 S651단계에서 PVP를 액상의 PVP 용액으로 제조한다. S653단계에서 제조된 PVP 용액에 대한 탈포 공정을 수행한다. 탈포 공정은 탈포기에 제조된 PVP 용액을 투입한 이후에 1000 내지 2000rpm으로 8 내지 12분 동안 탈포한다. 이와 같이 1000 내지 2000rpm에서 탈포 공정을 수행하는 이유는, 1000rpm 이하에서는 탈포 효과가 거의 없으며, 2000rpm을 넘어서면 PVP 용액이 응집되는 문제가 발생됩니다.
다음으로 도 4에 도시된 바와 같이, S655단계에서 탈포된 PVP 용액을 도포하여 제1 게이트 절연막(31)을 형성한다. 즉 탈포된 PVP 용액을 게이트 전극(20)을 덮도록 기판(10)의 상부면에 도포한다. PVP 용액을 도포하는 방법으로는 스핀 코팅 방법이 사용될 수 있다. 예컨대, 기판(10)의 상부면에 100nm의 제1 게이트 절연 막(31)을 형성하기 위해서, 3500rpm에서 30초간 스핀 코팅을 수행한다. 이와 같이 탈포된 PVP 용액을 균일한 두께로 도포한 이후에, 105 내지 115도에서 8 내지 12분 동안 도포된 PVP 용액에 대해 열처리 공정을 수행하여 제1 게이트 절연막(31)을 형성한다.
이와 같이 105도 내지 115도에서 열처리 공정를 수행하는 이유는, 도 8에 도시된 바와 같이, 115도 이상으로 열처리를 할 경우 누설전류에 의한 게이트 전극(20)의 단선은 방지할 수 있지만 제1 게이트 절연막(31)의 계면특성에 의한 충전전류가 낮아지는 문제가 발생될 수 있다. 반대로 105도 이하에서 열처리를 할 경우, 충전전류는 높아지나 누설전류에 의한 게이트 전극(20)이 단선되는 문제가 발생될 수 있다. 따라서 105도 내지 115도에서의 열처리 공정을 수행함으로써, 충전전류 특성의 저하없이 게이트 전극(20)의 단선을 방지할 수 있다.
이어서 도 5에 도시된 바와 같이, S657단계에서 제1 게이트 절연막(31) 위에 탈포된 PVP 용액을 도포하여 제2 게이트 절연막(33)을 형성함으로써, 듀얼 게이트 절연막(30)을 형성한다. 즉 탈포된 PVP 용액을 제1 게이트 절연막(31)을 덮도록 기판(10)의 상부면에 도포한다. PVP 용액을 도포하는 방법으로는 스핀 코팅 방법이 사용될 수 있다. 예컨대, 제1 게이트 절연막(31)의 상부면에 450nm의 제2 게이트 절연막(33)을 형성하기 위해서, 1000rpm에서 30초간 스핀 코팅을 수행한다. 이와 같이 탈포된 PVP 용액을 균일한 두께로 도포한 이후에, 180 내지 220도에서 18 내지 22분 동안 도포된 PVP 용액에 대해 열처리 공정을 수행하여 제2 게이트 절연막(33)을 형성한다.
이와 같이 180도 내지 220도에서 열처리 공정을 수행하는 이유는, 듀얼 게이트 절연막(30)의 PVP 물질이 후속공정에 사용되는 아세톤과 같은 유기 용매에 대해서 내화학성을 갖도록 하기 위해서이다.
그리고 이와 같이 제1 및 제2 게이트 절연막(31,33) 두께를 상이하게 형성하는 이유는, 제1 게이트 절연막(31)을 제2 게이트 절연막(33)에 비해서 상대적으로 얇게 형성함으로써 안정적인 전류특성을 확보하고, 제2 게이트 절연막(33)을 제1 게이트 절연막(31)에 비해서 상대적으로 두껍게 형성함으로써 핀홀에 의한 게이트 전극의 단선을 방지할 수 있기 때문이다.
한편 듀얼 게이트 절연막(30)의 소재로 PVP 이외에, 폴리올레핀(polyolefine), 폴리비닐(polyvinyl), 폴리아크릴레이트(polyacrilate), 폴리스티렌(polystyren), 폴리우레탄(polyurethane), 폴리이미드(polyimide) 및 이들의 유도체와 같은 통상의 유기물질이 사용될 수 있다.
이어서 도 6에 도시된 바와 같이, S67단계에서 소스-드레인 전극(41,43)을 형성한다. 소스-드레인 전극(41,43)은 게이트 전극(20) 위의 듀얼 게이트 절연막(30) 위에 형성되며, 게이트 전극(20)을 중심으로 양쪽에 각각 형성된다.
여기서 도면부호 41은 소스 전극을 가리키고, 도면부호 43은 드레인 전극을 가리킨다. 소스-드레인 전극(41,43)의 소재로 은 페이스트, 금 페이스트, 금(Au), 백금(Pt), 크롬(Cr), 몰리브덴(Mo), 니켈(Ni), 알루미늄(Al) 또는 이들의 합금 중에 하나가 사용될 수 있다. 소스-드레인 전극(41,43)은 프린팅 방법, 증착 방법 및 스퍼터링 방법으로 형성한다. 프린팅 방법으로는 잉크젯팅, 스크린 프린팅, 마이크 로 컨택 등이 사용될 수 있다. 프린팅 공정으로 소스-드레인 전극(41,43)을 형성할 경우, 소스-드레인 전극(41,43)의 소재로는 은 페이스트 또는 금 페이스트를 사용할 수 있다.
마지막으로 도 7에 도시된 바와 같이, S69단계에서 소스-드레인 전극(41,43)과, 소스-드레인 전극(41,43) 사이의 듀얼 게이트 절연막(30) 부분을 덮는 유기 반도체층(50)을 형성함으로써, 바텀 컨택형(bottom contact type)의 유기 박막 트랜지스터(100)의 제조 공정이 완료된다.
이때 유기 반도체층(50)을 형성하는 방법으로는 잉크젯팅, 스크린 프린팅, 스핀 코팅, 딥 코팅, 열증착 등의 방법이 사용될 수 있다. 유기 반도체층(60)의 소재로는 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체 등이 사용될 수 있다. 이들 중 2 이 상을 유기 반도체층(50)의 소재로 사용하는 것도 가능하다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
도 1은 본 발명의 실시예에 따른 듀얼 게이트 절연막을 갖는 유기 박막 트랜지스터의 제조 방법에 따른 흐름도이다.
도 2는 도 1의 듀얼 게이트 절연막의 형성 단계를 보여주는 흐름도이다.
도 3 내지 도 7은 도 1의 제조 방법에 따른 각 단계를 보여주는 단면도들로서,
도 3은 기판 위에 게이트 전극을 형성하는 단계를 보여주는 단면도이고,
도 4는 게이트 전극을 덮는 제1 게이트 절연막을 형성하는 단계를 보여주는 단면도이고,
도 5는 제1 게이트 절연막 위에 제2 게이트 절연막을 형성하는 단계를 보여주는 단면도이고,
도 6은 소스-드레인 전극을 형성하는 단계를 보여주는 단면도이고,
도 7은 유기 반도체층을 형성하는 단계를 보여주는 단면도이다.
도 8은 제1 게이트 절연막을 형성할 때 열처리 온도에 따른 캐패시턴스 및 누설전류를 보여주는 그래프이다.
* 도면의 주요 부분에 대한 설명 *
10 : 기판 20 : 게이트 전극
30 : 듀얼 게이트 절연막 31 : 제1 게이트 절연막
33 : 제2 게이트 절연막 41 : 소스 전극
43 : 드레인 전극 50 : 유기 반도체층
100 : 유기 박막 트랜지스터
Claims (10)
- 기판의 상부면에 게이트 전극을 형성하는 단계와;상기 기판의 상부면에 상기 게이트 전극을 덮는 폴리비닐페놀(Polyvinylphenol; PVP) 소재의 듀얼 게이트 절연막을 형성하는 단계와;상기 게이트 전극 위의 상기 듀얼 게이트 절연막 위에 형성하며, 상기 게이트 전극을 중심으로 양쪽에 각각 소스-드레인 전극을 형성하는 단계와;상기 소스-드레인 전극을 연결하는 유기 반도체층을 형성하는 단계;를 포함하며,상기 듀얼 게이트 절연막을 형성하는 단계는,PVP를 액상의 PVP 용액으로 제조하는 단계와;상기 PVP 용액을 1000 내지 2000rpm으로 8 내지 12분 동안 탈포하는 단계와;상기 탈포된 PVP 용액으로 상기 게이트 전극을 덮는 제1 게이트 절연막을 형성하는 단계와;상기 탈포된 PVP 용액으로 상기 제1 게이트 절연막보다는 두껍게 상기 제1 게이트 절연막 위에 제2 게이트 절연막을 형성하는 단계;를 포함하는 것을 특징으로 하는 듀얼 게이트 절연막을 갖는 유기 박막 트랜지스터의 제조 방법.
- 제1항에 있어서, 상기 제1 및 제2 게이트 절연막을 형성하는 단계에서,상기 제1 및 제2 게이트 절연막은 진공증착, 스핀코팅, 슬릿코팅 및 스크린 프린팅 중에 적어도 하나의 방법으로 형성하는 것을 특징으로 하는 듀얼 게이트 절연막을 갖는 유기 박막 트랜지스터의 제조 방법.
- 삭제
- 제1항에 있어서, 상기 제1 게이트 절연막을 형성하는 단계는,상기 탈포된 PVP 용액을 상기 게이트 전극을 덮도록 도포하는 단계와;상기 도포된 PVP 용액을 105 내지 115도에서 열처리하는 단계;를 포함하는 것을 특징으로 하는 듀얼 게이트 절연막을 갖는 유기 박막 트랜지스터의 제조 방법.
- 제4항에 있어서, 상기 제2 게이트 절연막을 형성하는 단계는,상기 탈포된 PVP 용액을 상기 제1 게이트 절연막 위에 도포하는 단계와;상기 도포된 PVP 용액을 180도 내지 220도에서 열처리하는 단계;를 포함하는 것을 특징으로 하는 듀얼 게이트 절연막을 갖는 유기 박막 트랜지스터의 제조 방법.
- 기판과;상기 기판의 상부면에 형성된 게이트 전극과;상기 기판의 상부면에 형성되며 상기 게이트 전극을 덮는 폴리비닐페놀(Polyvinylphenol; PVP) 소재의 듀얼 게이트 절연막과;상기 게이트 전극 위의 상기 듀얼 게이트 절연막 위에 형성되며, 상기 게이트 전극을 중심으로 양쪽에 각각 형성된 소스-드레인 전극과;상기 소스-드레인 전극과, 상기 소스-드레인 전극 사이에 노출된 상기 듀얼 게이트 절연막 부분을 덮는 유기 반도체층;을 포함하며,상기 듀얼 게이트 절연막은,상기 게이트 전극을 덮는 제1 게이트 절연막과;상기 제1 게이트 절연막보다는 두껍게 상기 제1 게이트 절연막을 덮는 제2 게이트 절연막;을 포함하며,상기 듀얼 게이트 절연막의 소재인 PVP 용액은 1000 내지 2000rpm으로 8 내지 12분 동안 탈포된 PVP 용액인 것을 특징으로 하는 듀얼 게이트 절연막을 갖는 유기 박막 트랜지스터.
- 제6항에 있어서,상기 제1 및 제2 게이트 절연막은 진공증착, 스핀코팅, 슬릿코팅 및 스크린 프린팅 중에 적어도 하나의 방법으로 형성하는 것을 특징으로 하는 듀얼 게이트 절연막을 갖는 유기 박막 트랜지스터.
- 삭제
- 제6항에 있어서, 상기 제1 게이트 절연막은,상기 탈포된 PVP 용액을 상기 게이트 전극을 덮도록 도포한 후 105 내지 115도에서 열처리하여 형성한 것을 특징으로 하는 듀얼 게이트 절연막을 갖는 유기 박막 트랜지스터.
- 제9항에 있어서, 상기 제2 게이트 절연막은,상기 탈포된 PVP 용액을 상기 제1 게이트 절연막 위에 도포한 후 180 내지 220도에서 열처리하여 형성한 것을 특징으로 하는 듀얼 게이트 절연막을 갖는 유기 박막 트랜지스터.
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