KR101476966B1 - 금속 반사층，관통 접촉，터널 접촉 및 전하 캐리어 접촉을 가진 발광 다이오드칩 - Google Patents

금속 반사층，관통 접촉，터널 접촉 및 전하 캐리어 접촉을 가진 발광 다이오드칩 Download PDF

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Abstract

적어도 하나의 n형 도전층이 구비된 층 시퀀스(10)를 포함하는 발광 다이오드칩이 제공된다. 발광 다이오드 칩은 n형 도전층과 도전적으로 연결된 거울층을 포함한다. n형 도전층과 거울층 사이에 적어도 하나의 투명 유전체층이 배치된다.

Description

금속 반사층，관통 접촉，터널 접촉 및 전하 캐리어 접촉을 가진 발광 다이오드칩{LIGHT­EMITTING DIODE CHIP WITH A METAL REFLECTIVE LAYER，THROUGH CONTACT，TUNNEL CONTACT AND A CHARGE CARRIER CONTACT}
본 특허 출원은 독일 특허 출원 10 2007 003 282.1의 우선권을 주장하고, 이의 개시 내용은 본문에서 참조로 포함된다.
발광 다이오드칩, 즉 광전 반도체칩이 제공된다.
본 발명의 과제는 손실이 낮고 복사 효율이 높은 발광 다이오드칩을 제공하는 것이다.
제1 바람직한 실시예에 따르면, 적어도 하나의 n형 도전층을 포함하는 층 시퀀스를 가진 발광 다이오드칩이 제공된다. 발광 다이오드칩은 층 시퀀스와 고정 결합되는 거울을 포함한다. 상기 거울은 n형 도전층과 도전적으로 연결된 전기 전도성 거울층을 포함한다. 거울은 n형 도전층과 전기 전도 거울층 사이에 배치되는 적어도 하나의 유전체층을 더 포함한다. 유전체층은 투명한 것이 바람직하다.
유전체층의 굴절률은 층 시퀀스에서 상기 유전체층에 인접한 층의 굴절률보다 작다. 굴절률이 작은 유전체층을 사용함으로써, 상기 유전체층에 평편하게 입사되는 복사 부분이 완전히 반사될 수 있다. 따라서 Ag를 포함하지 않은 거울층이 사용될 수 있다. 은이 없는 거울은 예를 들면 Al, Rh, Rt를 포함한다. 그러므로, 칩의 내습성 및 장시간 안정성이 향상된다.
일 변형예에서, 적어도 하나의 유전체층은 서로 다른 크기의 굴절률을 가지며 서로 포개어져 배치된 적어도 2개의 층들을 포함하며, 상기 층들은 함께 브래그 거울을 형성한다. 2개 이상의 유전체층들인 경우, 상대적으로 높고 낮은 굴절률을 가진 층들이 교대적 순서로 배치된다. 각 층의 두께는 활성 영역에서 생성된 복사의 파장의 4분의 1인 것이 바람직하다. 연속한 층들의 굴절률 비율은 적어도 1.25인 것이 바람직하다.
대안적으로, 상기 거울은 일련의 유전체층들 및 전기 전도층들을 포함할 수 있으며, 이 때 상대적으로 높고 낮은 굴절률을 가진 층들이 교대적 순서로 배치된다.
브래그 거울을 포함하는 변형예에서, 반사도가 특히 높지는 않은, 예를 들면 95%를 초과하지 않는 전기 전도성 거울층이 사용될 수 있다.
층 시퀀스의 각각의 n형 도전층은 브래그 거울의 유전체층 또는 유전체층들을 통과하여 예를 들면 수직형 전기 연결부들에 의해 접촉될 수 있다. 이하, 수직형 전기 연결부들은 관통 접촉부들로 표현된다.
더욱 유리한 것은, 제1 및 제2 n형 도전층을 포함하는 층 시퀀스의 변형예이다. 층 시퀀스는 두 개의 n형 도전층들 사이에 배치되는 p형 도전층을 포함한다(npn-층구조). n형 도전층들은 층 시퀀스의 말단층들인 것이 바람직하다. 적어도, 활성 영역 및 p형 도전층은 두 개의 n형 도전층들 사이에 배치된다.
제1 n형 도전층은 복사 생성 활성 영역에 인접한 층이다. 제2 n형 도전층은 층 시퀀스의 p형 도전층과 터널 접촉을 형성한다. 모든 실시예에서, 제1 및 제2 n형 도전층은 서로 교환될 수 있다. 즉, 거울의 위치가 고정되어 있을 때, 층 시퀀스의 층들의 순서는 바뀔 수 있다.
거울은 제1 또는 제2 n형 도전층과 도전적으로 연결된다. 일 변형예에서, 유전체층은 제1 n형 도전층과 거울층 사이에 배치된다. 다른 변형예에서, 유전체층은 제2 n형 도전층과 거울층 사이에 배치된다.
n형 도전층들 중 적어도 하나는 접촉층으로 사용된다. 접촉층이란, 전류원에 연결된 연결 와이어를 통해 접촉되는 층을 표현한다. 일 변형예에서, 두 개의 n형 도전층들은 각각 접촉층으로 사용된다. 또는, n형 도전층들 중 하나가 제1 접촉층으로, 거울층이 제2 접촉층으로 사용될 수 있다.
제2 바람직한 실시예에 따르면, 성장 방향으로 소정의 순서로 연속한 층들: 제1 n형 도전층, 복사 생성 활성 영역, p형 도전층 및 제2 n형 도전층을 포함하는 층 시퀀스를 가진 발광 다이오드칩이 제공된다. p형 도전층과 제2 n형 도전층 사이에 터널 접촉이 형성된다.
제2 n형 도전층은 전류원에 연결된 전류 확산층으로 역할한다. 전류 확산층이 삽입됨으로써 거울은 전기 접촉으로부터 분리될 수 있다. 이를 통해, 한편으로는 유전체층을 포함한 고 반사성 거울이 사용될 수 있고, 다른 한편으로는, 층 시퀀스의 접촉 시 접촉 저항이 크게 감소할 수 있다. 그러므로 발광 다이오드칩의 총 효율이 현저히 향상될 수 있다.
제3 바람직한 실시예에 따르면, 도전형이 동일한 2개의 층들을 가지고, 상기 2개의 층들 사이에 복사 생성 활성 영역이 배치된 층 시퀀스를 포함하는 발광 다이오드칩이 제공된다.
도전형이 동일한 2개의 층들은 제1 도전형의 제1 및 제2 층을 포함하고, 이 때 바람직하게는, 제1 도전형의 상대적으로 얇은 제2 층이 활성 영역의 근방에서 제1 도전형의 전하 캐리어 농도 증가를 위한 전하 캐리어 저장체(charge carrier reservoir)로서 구비된다. 층 시퀀스는 상기 제1 도전형의 제2 층에 인접하는 제2 도전형 도전층을 포함한다. 제1 도전형이 n형이고, 제2 도전형이 p형이거나, 그 반대이다.
일 변형예에서, 층 시퀀스는 제2 도전형의 또 다른 층을 포함하고, 상기 층은 제1 도전형의 제1 층과 터널 접촉을 형성한다.
층 시퀀스의 생성 시 성장 방향은 원칙적으로 임의적일 수 있다.
제1 도전형의 제2 층의 두께는 제1 층의 두께보다 얇은 것이 바람직하다. 바람직하게는, 제2 층의 두께는 제1 층의 두께의 최대 20%이다. 제1 도전형의 제2 층은 최대 20 nm인 것이 바람직하다.
유리한 변형예에서, 층 시퀀스는 소정의 순서로 연속한 층들을 포함한다: p형 제1 층, 복사 생성 활성 영역, 정공 저장체로 역할하는 다른 p형 제2 층, 및 n형 도전층.
두 개의 p형 도전층들은 p형 영역을 형성한다. 이러한 변형예에서, 활성 영역은 pn접합이 아니라, p형 영역내에 상기 pn 접합의 근방에 배치된다. 상기 활성 영역이 pn 접합의 경계면으로부터 특정한 도전형 영역, 이 경우 p형인 영역으로 이동함으로써 복사 생성 효율이 향상된다.
다른 유리한 변형예에서, 층 시퀀스는 소정의 순서로 연속한 층들: n형 제1 층, 복사 생성 활성 영역, 전자 저장체로 역할하는 n형 제2 층, 및 p형 도전층을 포함한다.
두 개의 n형 도전층들은 n형 영역을 형성한다. 이러한 변형예에서, 활성 영역은 pn접합이 아니라, n형 영역 내에서 pn접합의 근방에 배치된다.
제4 바람직한 실시예에 따르면, 2개의 n형 도전층들, 복사 생성 활성 영역 및 p형 도전층을 포함하는 층 시퀀스를 가진 발광 다이오드칩이 제공된다. 아웃 커플링 방향으로 n형 도전층들 중 가장 상부에 있는 층에 연결면이 배치된다. 상기 층 시퀀스에서 적어도 상기 연결면 아래에는 리세스(recess)가 형성되고, 상기 리세스는 아웃 커플링 방향으로 적어도 n형 도전층들 중 가장 상부층에 이르기까지 연장된다. 리세스는 적어도 상기 리세스의 측면(lateral) 영역에서 유전체 물질로 덮인다. 리세스의 바닥은 수직 방향으로 연결면으로부터 이격되어 있다.
또한, 리세스는 예를 들면 블라인드홀 또는 링형 리세스의 형태로 실시될 수 있다. 블라인드홀의 형태로 실시되는 리세스는 예를 들면 실린더형이다. 링형 리세스는 실린더 배럴의 형태를 가지며, 이 때 층 시퀀스는 내부 영역에 리세스가 형성되어 있지 않다. 이 때의 장점은, 발광 다이오드칩이 상기 발광 다이오드칩의 안정성에 부정적으로 작용할 수 있는 대면적의 리세스를 포함하지 않는다는 것이다.
일 변형예에서, 리세스에는 아웃 커플링 방향으로 n형 도전층들 중 가장 상부에 있는 층의 전기적 접촉을 위한 관통 접촉부가 배치된다.
층 시퀀스는 적어도 하나의 전기 전도성 거울층을 포함하는 거울과 고정 결합되는 것이 바람직하며, 상기 거울층은 층 시퀀스의 n형 도전층들 중 하나와 전기적으로 연결된다. 거울은 거울층과 층 시퀀스 사이에 배치되는 투명한 유전체층을 포함할 수 있다.
일 변형예에서, 유전체층에는 아웃 커플링 방향으로 n형 도전층들 중 가장 하부에 있는 층의 전기적 접촉을 위한 관통 접촉부가 배치된다.
제공된 실시예들은 서로 임의적으로 조합될 수 있다.
이어서, 발광 다이오드칩의 유리한 형성예들이 설명된다.
층 시퀀스의 층들의 도전형은 예를 들면 n형 또는 p형일 수 있다. 도전형이 n형인 반도체층에는 전자들이, 도전형이 p형인 반도체층에는 정공들이 주요 전하 캐리어들이다.
도전형이 n형인 층들은 n형 도전층들로, 도전형이 p형인 층들은 p형 도전층들로 표현된다.
층 시퀀스는 p형 도전층 및 복사 생성 활성 영역을 포함하고, 상기 활성 영역은 p형 도전층과 제1 n형 도전층 사이에 배치된다.
층 시퀀스의 층들은 에피택시얼 성장된 것이 바람직하다. 예를 들면, 층 시퀀스는 GaN계로 형성된다. 일 변형예에서, 활성 영역은 InGaN 또는 InGaAlN을 포함하는 층으로 형성된다. In 함량은 50%까지인 것이 바람직하다. 활성 영역에서 생성된 복사의 정확한 스펙트럼 영역은 In 함량에 의존하며, 원칙적으로 임의적일 수 있다. 백색광을 생성하기 위해, 아웃 커플링측에는 변환기가 구비될 수 있다.
유리한 변형예에서, 층 시퀀스는 p형 도전층, 다른 p형 도전층 및 상기 p형 도전층들 사이에 배치된 복사 생성 활성 영역을 포함한다. 다른 p형 도전층은 활성 영역과 제1 n형 도전층 사이에 배치된다. 다른 p형 도전층의 두께는 예를 들면 0.1 nm 내지 100 nm이고, 일 변형예에서 0.1 nm 내지 10 nm이다. 다른 p형 도전층을 위한 도핑의 최소값은 1018 Mg-atoms/cm3 인 것이 바람직하다.
바람직한 변형예에서, 층 시퀀스는 제2 n형 도전층을 포함한다. p형 도전층은 제2 n형 도전층과 활성 영역 사이에 배치되는 것이 바람직하다. p형 도전층과 제2 n형 도전층 사이에 터널 접촉이 형성된다.
거울층은 적어도 하나의 제1 관통 접촉부에 의해, 유리한 변형예의 경우 복수 개의 관통 접촉부들에 의해, 제1 n형 도전층과 도전적으로 연결된다. 상기 관통 접촉부들은 유전체층에 배치된다.
하나의 관통 접촉부만을 이용하는 변형예에 비해 복수 개의 관통 접촉부들을 이용하면, 접촉 저항을 줄여, 거울층 및 상기 거울층과 도전적으로 연결된 n형 도전층 사이의 전위 차가 감소할 수 있다. 각각의 제1 관통 접촉부와 n형 도전층의 경계면에는, 바람직하게는 낮은 오믹 전기 접촉이 형성된다. 이러한 접촉의 전체면은 층 시퀀스의 밑면의 최대 10%인 것이 바람직하며, 유리한 변형예에서 최대 5%이다.
제1 관통 접촉부들 사이의 측면 간격은 20-30 마이크로미터인 것이 바람직한데, 이는 예를 들면 10 내지 2000 nm인 유전체층의 두께에 비해 상대적으로 큰 것이다. 상기 유전체층은 바람직한 변형예에서 400-600 nm의 두께를 가진다.
유전체층은 반사 계수가 거의 100%(전반사)로 거의 완벽한 거울에 비해, 상대적으로 평각인 입사각-예를 들면 30°이상-을 가지는 복사 부분에 대해 작용한다. 유전체층에서의 전반사의 경우 흡수가 없으므로, 입사각이 평각인 경우의 흡수 손실이 실질적으로 제외될 수 있다.
바람직하게는, 유전체층은 활성 영역에서 생성된 복사에 대해 투명하다. 유전체층 및 상기 유전체층에 인접한 n형 도전층의 경계면에 실질적으로 수직으로 입사되는 복사 부분은 상기 경계면에서 실질적으로 반사되지 않고, 유전체층과 거울층 사이의 경계면에서 반사된다.
바람직하게는, 유전체층의 굴절률은 층 시퀀스에서 상기 유전체층을 향한 층 예를 들면 제1 또는 제2 n형 도전층의 굴절률보다 적어도 하나의 팩터(factor) 1.5 만큼 작다. 특히, 유전체층을 위한 물질로는 산화 규소, 산화 질소 및 스핀온 유리(spin on glass)가 고려된다. 굴절률이 1.5 보다 작으면서, 다른 투명한 유전체 물질, 일 변형예에서 다공성인 유전체 물질이 적합하다. 굴절률이 공기의 굴절률과 거의 동일한 투명한 다공성 물질이 유리하다.
금속층들만 포함하는, 즉 유전체층을 포함하지 않는 거울을 이용하는 변형예에 비해, 1.5의 굴절률을 가진 유전체층을 이용하여 얻어지는 아웃 커플링 효율의 이득은 적어도 10%이다.
바람직하게는, 거울층은 예를 들면 Al, Ag, PtAg와 같은 금속 및/또는 다른 적합한 금속 또는 상기 금속을 조합한 합금을 포함한다. PtAg인 경우 Pt층의 두께는 최대 3 nm인 것이 바람직하며, 유리한 변형예에서 최대 0.3 nm이다.
유전체층을 사용함으로써, 서로 다른 물질들로 이루어진 거울층들의 경우에 아웃 커플링 효율의 차가 거의 없어진다. 그러므로, 거울층에서 은의 함량을 줄이고, 알루미늄 비율을 증가시킬 수 있다. 더욱이, 상황에 따라 Ag를 완전히 생략할 수 있다.
거울층은 금속의 기화 또는 증착에 의해 제조될 수 있다. 관통 접촉부들 및/또는 구조화된 거울층은 적합한 마스크를 사용하여 금속의 기화 또는 증착에 의해 제조될 수 있다.
유리한 변형예에서, 제2 n형 도전층은 활성 영역에서 생성된 복사의 아웃 커플링을 위한 아웃 커플링층으로 구비된다. 바람직하게는, 제2 n형 도전층상에 연결면이 배치되고, 상기 연결면은 예를 들면 연결 와이어에 의해 외부로부터 접촉될 수 있다.
제2 n형 도전층의 자유 표면은 거칠화(roughening)되는 것이 바람직하다. 상기 거칠화 대신, 제2 n형 도전층의 표면에 다른 아웃 커플링 구조, 예를 들면 평편하지 않은 표면이 주기적으로 배치된 광 결정- 또는 준-결정 구조들이 배치될 수 있다. 또한, 비주기적인 아웃 커플링 구조들도 고려된다. 예를 들면, 상기 부분에는 거친 표면을 가지며 적어도 부분적으로 투명한 추가층이 구비될 수 있다. 매끄럽지 않은 층도 고려된다.
거친 표면을 가지며 서로 동일하지 않은 아웃 커플링 구조들은 예를 들면 100 내지 1000 nm의 깊이, 바람직하게는 150 내지 500 nm의 깊이의 함몰부들을 나타낼 수 있다. 함몰부들은 동심원형 또는 직사각형 단면, 특히 정사각형 단면을 가질 수 있다. 일 변형예에서, 함몰부의 직경 내지 선형 단면적은 50 내지 800 nm이고, 바람직하게는 80 내지 500 nm이다.
n형 도전층뿐만 아니라 예를 들면 투명한 기판과 같은 다른 아웃 커플링층도 표면 거칠기 또는 아웃 커플링 구조를 포함할 수 있다.
바람직하게는, 아웃 커플링층의 표면은 전체가 거칠화되는 것이 아니라, 연결면이 배치되는 영역을 제외하고 거칠화된다. 따라서 연결면의 하측에 입사된 광은 반사될 수 있다. 이를 통해, 광 아웃 커플링이 개선된다.
일 변형예에서, 층 구조에 대해 수직으로 제2 n형 도전층까지 연장되는 리세스가 구비된다. 리세스는 적어도 부분적으로 유전체 물질로 채워진다. 특히, 리세스의 측벽은 유전체로 덮인다. 이를 통해, 특히, 층 시퀀스에서 연결면 하부에 위치하여 상기 연결면에 의해 음영이 지는 영역에서는 활성 영역에서 발생된 복사의 생성 내지 확산이 방지된다. 이러한 경우, 발광 다이오드칩의 동작 시 전류 손실이 낮게 유지될 수 있는데, 아웃 커플링될 수 없는 복사를 생성하기 위한 에너지 소모가 방지되기 때문이다.
바람직하게는, 리세스는 블라인드홀-리세스로 형성된다. 리세스의 바닥은 적어도 제2 n형 도전층의 밑면까지 이른다. 그러나, 리세스의 바닥이, 제2 n형 도전층의 두 경계면 사이로 연장되는 평면에 위치할 수도 있다. 또한, 리세스가 p형 도전층까지만 이를 수도 있다. 이 때 필요한 것은, 상기 리세스가 활성 영역을 통과하여 안내되는 것이다.
대안적으로, 리세스는 블라인드홀의 형태가 아니라, 링형 리세스의 형태로 실시될 수 있다. 이 경우, 리세스는 실린더형으로 실시되지 않고, 실린더 배럴의 형태를 가지며, 이 때 층 시퀀스의 내부 영역에 리세스가 형성되지 않는다. 이 때의 장점은, 발광 다이오드칩이, 상기 발광 다이오드칩의 안정성에 부정적으로 작용할 수 있는 대면적 리세스를 포함하지 않는다는 것이다.
일 변형예에서, 거울층은 적어도 하나의 제2 관통 접촉부에 의해 제2 n형 도전층과 도전적으로 연결된다. 적어도 하나의 제2 관통 접촉부와 제2 n형 도전층의 경계면에 형성되는 전기적 접촉의 전체면은 층 구조의 밑면의 최대 10%인 것이 바람직하고, 일 변형예에서 최대 5%이다.
바람직하게는, 제2 관통 접촉부는 제1 관통 접촉부에 의해 둘러싸인다. 제2 관통 접촉부의 밑면은 각각의 제1 관통 접촉부의 밑면보다 큰 것이 바람직하다.
바람직하게는, 제2 관통 접촉부는 리세스에 배치된다. 제2 관통 접촉부와 층 구조체의 반도체층들 사이에는 임의적 측면 방향으로 유전체 물질 소재의 클래딩이 배치된다.
일 변형예에서, 각각의 제1 관통 접촉부는 거울층으로 구비된 도전면에 연결된다. 제2 관통 접촉부는 제1 관통 접촉부로부터 전기적으로 절연되는 것이 바람직하다.
다른 변형예에서, 제2 관통 접촉부는 제1 관통 접촉부로부터 전기적으로 절연된다. 이러한 경우, 제1 관통 접촉부와 연결된 거울층은 리세스들을 구비하는 것이 바람직하며, 상기 리세스들에는 제2 관통접촉부와 도전적으로 연결된 연결면들이 배치된다. 이러한 변형예에 따르면, 제1 n형 도전층뿐만 아니라 제2 n형 도전층도 일 측에 의해서만, 더욱이 거울층의 측에 의해서만 전기적으로 접촉된다.
유전체 물질로 적어도 부분적으로 채워진 리세스의 적어도 하나의 영역은 연결면의 하부에 배치된다. 리세스의 밑면은 연결면의 밑면보다 크다. 측면 돌출 평면에서, 연결면의 에지들과 리세스의 측면들 사이의 간격은 모든 측에서 예를 들면 적어도 5 마이크로미터이며, 일 변형예에서 적어도 10 마이크로미터이다.
일 실시예에서, 발광 다이오드칩은 층 시퀀스와 고정 결합된 기판을 포함한다. 제1 변형예에 따르면, 제2 n형 도전층은 기판과 p형 도전층 사이에 배치된다. 제2 변형예에 따르면, 제1 n형 도전층은 기판과 활성 영역 사이에 배치된다.
광학적 범위에서 투명한 기판은 활성 영역에서 생성된 복사의 아웃 커플링을 위해 사용될 수 있다. 기판은 에피택시얼 성장된 층 시퀀스를 위한 성장 기판일 수 있으나, 반드시 그래야 하는 것은 아니다.
층 시퀀스는 지지 기판과 고정 결합될 수 있고, 상기 지지 기판은 예를 들면 Ge, Mo, Ni, Cu, Ag, AgCu, Si 및/또는 AlN과 같은 일련의 다양한 금속층들을 포함한다. 거울층과 유전체층의 결합은 지지 기판과 층 시퀀스 사이에 위치한다.
관통 접촉부들 및 층 시퀀스의 층들 내지 거울층의 경계면에서 위치한 전기 접촉들의 접촉 저항을 낮게 유지하기 위해, 관통 접촉부들과 거울층을 위해 금속 또는 예를 들면 Ag, Al 등과 같이 상대적으로 전기 전도성이 높은 합금이 사용되는 것이 바람직하다.
이하, 상기 제공된 소자 및 상기 소자의 유리한 형성예들이 개략적이고 축척에 맞지 않는 도면들에 의거하여 설명된다.
도 1, 2 및 도 3은 2개의 n형 도전층들, 유전체층 및 거울층을 포함하는 발광 다이오드칩의 단면도를 각각 도시한다.
도 4는 아웃 커플링층으로서 제2 n형 도전층을 포함하는 발광 다이오드칩의 단면도를 도시한다.
도 5는 도 4에 따른 발광 다이오드칩에서 유전체층의 도면을 도시한다.
도 6은 연결면 하부에서 리세스를 포함하는 발광 다이오드칩의 단면도를 도시한다.
도 7은 리세스 및 연결면의 평면도를 도시한다.
도 8은 두 개의 n형 도전층들이 일 측에서 접촉되고, 투명한 기판이 복사의 아웃 커플링을 위해 역할하는 발광 다이오드칩의 단면도를 도시한다.
도 9는 도 8에 따른 발광 다이오드칩에서 유전체층의 도면을 도시한다.
도 10은 도 8에 따른 발광 다이오드칩의 하측의 도면을 도시한다.
도 11은 두 개의 n형 도전층들이 일 측에서 접촉되고, 제2 n형 도전층이 복사의 아웃 커플링을 위해 역할하는 발광 다이오드칩의 단면도를 도시한다.
도 1, 2, 3, 4, 6, 8 및 도 11은 복사 생성을 위한 층 시퀀스(10)를 포함하는 광전 반도체칩을 각각 도시한다. 층 시퀀스(10)는 p형 도전층(2), 제1 n형 도전층(31), 제2 n형 도전층(32) 및 복사 생성 활성 영역(1)을 포함한다. 활성 영역(1)은 예를 들면 인듐 도핑된 층으로 형성되며, 상기 인듐층은 p형 도전층(2)과 제1 n형 도전층(31) 사이에 배치된다. p형 도전층(2)과 제2 n형 도전층(32) 사이에 터널 접촉(23)이 형성된다.
층 시퀀스(10)는 기판(6)상에서 에피택시얼 성장되어 있는 것이 바람직하다. 도 1, 2 및 도 3에는 성장 방향이(위로부터 아래쪽으로) 화살표로 암시되어 있다.
도 1에 따른 변형예에서, 기판(6)상에 우선 제2 n형 도전층(32), 이후 p형 도전층, 이후 광 생성층(1), 그리고 제1 n형 도전층(31)이 성장된다.
도 2에 따른 변형예에서, 기판(6)상에 우선 제1 n형 도전층(31), 이후 광 생성층(1), 이후 p형 도전층, 그리고 제2 n형 도전층(32)이 성장된다.
도 3에 따른 변형예에서, 기판(6)상에 우선 제2 n형 도전층(32), 이후 p형 도전층, 이후 광 생성층(1), 다른 p형 도전층, 그리고 그 위에 제1 n형 도전층(31)이 성장된다.
도 1 내지 도 3에 따른 변형예들에서, 성장 방향(아래쪽으로)은 광 아웃 커플링 방향(위쪽으로)에 대해 역평행이다. 성장 방향은 원칙적으로 바뀔 수 있어서, 성장 방향 및 광 아웃 커플링 방향은 일치하거나 서로 평행하다.
도 1 내지 도 3에 소개된 층 시퀀스들(10)은 이하에 설명되는 발광 다이오드칩의 변형예들과 임의적으로 조합될 수 있다. 특히, 임의적 실시예들에서, 활성 영역(2)을 2개의 p형 도전층들(2, 21) 사이에 배치하는 것도 가능하다.
층 시퀀스(10)는 거울과 고정 결합하고, 상기 거울은 투명한 유전체층 및 거울층(5)을 포함한다. 유전체층(4)은 성장 방향에서 보았을 때 층 시퀀스의 최상층(도 1 및 도 3에서 층(31), 도 2에서 층(32))상에 도포되며, 예를 들면 기화되거나 스퍼터링된다. 이후, 일 변형예에서 금속성 거울층(5)은 유전체층(4)상에 도포되며, 바람직하게는 기화된다.
층 시퀀스(10)의 모든 층들은 투명하다. 기판(6)은 투명한 것이 바람직하고, 예를 들면 도 8에 따른 변형예에서, 복사의 아웃 커플링을 위해 역할할 수 있다. 원칙적으로, 기판(6)을 제거하고, 도 1 내지 도 3에 도시된 층 구조를 거울(4, 5)의 측에서 지지 기판과 연결할 수 있다.
원칙적으로, 층들(4, 5)은 서로 포개어진 복수 개의 부분층들을 포함할 수 있다. 이러한 점은 기판(6) 및 층 시퀀스(10)의 모든 층들에도 해당된다.
도 4에 따른 변형예에서, 제1 n형 도전층(31)은 유전체층(4)에 배치된 제1 관통 접촉부들(71)에 의해 도전성 거울층(5)과 도전적으로 연결된다. 도 5에서 제1 관통 접촉부들(71)을 포함한 유전체층(4)의 도면이 도시되어 있다.
제1 관통 접촉부들(71)을 생성하기 위해, 유전체층(4)에는 거울층(5)의 생성 전에 적합한 마스크를 이용하여 관통형 개구부들이 식각된다. 개구부들은 전기 전도성이 큰 물질로 채워진다. 개구부들의 충전 이후, 거울층(5)이 기화된다.
여기서 제2 n형 도전층(32)은 아웃 커플링층으로 구비된다. 제2 n형 도전층(32)상에 연결면(9)이 배치되며, 상기 연결면은 미도시된 연결 와이어를 이용한 층(32)의 전기적 접촉을 위해 구비된다.
연결면(9)에 의해 덮인 영역 외부에 위치한 제2 n형 도전층(32)의 자유 표면에는 아웃 커플링 구조(33)가 배치되고, 일 변형예에서, 상기 아웃 커플링 구조는 층(32)의 거칠화된 표면을 형성할 수 있다.
연결면(9)의 하부에서 광 생성을 감소시키기 위해, 제1 관통 접촉부들(71)은 측면 돌출 평면에서 연결면(9)에 의해 덮인 영역의 외부에 배치된다. 이러한 점은 모든 변형예에서 장점으로 고려된다.
도 6에는, 도 4에 도시된 실시예의 발전예가 도시되어 있다. 층 시퀀스(10)에서 유전체층(4)의 도포 전에 리세스(8)가 블라인드홀의 형태로 생성된다. 리세스(8)의 생성을 위해, 층 시퀀스(10)의 층들 중 적어도 일부는 적합한 마스크를 아용하여 광 아웃 커플링 방향에서 가장 최상부에 위치한 n형 도전층, 즉 도 6에서 층(32)의 소정의 깊이까지 식각된다. 터널 접촉(23)은 리세스(8)를 통해 중단된다.
대안적으로, 리세스(8)는 도 6에 도시된 바와 같은 블라인드 홀의 형태가 아니라 링형 리세스의 형태로 실시될 수 있다. 이 경우, 리세스는 도 6에서와 같이 실린더형으로 실시되지 않고 실린더 배럴의 형태를 가지며, 이 때 층 시퀀스(10)는 내부 영역에 리세스가 형성되지 않는다(미도시). 이 때의 장점은, 발광 다이오드칩이 상기 발광 다이오드칩의 안정성에 부정적으로 작용할 수 있는 대면적 리세스를 포함하지 않는다는 것이다.
이 때 형성되는 함몰부는 유전체 물질(41)로 채워진다. 이후 바람직하게는, 동일한 유전체 물질로 이루어진 유전체층(4)이 도포된다.
특히, 활성 영역(1)에 인접하는 고 도전성 층(31)에 있어서 연결면(9) 하부에서 측면 전류 흐름을 중단시키는 전기 절연성 리세스(8)를 이용하면, 상기 연결면 하부에서 광 생성 및 층 시퀀스의 전류 공급이 방지될 수 있다. 그러므로, 연결면(9)에 의한 음영 때문에 아웃 커플링될 수 없는 복사를 위한 에너지 소모가 줄어들 수 있다. 따라서 칩의 효율 내지 아웃 커플링 효율이 향상된다.
대안적으로, 연결면의 하부에서 중단된 전류 공급과 관련하여 층 시퀀스의 물질의 "비활성화"는 물질 개질에 의해 달성될 수 있는데, 이 때 연결면의 하부에 위치한 각 반도체층의 영역은 전기 절연성으로 된다.
도 7에 도시된 측면 돌출 평면에서 연결면(9)의 에지들과 리세스(8)의 측면들 간의 특정 간격(d1)은 모든 측에서 유지되는 것이 바람직하다. 간격(d1)은 예를 들면 5-10 마이크로미터이다.
도 8 및 도 11에 따른 변형예에서, 두 개의 n형 도전층들(31, 32)은 거울(4, 5)의 측으로부터 접촉된다. 이를 위해, 리세스(8)에는 제2 관통 접촉부(72)가 생성되고, 상기 제2 관통 접촉부는 리세스의 바닥 내지 고 전도성 최종층(32)의 내부에 이르기까지 연장된다. 관통 접촉부(72)와 층(32)의 경계면에는, 바람직하게는 낮은 오믹 전기 접촉(73)이 형성된다.
제2 관통 접촉부(72)의 생성을 위해, 층(4) 및 리세스(8)의 유전체 물질(41)은 적합한 마스크를 사용하여 적어도 상기 리세스(8)의 바닥에 이르기까지 식각된다. 이 때 형성되는 함몰부 또는 개구부는 고 전도성을 가진 전기 전도 물질로 채워진다.
이러한 경우, 연결면(9)은 제2 관통 접촉부(72)의 하측에 생성된다. 도 10을 참조하면, 각 연결면(9)은 거울층(5)의 리세스(81)에 배치된다.
유전체층(4)에 관통 접촉부들(71, 72)을 배치하는 것은 도 9에서 확인할 수 있다.
관통 접촉부들(71, 72) 및 n형 도전층들(31, 32)의 전기 접촉들(73, 74)을 개선하기 위해, 상기 관통 접촉부들의 경우 예를 들면 알루미늄 및/또는 은과 같은 고전도성 물질이 사용되는데, 이러한 고전도성 물질은 각 관통 접촉부와 각 n형 도전층 사이의 낮은 오믹 전기적 연결을 구현하고, 양호한 반사도를 보장한다. 전기 접촉들(73, 74)의 반사 계수는 적어도 90%인 것이 바람직하다.
도 8에 따른 변형예에서, 이 경우 투명한 기판(6)은 복사의 아웃 커플링을 위해 역할한다. 도 11에 따른 변형예는 n형 도전층들(31, 32)의 일 측에서의 접촉을 특징으로 하는데, 이러한 변형예에서 복사는 제2 n형 도전층(32)으로부터 아웃 커플링된다. 이 경우, 발광 다이오드칩의 층 구조 및 광 아웃 커플링의 유형은 도 4 또는 도 6에 상응한다.
도 4, 6 및 도 11에 따른 변형예에서, 층 시퀀스(10)와 거울(4, 5)의 결합체는 도 11에 도시된 지지 기판(6)과 결합한다. 층 시퀀스와 거울의 결합을 위해, 웨이퍼 본딩 또는 도면에 도시되지 않은 결합층이 고려된다.
도 4, 6, 8 및 도 11에서 계속하여 제2 n형 도전층(32)이 아웃 커플링 방향으로 최상부에 위치한 층으로 도시되어 있긴 하나, 도 2에 도시된 바와 같이 층 시퀀스(10)의 층들의 순서를 변경하는 것은 원칙적으로 가능하다. 이 경우, 제1 n형 도전층(31)은 제2 관통 접촉부들(72)에 의해, 제1 n형 도전층(31)은 제1 관통 접촉부들(71)에 의해 전기적으로 접촉된다.

Claims (15)

  1. 발광 다이오드칩에 있어서,
    적어도 하나의 n형 도전층(31, 32)이 구비된 층 시퀀스(10)를 포함하고,
    상기 적어도 하나의 n형 도전층(31, 32)은 제1 n형 도전층(31) 및 제2 n형 도전층(32)을 포함하고, 상기 제1 n형 도전층(31)과 상기 제2 n형 도전층(32) 사이에 p형 도전층(2) 및 복사 생성 활성 영역(1)이 배치되고, 상기 활성 영역(1)은 상기 p형 도전층(2)과 상기 제1 n형 도전층(31) 사이에 배치되며,
    아웃 커플링 방향으로 상기 n형 도전층들 중 최상부에 위치한 층 상에 연결면(9)이 배치되며,
    상기 층 시퀀스(10)에서 적어도 상기 연결면(9)의 하부에는 리세스(8)가 형성되고, 상기 리세스(8)는 상기 층 시퀀스(10)의 바닥면으로부터 아웃 커플링 방향으로 상기 제1 n형 도전층(31), 상기 활성 영역(1) 및 상기 p형 도전층(2)을 거쳐서 상기 제2 n형 도전층(32)까지 수직으로 연장되고,
    상기 리세스(8)는 적어도 상기 리세스의 측면 영역에서 유전체 물질에 의해 덮이고,
    상기 리세스(8)의 바닥은 수직 방향으로 상기 연결면(9)과 이격되어 있으며,
    상기 리세스(8)의 밑면은 상기 연결면(9)의 밑면보다 크고,
    상기 층 시퀀스(10)의 바닥면의 평면도에서 상기 연결면(9)이 상기 리세스(8)에 완전히 덮이는 것을 특징으로 하는 발광 다이오드칩.
  2. 청구항 1에 있어서,
    상기 연결면의 에지들 및 상기 리세스의 측면들 사이의 간격은 측면 돌출 평면에서 적어도 5 마이크로미터인 것을 특징으로 하는 발광 다이오드칩.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 층 시퀀스(10)는 추가 p형 도전층을 포함하며,
    상기 추가 p형 도전층은 상기 활성 영역과 상기 제1 n형 도전층 사이에 배치되는 것을 특징으로 하는 발광 다이오드칩.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 p형 도전층과 상기 제2 n형 도전층 사이에 터널 접촉이 형성되는 것을 특징으로 하는 발광 다이오드칩.
  5. 청구항 1 또는 청구항 2에 있어서,
    전기 전도성 거울층(5) 및 적어도 하나의 유전체층(4)이 구비된 거울을 포함하고,
    상기 리세스는 상기 거울층(5)으로부터 상기 제1 n형 도전층(31), 상기 활성 영역(1) 및 상기 p형 도전층(2)을 거쳐서 상기 제2 n형 도전층(32)까지 수직으로 연장되며,
    상기 적어도 하나의 유전체층(4)은 상기 n형 도전층(31, 32)과 상기 전기 전도 거울층(5) 사이에 배치되고,
    상기 전기 전도 거울층(5)은 상기 n형 도전층(31, 32)과 도전적으로 연결된 것을 특징으로 하는 발광 다이오드칩.
  6. 청구항 5에 있어서,
    상기 거울층은 상기 유전체층에 배치된 제1 관통 접촉부들에 의해 상기 제1 n형 도전층과 도전적으로 연결되는 것을 특징으로 하는 발광 다이오드칩.
  7. 청구항 5에 있어서,
    상기 유전체층의 굴절률은 상기 층 시퀀스(10)에서 상기 유전체층을 향한 층의 굴절률보다 적어도 1.25배 작은 것을 특징으로 하는 발광 다이오드칩.
  8. 청구항 6에 있어서,
    상기 제1 관통 접촉부 각각은 거울층으로 구비된 도전면에 연결되는 것을 특징으로 하는 발광 다이오드칩.
  9. 청구항 1 또는 청구항 2에 있어서,
    상기 제2 n형 도전층은 상기 활성 영역에서 생성된 복사의 아웃 커플링을 위한 아웃 커플링층으로 구비되는 것을 특징으로 하는 발광 다이오드칩.
  10. 청구항 1 또는 청구항 2에 있어서,
    상기 층 시퀀스(10)와 고정 결합하는 기판을 포함하고,
    상기 층 시퀀스(10)의 층들은 에피택시얼 성장되어 있는 것을 특징으로 하는 발광 다이오드칩.
  11. 청구항 1 또는 청구항 2에 있어서,
    상기 층 시퀀스(10)는 GaN계로 형성되는 것을 특징으로 하는 발광 다이오드칩.
  12. 청구항 5에 있어서,
    상기 적어도 하나의 유전체층(4)은 서로 다른 굴절률을 가지며 포개어져 배치된 적어도 2개의 층들을 포함하고, 상기 2개의 층들은 함께 브래그 거울을 형성하는 것을 특징으로 하는 발광 다이오드칩.
  13. 청구항 1 또는 청구항 2에 있어서,
    상기 층 시퀀스(10)는 도전형이 동일한 2개의 층들을 가지면서 상기 2개의 층들 사이에 복사 생성 활성 영역이 배치되고,
    상기 도전형이 동일한 2개의 층들은 제1 도전형의 제1 층 및 제2 층을 포함하고,
    상기 제1 도전형의 제2 층은 상기 활성 영역의 근방에서 상기 제1 도전형의 전하 캐리어 농도를 증가시키기 위한 전하 캐리어 저장체(charge carrier reservoir)로서 구비되고,
    상기 층 시퀀스(10)는 제1 도전형의 제2 층에 인접하는 제2 도전형의 층을 포함하고,
    상기 제1 도전형이 n형이면서 상기 제2 도전형이 p형이거나, 그 반대인 것을 특징으로 하는 발광 다이오드칩.
  14. 청구항 13에 있어서,
    상기 제1 도전형의 제2 층의 두께는 상기 제1 도전형의 제1 층의 두께의 최대 20%인 것을 특징으로 하는 발광 다이오드칩.
  15. 청구항 5에 있어서,
    상기 거울층은 금속을 포함하는 것을 특징으로 하는 발광 다이오드칩.
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