KR101474580B1 - 액티브 매트릭스 광학 장치 및 그 제조 방법 - Google Patents

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Abstract

공통 기판에 배치된 복수의 유기 박막 트랜지스터와 복수의 화소를 포함하는 액티브 매트릭스 유기 광학 장치로서, 상기 유기 박막 트랜지스터 및 상기 화소에 대해 공통 뱅크층(30)이 마련되고, 상기 공통 뱅크층은 복수의 웰(well)을 정의하고, 상기 복수의 웰 중 일부는 내부에 상기 유기 박막 트랜지스터의 유기 반도체 재료를 함유하고 상기 복수의 웰 중 나머지는 내부에 상기 화소의 유기 광학적 활성 재료를 함유한다.

Description

액티브 매트릭스 광학 장치 및 그 제조 방법{ACTIVE MATRIX OPTICAL DEVICE}
본 발명은 액티브 매트릭스 광학 장치(active matrix optical device)에 관한 것이다. 본 발명의 실시예는, 액티브 매트릭스 광학 장치, 특히 액티브 매트릭스 유기 발광 장치를 형성하기 위해, 공통 기판상에 유기 박막 트랜지스터 및 광학 활성 화소를 증착하는 방법에 관한 것이다.
트랜지스터는 바이폴라 접합 트랜지스터와 전계 효과 트랜지스터의 두 가지 주요 형태로 나눠질 수 있다. 두 형태 모두 채널 영역에서 반도체 재료가 이 사이에 배치된 3개의 전극을 포함하는 공통 구조를 공유한다. 바이폴라 접합 트랜지스터의 3개의 전극은 이미터, 콜렉터 및 베이스로 알려져 있는 한편, 전계 효과 트랜지스터에서는 3개의 전극은 소스, 드레인 및 게이트로 알려져 있다. 바이폴라 접합 트랜지스터는, 전류로 작동하는 장치로서, 이미터와 콜렉터 사이의 전류가 베이스와 이미터 사이에 흐르는 전류에 의해 제어된다고 설명될 수 있다. 한편, 전계 효과 트랜지스터는, 전압으로 작동하는 장치로서, 소스와 드레인 사이에 흐르는 전류가 게이트와 소스 사이의 전압에 의해 제어된다고 설명될 수 있다.
트랜지스터는 그들이 각각 양전하 캐리어(정공)를 전도하는 반도체 재료를 포함하는지 음전하 캐리어(전자)를 전도하는 반도체 재료를 포함하는지에 따라 p형 및 n형으로 분류될 수도 있다. 반도체 재료는 전하를 수용(accept), 수송(conduct), 제공(donate)하는 능력에 따라 선택될 수 있다. 정공 또는 전자를 수용, 수송, 제공하는 반도체 재료의 능력은 재료를 도핑함으로써 증강될 수 있다. 소스 및 드레인 전극에 사용된 재료는 정공 또는 전극을 수용하고 주입하는 능력에 따라 선택될 수도 있다.
예컨대, 정공을 수용, 수송, 제공하는데 효율적인 반도체 재료를 선택함으로써, 또한 반도체 재료로부터 정공을 주입 및 수용하는데 효율적인 소스 및 드레인 전극에 대한 재료를 선택함으로써, p형 트랜지스터 장치가 형성될 수 있다. 반도체 재료의 HOMO(Highest Occupied Molecular Orbital) 레벨과 전극에서의 페르미 레벨의 양호한 에너지-레벨 매칭은 정공 주입 및 수용을 증강시킬 수 있다. 한편, n형 트랜지스터 장치는 전자를 수용, 수송, 제공하는데 효율적인 반도체 재료를 선택함으로써, 또한 반도체 재료에 전하를 주입하고 반도체 재료로부터 전하를 수용하는데 효율적인 소스 및 드레인 전극에 대한 재료를 선택함으로써 형성될 수 있다. 반도체 재료의 LUMO(Lowest Unoccupied Molecular Orbital) 레벨과 전극에서의 페르미 레벨의 양호한 에너지-레벨 매칭은 전자 주입 및 수용을 증강시킬 수 있다.
트랜지스터는 박막 트랜지스터(TFT)를 형성하기 위한 박막에 구성 요소를 증착함으로써 형성될 수 있다. 그러한 장치에 유기 재료가 반도체 재료로서 사용된 것이, 유기 박막 트랜지스터(OTFT)로 알려져 있다. OTFT는 용해 처리 등의 저비용, 저온 방법에 의해 제조될 수 있다. 또한, OTFT는 가요성 플라스틱 기판과 호환성이 좋아, 가요성 기판에 롤투롤(roll-to-roll) 처리에 의해 대규모로 OTFT를 제조할 수 있는 가능성을 제공한다.
유기 박막 트랜지스터에 대한 다양한 배열이 알려져 있다. 그러한 한 장치가, 채널 영역에서 반도체 재료가 사이에 배치된 소스 전극 및 드레인 전극과, 반도체 재료에 인접하여 배치된 게이트 전극과, 채널 영역에서 게이트 전극과 반도체 재료 사이에 배치된 절연 재료의 층을 포함하는 절연 게이트 전계 효과 트랜지스터이다.
트랜지스터의 한 용도는 광검출 및 발광 장치 등의 액티브 매트릭스 광학 장치, 특정한 유기 광방출 장치 및 유기 광검출기 어레이에 사용되는 것이다. 예컨대, 액티브 매트릭스 유기 광방출 디스플레이는 디스플레이의 화소를 형성하는 유기 광방출 장치의 매트릭스를 포함한다. 각 유기 광방출 장치는 애노드, 캐소드, 그 사이에 배치된 유기 광방출층을 포함한다. 작동시에, 정공이 애노드를 통해 장치에 주입되고 전자가 캐소드를 통해 장치에 주입된다. 정공과 전자는 유기 광방출층 내에서 결합하여 여기자(exciton)를 형성하는데, 이 여기자는 그 후 방사성 붕괴를 겪어 광을 방출하게 된다(광검출 장치에서 이러한 프로세스는 본질적으로 역으로 실행됨). 전하 주입 및 수송을 증강하기 위해, 정공 주입층, 전자 주입층, 정공 수송층, 및/또는 전자 수송층 등의 다른 층은 전극 사이에 마련될 수도 있다. 작동을 증가하기 위해 전하 수송 및 방출 재료의 혼합 등의 재료의 혼합도 사용될 수 있다. 유기 광감응 장치는 유기층이 두 전극 사이에 위치하는 동일한 구조를 포함하고, 실질상 역으로 작동하는(즉, 장치가 광에 노출될 때 정공 및 전하가 생성되고 분리됨) 유기 발광 장치로 간주될 수 있다.
액티브 매트릭스 유기 광방출 디스플레이의 화소는, 통상적으로 저장 용량 및 2개의 트랜지스터를 포함하는 메모리 소자(2개의 트랜지스터 중 하나가 구동 트랜지스터임)를 사용하여, 화소에 흐르는 전류 흐름을 바꿈으로써 방출 및 비방출 상태 사이에서 전환될 수 있다.
액티브 매트릭스 유기 광방출 디스플레이를 형성하기 위해 박막 트랜지스터 및 유기 광방출 장치에 공통 기판을 사용하는 것이 알려져 있다. 예컨대, 미국 특허 제 6150668호는 유기 박막 트랜지스터(OTFT) 및 유기 광방출 장치(OLED)를 공통 기판에 증착하는 것과 OTFT 게이트와 OLED 애노드 양쪽에 대하여 동일한 재료층을 사용하는 것을 개시한다. OLED 캐소드는 섀도우 마스크를 통해 선택적으로 증착된다. 또한, 미국 특허 제 692450호는 OTFT 및 OLED를 공통 기판에 증착하는 것과 OTFT의 소스 및 드레인과 OLED의 애노드에 대해 동일한 재료층을 사용하는 것을 개시한다. 이 문헌은, OTFT의 탑게이트와 OLED의 캐소드를 형성하기 위해 전체 표면에 걸쳐 금속을 증착하고 그 층을 패터닝함으로써, OTFT의 탑게이트와 OLED의 캐소드를 하나의 단계로 형성하는 것도 개시한다.
이상을 고려하면, 종래 기술의 모노리식(monolithic) OLED/OTFT 구조에서, OLED 및 OTFT의 몇몇 층이 선택적으로 증착되고 증착 후 처리에 의해 패터닝되어야함이 명백하다. 예컨대, OTFT의 유기 반도체 재료와 OLED의 유기 광방출 재료를 포함하도록 별개의 구조가 마련된다. 또한, 종래 기술의 배열에서, 장치의 상측(top-side)에서 OTFT와 OLED 사이의 전기적 단락을 방지하기 위해, OLED의 캐소드와 OTFT의 게이트는 어느 쪽이든지 선택적으로 증착되거나 증착 후 처리에 의해 패터닝되어 왔다
본 발명의 한 실시예의 목표는, 종래 기술의 배열보다 용이하고 빨라 디스플레이 제조 프로세스의 시간과 비용을 절약할 수 있는, 공통 기판에 증착된, 박막 트랜지스터 및 유기 광방출 장치를 포함하는 액티브 매트릭스 유기 광방출 디스플레이를 제조하는 방법을 제공하는 것이다.
본 발명의 한 실시예의 다른 목적은, 그러한 방법에 관련된 처리 단계를 감소시키고, 공통 기판에 증착된 박막 트랜지스터 및 유기 광방출 장치를 포함하는 액티브 매트릭스 유기 광방출 디스플레이를 위한 새로운 구조를 만드는 것이다.
본 발명의 실시예의 또 다른 목적은, 박막 트랜지스터와 유기 광방출 장치 사이의 전기적 단락을 방지하기 위해, 액티브 매트릭스 유기 광방출 디스플레이의 공통 기판에 증착된 박막 트랜지스터와 유기 광방출 장치를 분리하는 다른 방법 및 구조를 제공하는 것이다.
본 발명의 한 실시예의 추가의 목적은, 액티브 매트릭스 유기 광방출 디스플레이의 공통 기판에 유기 광방출 장치와 함께 증착된 박막 트랜지스터를 밀봉하는 다른 방법 및 구조를 제공하는 것이다.
공통 기판에 배치된 복수의 유기 박막 트랜지스터와 복수의 화소를 포함하는 액티브 매트릭스 유기 광학 장치로서, 상기 유기 박막 트랜지스터 및 상기 화소에 대해 공통 뱅크층이 마련되고, 상기 공통 뱅크층은 복수의 웰(well)을 정의하고, 상기 복수의 웰 중 일부는 내부에 상기 유기 박막 트랜지스터의 유기 반도체 재료를 함유하고 상기 복수의 웰 중 나머지는 내부에 상기 화소의 유기 광학 활성 재료를 함유한다.
상기 광학 장치는 유기 광감응 장치(예컨대, 광검출기) 또는 유기 발광 장치(예컨대, 유기 발광 디스플레이)이더라도 좋다. 바람직하게는, 상기 유기 광학 활성 재료가 유기 발광 재료인 경우에 상기 장치는 유기 발광 장치이다.
화소 회로는, 임의의 추가적인 구동 소자와 함께, 각 화소와 그의 연관된 유기 박막 트랜지스터에 의해 형성된다. 예컨대, 액티브 매트릭스 유기 발광 장치의 각 화소 회로는 통상적으로 발광 화소 다이오드와, 구동 트랜지스터로서 작용하는 관련된 유기 박막 트랜지스터와, 스위칭 박막 트랜지스터와, 캐패시터를 포함할 것이다.
본 발명의 제 2 국면에 따르면 공통 기판상의 복수의 유기 박막 트랜지스터와 복수의 화소의 구조를 포함하는 액티브 매트릭스 유기 광학 장치를 제조하는 방법이 마련되고, 상기 유기 박막 트랜지스터 및 상기 화소에 공통 뱅크층이 마련되고, 상기 공통 뱅크층은 복수의 웰을 정의하고, 상기 복수의 웰 중 일부는 내부에 상기 유기 박막 트랜지스터의 유기 반도체 재료를 함유하고 상기 복수의 웰 중 나머지는 내부에 상기 화소의 유기 광학적 활성 재료를 함유한다.
본 발명의 제 1 및 제 2 국면에 따르면, 액티브 매트릭스 유기 광학 장치에서의 상기 유기 박막 트랜지스터의 상기 유기 반도체 재료와 상기 화소의 상기 유기 광학적 활성 재료 모두에 공통 뱅크 구조가 마련된다. 상기 공통 뱅크 구조는, 공통 기판에 증착될 때에 OTFT와 화소 구조를 분리하는 신속하고 간단한 방법을 제공한다.
본 발명의 제 3 국면에 따르면, 복수의 박막 트랜지스터와 복수의 유기 광학적 활성 화소를 공통 기판에 증착하는 단계를 포함하는 액티브 매트릭스 유기 광학 장치를 형성하는 방법이 마련되고, 액티브 매트릭스 유기 광학 장치의 상측에서 박막 트랜지스터를 유기 광학 활성 화소로부터 전기적으로 분리하기 위한 절연 분리기 구조가 마련된다.
본 발명의 제 4 국면에 따르면, 공통 기판상의 복수의 박막 트랜지스터 및 복수의 유기 광학 활성 화소를 포함하는 액티브 매트릭스 유기 광학 장치가 마련되고, 액티브 매트릭스 유기 광학 장치의 상측에서 박막 트랜지스터를 유기 광학적 활성 화소로부터 전기적으로 분리하기 위한 절연 분리기 구조가 마련된다.
본 발명의 제 3 및 제 4 국면에 따르면, 유기 광학 장치의 상측에서 박막 트랜지스터를 화소로부터 전기적으로 분리하기 위한 절연 분리기 구조가 마련된다. 이러한 배치로, 종래 기술의 배치와 같이 적어도 하나의 화소 및 박막 트랜지스터의 상부(top) 전극 재료가 선택적으로 증착되거나 증착 후 처리에 의해 패터닝될 필요가 없다. 이를 실현하기 위해 상측 전극층의 증착에 앞서 절연 분리기 구조가 마련된다.
한 배치예에서, 박막 트랜지스터의 상부 전극 재료가 화소의 상부 전극 재료로부터 전기적으로 분리되도록, 박막 트랜지스터 주위에 융기된 링(raised ring)으로서 절연 분리기 구조가 마련된다. 링은 포토리소그래피에 의해 형성되더라도 좋고, 언더컷(under-cut) 구조(즉, 링 벽의 두께가 그 상부 표면에서 또는 그 근처에서 가장 두꺼움)를 갖더라도 좋다.
상부 전극은 하나 이상의 층으로 형성되더라도 좋다. 예컨대, 화소의 상부 전극은 알루미늄의 단일층 또는 바륨과 알루미늄의 이중층을 포함하는 캐소드이더라도 좋다. 유기 발광 장치의 경우에, 유기 광방출 화소의 상부 전극은 바람직하게 캐소드이지만, 화소가 캐소드-유기 광방출 재료-애노드의 순서로 형성된, 소위, 업사이드-다운(upside-down) 장치의 애노드이더라도 좋다.
다른 배치예에서, 박막 트랜지스터를 화소의 상부 전극 재료로부터 전기적으로 분리하기 위해, 절연 분리기 구조는 박막 트랜지스터 위에 절연 재료의 층을 포함한다.
또 다른 배치예에서, 박막 트랜지스터 주위의 절연 링 분리기 구조와 박막 트랜지스터 위의 절연 재료의 층이 함께 마련된다.
본 발명의 제 1 및 제 2 국면에 관하여 설명된 공통 뱅크 구조에 더하여 절연 분리기 구조가 마련되더라도 좋다. 예컨대, 박막 트랜지스터 주위의 뱅크 구조의 상부에 융기된 링 구조가 마련될 수 있다.
박막 트랜지스터와 화소 양쪽의 상부 전극은 공통 재료를 증착함으로써 형성하여, 박막 트랜지스터와 유기 광방출 화소에 대한 상부 전극의 개별적인 증착 및 패터닝을 회피할 수 있다. 상부 전극 재료는, 본 발명의 제 3 및 제 4 국면에 관하여 설명된 바와 같이 박막 트랜지스터의 상부 전극과 유기 광방출 화소의 상부 전극을 전기적으로 분리하는 절연 분리기 구조를 갖는 디스플레이의 전체 활성 영역에 걸쳐 블랭킷 증착(blanket deposit)될 수 있다. 즉, 박막 트랜지스터의 상부 전극과 유기 광방출 화소의 상부 전극은 한 번의 증착 단계로 형성될 수 있다.
예시의 목적으로만 첨부 도면을 참조하여, 본 발명을 보다 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 액티브 매트릭스 유기 광방출 디스플레이의 일부분을 나타낸다.
도 2는 본 발명의 다른 실시예에 따른 액티브 매트릭스 유기 광방출 디스플레이의 일부를 나타낸다.
도 3은 도 1에 도시된 실시예에 따른 액티브 매트릭스 유기 광방출 디스플레이를 형성하는 것에 관련된 단계를 도시한다.
도 4는 본 발명의 실시예에 따른 유기 박막 트랜지스터와 유기 광방출 장치의 분리를 도시하는 평면도를 나타낸다.
도 5는 도 4에 도시된 형태의 복수의 전극 분리기 구조를 포함하는 액티브 매트릭스 유기 광방출 디스플레이를 도시하는 평면도를 나타낸다.
도 6은 다른 실시예에 따른 복수의 전극 분리기 구조를 포함하는 액티브 매트릭스 유기 광방출 디스플레이를 도시하는 평면도를 나타낸다.
도 7은 탑게이트(top-gate) 박막 트랜지스터를 포함하는 본 발명의 다른 실시예에 따른 액티브 매트릭스 유기 광방출 디스플레이의 일부분을 나타낸다.
도 8은 공통 캐소드 및 게이트, 게이트를 접속하는 비아를 포함하는 본 발명의 다른 실시예에 따른 액티브 매트릭스 유기 광방출 디스플레이의 일부분을 나타낸다.
도 1은 본 발명의 실시예에 따른 액티브 매트릭스 유기 광방출 디스플레이의 일부분을 나타낸다. 도면은 기판의 우측에 증착된 유기 광방출 장치(OLED)와, OLED를 구동하기 위한 기판의 좌측에 증착된 유기 박막 트랜지스터(OTFT)를 도시한다.
OTFT는 바텀게이트형이고, 게이트(2), 게이트 유전체층(4), 소스 전극(6) 및 드레인 전극(8), 유기 반도체 재료층(10)을 포함한다.
OLED는 애노드(20), 정공 주입층(22), 정공 수송층(24), 유기 광방출층(26), 캐소드(28)를 포함한다.
공통 뱅크 구조(30)는 OLED 및 OTFT의 적어도 일부의 층에 증착된 웰을 제공한다.
분리기 링(32)은 OTFT 주위의 뱅크 구조(30)의 상부에 마련된다. OLED의 캐 소드 재료는, 장치의 상부에 걸쳐 OLED와 OTFT를 단락시키지 않고 디스플레이의 활성 영역에 걸쳐 블랭킷 증착될 수 있어, 분리기 링(32)은 OLED로부터 OTFT를 분리한다. 즉, 분리기 링은 OLED 위에 증착된 캐소드 재료를 OTFT 위에 증착된 캐소드 재료로부터 분리한다. 분리기 링은 유리하게 OLED와 OTFT의 전기적 분리를 강화하기 위해 언더컷 구조를 갖는다.
상기한 배치는, 액티브 매트릭스 유기 광방출 디스플레이의 경우, OLED(PLED(Polymer Light-Emissive Device) 또는 SMOLED(Small Molecule Organic Light-Emissive Device)라도 좋음)를 위한 캐소드가 일반적으로 디스플레이의 전체 활성 표면에 걸쳐 증착되므로 유리하다. 액티브 매트릭스 OLED 디스플레이의 경우, 각 OLED 서브화소는 공통 캐소드 접속을 갖고 애노드 접속의 제어에 의해 선택되기 때문이다.
하부-방출(bottom-emitting) 액티브 매트릭스 OLED 디스플레이의 한 문제는 OTFT와 OLED가 같은 기판에 서로 이웃하여 증착된다는 것이다. 바텀게이트 디스플레이에 있어서, OTFT의 유기 반도체는 표면에 노출되고 캐소드와 접촉할 것이다. 여기에 개시된 기술을 사용함으로써, OTFT 주위의 캐소드 분리기 링은 OTFT를 덮는 캐소드 금속을 OLED의 캐소드로부터 전기적으로 분리한다. 동시에, OTFT를 덮는 금속은 1차 밀봉재로서 기능한다.
상기한 캐소드 분리기 링 구조의 대안으로서, OLED의 캐소드 재료의 증착에 앞서 절연 재료의 층이 OTFT의 표면에 마련될 수 있다. 이러한 절연층을 사용한 캐소드로부터의 OTFT의 보호/패시베이션은, 불완전한 유기 반도체 커버리지로부터 초래되는, 노출된 금속 영역의 경우에 소스 및 드레인 전극에 대한 캐소드의 단락을 방지하고, 또한 단락 채널 효과를 방지하는데에 요구될 수 있다. 이것은 캐소드 증착에 앞서 OTFT의 상부에 유기 절연막을 증착함으로써 실현될 수 있다.
도 2에 도시된 한 배치에서, 위에서 말한 두 대안이 조합된다. 즉, 캐소드의 전기적, 물리적, 화학적 특성으로부터 OTFT를 더 보호하고 분리하기 위해 링 분리기와 절연층(34)이 모두 마련된다. 예컨대, 유기 반도체 재료가 용액으로부터 증착되면, 용매 증발에 관련된 효과에 의해 막(10)은 그의 중심보다 그의 주변이 더 얇아질 수 있다. 이 경우에, 절연층(34)은 유기 박막 트랜지스터를 덮는 캐소드 재료층이 소스 전극(6) 및/또는 드레인 전극(8)에 접촉하는 것을 방지하도록 기능한다. TFT의 유기 반도체 재료의 위에 절연층을 추가하는 것 이외에, 도 2의 다른 구성 요소는 도 1에 도시된 것과 같고, 명료하게 하기 위해 부호를 붙이지 않았다.
여기서 바람직한 접근법은 유기 반도체 재료의 상부에 잉크젯 인쇄에 의해 절연층(34)에 대해 패시베이션 재료를 증착하는 것이다. 이러한 잉크젯 패시베이션 재료는 바람직하게 유기물이다. 패시베이션 잉크에 의해 유기 반도체 재료의 재용해를 방지하기 위해 이하의 두 접근법 중 하나가 이용될 수 있다. (1) 넓은 범위의 패시베이션 용매가 사용될 수 있도록 유기 반도체 재료의 가교 결합. (2) 직교 용매(orthogonal solvent)로부터의 잉크젯 인쇄. 이후의 접근법을 고려하여, 유기 반도체 재료는 일반적으로 무극성 용매에 용해되고, 패시베이션 재료는 일반적으로 극성 용매(메탄올, 에탄올, 물, PGMEA(프로필렌글라이콜메틸에터아세테이 트))에 용해된다. 유기 패시베이션 재료로서 사용되는 대표적인 재료는 PVA(폴리바이닐아세테이트), PMMA(폴리메틸메타크릴레이트) 및 PVP(폴리바이닐페놀)를 포함한다.
OTFT-PLED 디스플레이에서 본 발명을 구현하는 한 방법을 도 3에 나타낸다. 이하의 단계로 백플레인이 구축된다.
1. 게이트(2) 및 PLED 애노드(20)의 증착 및 패터닝.(예컨대, ITO가 코팅된 기판의 패터닝)
2. 유전체의 증착 및 패터닝(4)(예컨대, 가교 가능형, 광 패터닝 가능형 유전체 등)
3. 소스-드레인 재료의 증착 및 패터닝(6, 8)(예컨대, 금, 리소그래피)
4. 뱅크의 증착 및 패터닝(30)
5. 캐소드 분리기의 증착 및 패터닝(32)
6. 예컨대, 잉크젯 인쇄에 의한 유기층 증착(OTFT : 유기 반도체(10); OLED : 정공 주입층(22), 정공 수송층(24), 광방출 폴리머(26))
7. 캐소드 증착(28)
도 3의 유기층은 웰 내에 완전히 포함된다. 이것이 바람직하지만, 반드시 그럴 필요는 없음을 이해할 것이다. 예컨대, 광방출 폴리머는 층(26)이 웰의 외주를 넘어 연장되지만 화소의 방출 영역은 여전히 웰의 경계에 의해 정의되는 방법으로 증착되더라도 좋다. 마찬가지로, 화소의 다른 층은 웰의 경계를 넘어 연장되더라도 좋지만(실은, 이는 광방출 화소의 캐소드에 바람직하다), 화소의 광방출 또는 광검출 영역은 여전히 웰의 경계에 의해 정의될 것이다.
캐소드 분리기는 OTFT를 덮는 캐소드 금속과 OLED를 덮는 금속의 영역 사이의 전기적 연속성을 끊는다.
도 4는 유기 박막 트랜지스터와 유기 광방출 장치의 분리를 도시하는 평면도를 나타낸다. 이 평면도는 OTFT를 덮는 금속의 분리를 제공하기 위해 분리기(이전에 말한 도면에서 단면에 도시됨)가 실질상 링 형상인 것을 나타낸다. 캐소드 분리기 링은 OTFT의 유기 반도체 재료(10)가 위치한 영역을 둘러싼다. 도 4의 실시예에서 유기 반도체 재료는 두 웰에 포함되고, 이 두 웰의 재료는 함께 단일 OTFT의 부분을 형성한다. 도 4에 나타낸 바와 같은 복수의 웰의 사용은, 유기 반도체 재료를 웰에 인쇄할 때 양호한 웰 충전을 보증하도록 웰의 치수가 선택될 수 있어 유리하지만, 웰 사이의 뱅크 재료의 비활성 영역에 기인한 OTFT의 면적 증가를 초래하여 방출 화소에 사용될 수 있는 기판의 백분율 영역을 감소시킨다. 따라서, 다른 배치예에서 유기 반도체 재료가 OTFT의 영역을 최소화하기 위한 단일의 큰 웰에 포함된다.
도 5는 도 4에 도시된 형태의 복수의 전극 분리기 구조를 포함하는 액티브 매트릭스 유기 광방출 디스플레이를 도시하는 평면도를 나타낸다. 캐소드의 이산 영역(discrete area)만을 캐소드 평면으로부터 “잘라내므로”, 패널에 걸친 전기적 연속성이 유지된다.
도 6은 다른 실시예에 따른 복수의 전극 분리기 구조를 포함하는 액티브 매트릭스 유기 광방출 디스플레이를 도시하는 평면도를 나타낸다. 이 배치예에서, 캐소드 분리기 링은 디스플레이를 가로지르는 라인으로 통합되었다. 이러한 배치는 패시브 매트릭스 디스플레이에서와 같이 캐소드를 열(column)로 분리한다. 이 경우에 라인은 디스플레이 에지에서 접속될 필요가 있을 것이다. 도 6에서, 도시된 바와 같이 디스플레이에 걸쳐 공통 캐소드를 형성하기 위해, 디스플레이의 하부 영역을 따라 캐소드 열이 접속되는 것을 알 수 있다.
도 7은 탑게이트 박막 트랜지스터를 포함하는 다른 실시예를 나타낸다. 도 1에 도시된 바텀게이트 TFT에서처럼 같은 부분에는 같은 참조 번호가 사용되었다. 탑게이트 배열에서, OLED는 도 1에 도시된 것과 같은 구조를 갖지만 TFT의 구조는 효과적으로 역이 되어 소스(6) 및 드레인(8)이 기판상에 증착된다. 공통 뱅크 구조(30)는 웰을 형성하기 위해 증착되고 유기 반도체 재료(10)는 소스 및 드레인 위에 웰 내에 증착된다. 이어서, 게이트 유전체(4) 및 게이트 전극(2)이 TFT를 완성시키기 위해 증착된다.
도 7에 도시된 실시예에서, 절연 재료층(44)은 OLED의 상부의 캐소드 재료(28)로부터 게이트 전극(2)을 절연하기 위해 게이트 전극(2) 위에 증착된다. 절연 재료(44)는 도 2의 유기 패시베이션층(34)에 사용된 것과 같은 재료이더라도 좋다. 이와 달리, 이 배치에서 게이트 유전체 및 게이트 전극이 하부의 유기 반도체 재료에 대한 어느 정도의 보호를 제공하므로, 다른 재료가 선택되더라도 좋고, 결과적으로, 도 2의 층(34)보다 층(44)에 대하여 더 넓은 범위의 재료가 선택될 수 있다.
도 8은 공통 캐소드 및 게이트 재료(28)를 포함하는 다른 실시예를 나타낸 다. 이 배치에서, OLED의 캐소드 재료(28)가 TFT의 게이트 전극으로서 기능하기 때문에 절연층이 필요하지 않다. 이 경우에도 마찬가지로, 이전에 말한 도면에서처럼 공통의 부분에 대하여 공통의 참조 번호가 사용되었다.
도 8에 나타낸 배열에서, 게이트 전극을 도전성 커넥터 라인(52)에 접속하는 추가적인 비아 컨택트(50)를 나타낸다.
따라서 본 발명의 실시예는 탑게이트 또는 바텀게이트 박막 트랜지스터를 포함할 수 있다. 상부 전극 재료는 TFT와 OLED 사이의 단락을 방지하는 절연 분리기 구조를 갖는 디스플레이의 활성 영역 전체에 걸쳐 증착될 수 있다. 본 발명의 실시예는 하부-방출 액티브 매트릭스 디스플레이가 디스플레이 표면 전체를 덮는 공통의 셀프마스킹된 캐소드와 함께 제조될 수 있게 해준다. 분리된 캐소드는 OTFT 구조에 대하여 1차 밀봉재를 제공한다. 캐소드 분리기와 함께 유기 패시베이션 재료를 사용하는 것은 캐소드로부터의 OTFT의 분리를 더 개선하고 단락 회로 효과를 억제한다. 공통 뱅크 구조를 사용하는 것은 공통 기판에 TFT와 OLED를 용이하게 제조하는 것을 허용한다.
본 발명에 따른 적합한 재료 및 장치의 제조 처리의 상세를 이하에 설명한다.
기판
기판은 강성이거나 가요성(flexible)일 수 있다. 강성(rigid) 기판은 유리 또는 실리콘으로부터 선택될 수 있고 가요성 기판은 얇은 유리 또는 폴리(에틸렌테 레프탈레이트)(PET), 폴리(에틸렌-나프탈렌)(PEN), 폴리카보네이트 및 폴리이미드 등의 플라스틱을 포함할 수 있다.
유기 반도체 재료는 적합한 용매의 사용을 통해 처리 가능한 용액으로부터 제조될 수 있다. 전형적인 용매는 톨루엔 및 자일렌, 테트라린, 및 클로로폼 등의 모노알킬벤젠 또는 폴리알킬벤젠을 포함한다. 바람직한 용액 증착 기술은 스핀코팅 및 잉크젯 인쇄를 포함한다. 다른 용액 증착 기술은 딥코팅, 롤 인쇄, 스크린 인쇄를 포함한다.
유기 반도체 재료
바람직한 유기 반도체 재료는 선택적으로 치환된 펜타센 등의 소분자, 폴리알릴렌 등의 선택적으로 치환된 폴리머(특히 폴리플루오렌 및 폴리사이오펜), 올리고머를 포함한다. 다른 재료 형태의 혼합(예컨대, 폴리머와 소분자 혼합)을 포함하는 재료의 혼합이 사용될 수 있다.
소스 및 드레인 전극
p채널 OTFT에 있어서, 소스 및 드레인 전극은, 높은 일함수의 재료, 바람직하게는 3.5eV보다 큰 일함수를 갖는 금, 백금, 팔라듐, 몰리브덴, 텅스텐 또는 크롬 등의 금속을 포함한다. 보다 바람직하게는, 금속은 4.5~5.5eV 범위의 일함수를 갖는다. 다른 적합한 화합물, 합금 및 3산화몰리브덴, 인듐 주석 산화물 등의 산화물도 사용될 수 있다. 소스 및 드레인 전극은 열증발에 의해 증착될 수 있고, 당해 분야에서 널리 알려진 표준 포토리소그래피 및 리프트 오프 기술을 사용하여 패터닝될 수 있다.
또는, 도전성 폴리머가 소스 및 드레인 전극으로서 증착될 수 있다. 다른 도전성 폴리머도 당해 분야에 알려져 있지만, 이러한 도전성 폴리머의 한 예로 폴리(에틸렌다이옥시사이오펜)(PEDOT)이 있다. 이러한 도전성 폴리머는, 예컨대, 스핀코팅 또는 잉크젯 인쇄 기술 및 상술한 다른 용액 증착 기술을 사용하여 용액으로부터 증착될 수 있다.
n채널 OTFT에 있어서, 소스 및 드레인 전극은 바람직하게, 칼슘 또는 바륨 또는 금속 화합물의 박막층 등의 3.5eV보다 작은 일함수를 갖는 금속, 특히 알칼리 또는 알칼리 토류 금속의 산화물 또는 불화물, 예컨대, 불화리튬, 불화바륨 및 산화바륨을 포함한다. 이와 달리, 도전성 폴리머가 소스 및 드레인 전극으로서 증착될 수 있다.
소스 및 드레인 전극은 제조의 편의상 바람직하게 동일한 재료로부터 형성된다. 하지만, 전하 주입 및 추출이 각각 최적화되도록 소스 및 드레인 전극이 다른 재료로 형성될 수 있음이 이해될 것이다.
소스 전극과 드레인 전극 사이에 정의된 채널의 길이는 최대 500미크론까지이나, 그 길이는 바람직하게 200미크론 미만이고, 보다 바람직하게는 100미크론 미만, 가장 바람직하게는 20미크론 미만이다.
게이트 전극
게이트 전극(4)은 넓은 범위의 도전성 재료, 예컨대, 금속(예컨대, 금) 또는 금속 화합물(예컨대, 인듐 주석 산화물)로부터 선택될 수 있다. 또는, 도전성 폴리머가 게이트 전극(4)으로서 증착될 수 있다. 이러한 도전성 폴리머는, 예컨대, 스핀코팅 또는 잉크젯 인쇄 기술 및 상술한 다른 용액 증착 기술을 사용하여 용액으로부터 증착될 수 있다.
게이트 전극, 소스 및 드레인 전극의 두께는, 예컨대, 통상적으로 원자력 현미경(AFM : Atomic Force Microscopy)으로 측정된 50㎚이지만, 5~200㎚의 범위에 있을 수 있다.
절연층
절연층은 높은 저항성을 갖는 절연 재료로부터 선택된 유전성 재료를 포함한다. OTFT에 대하여 실현 가능한 캐패시턴스는 유전율 k에 정비례하고, 드레인 전류 ID는 캐패시턴스에 정비례하므로, 높은 값의 k를 갖는 재료가 바람직하지만, 유전체의 유전율 k는 통상적으로 약 2~3이다. 따라서, 낮은 작동 전압과 함께 높은 드레인 전류를 실현하기 위해, 채널 영역에 얇은 유전체층을 갖는 OTFT가 바람직하다.
유전 재료는 유기물 또는 비유기물이더라도 좋다. 바람직한 비유기 재료는 SiO2, SiNx 및 SOG(spin-on-glass)를 포함한다. 바람직한 유기 재료는 일반적으로 폴리머이고, 다우코닝사(Dow Corning)의 폴리바이닐알코올(PVA), 폴리바이닐피롤리딘(PVP) 등의 절연 폴리머, 폴리메틸메타크릴레이트(PMMA) 및 벤조사이클로뷰테인(BCB) 등의 아크릴레이트를 포함한다. 절연층은 재료의 혼합으로 형성되더라도 좋고 다층 구조를 포함하더라도 좋다.
유전 재료는 해당 분야에 알려진 열증발, 진공 처리 또는 적층법에 의해 증착될 수 있다. 또는, 유전 재료는 스핀코팅 또는 잉크젯 인쇄 기술 및 상술한 다른 용액 증착 기술을 사용하여 용액으로부터 증착될 수 있다.
유전 재료가 용액으로부터 유기 반도체에 증착되면, 유기 반도체의 용해를 일으켜서는 안 된다. 마찬가지로, 유기 반도체가 용액으로부터 증착되면, 유전 재료가 용해되어서는 안 된다. 이러한 용해를 회피하는 기술은, 하부의 층을 용해시키지 않는 최상층의 증착을 위한 용매의 사용인 직교 용매의 사용, 하부의 층의 가교 결합을 포함한다.
절연층의 두께는 바람직하게 2㎛ 미만이고, 보다 바람직하게는 500㎚ 미만이다.
다른 층
장치 구조에 다른 층이 포함되더라도 좋다. 예컨대, 필요한 곳에서 결정화도를 증진시키고, 접촉 저항을 감소시키고, 표면 특성을 보상하고, 접착력을 증진시키기 위해, 자기 조직화 단분자막(SAM : self assembled monolayer)이 게이트, 소스 또는 드레인 전극, 기판, 절연층 및 유기 반도체 재료에 증착될 수 있다. 특 히, 예컨대, 유기 반도체의 형태(특히 폴리머 배열 및 결정화도)를 개선하고 높은 k의 유전체 표면에 대한 전하 트랩을 덮음으로써 장치 성능을 개선하기 위한 바인딩 영역 및 유기 영역을 포함하는 단분자막이 채널 영역의 유전체 표면에 마련될 수 있다. 이러한 단분자막에 대한 전형적인 재료는 옥타데실트라이클로로실레인 등의 긴 알킬쇄를 갖는 클로로- 또는 알콕시-실레인을 포함한다.
바람직한 실시예를 참조하여 본 발명을 상세하게 나타내고 설명했지만, 청구항에 의해 정의된 바와 같이 본 발명의 범위를 벗어나지 않고 형태와 세부 사항에 다양한 변경이 이루어질 수 있음이 당업자에 의해 이해될 것이다.

Claims (15)

  1. 공통 기판상에 배치된 복수의 유기 박막 트랜지스터와 복수의 화소를 포함하는 액티브 매트릭스 유기 광학 장치로서,
    상기 유기 박막 트랜지스터 및 상기 화소에 대해 공통 뱅크층이 마련되고, 상기 공통 뱅크층은 복수의 웰(well)을 정의하고, 상기 복수의 웰 중 일부는 내부에 상기 유기 박막 트랜지스터의 유기 반도체 재료를 함유하고 상기 복수의 웰 중 나머지는 내부에 상기 화소의 유기 광학적 활성 재료를 함유하며,
    상기 공통 기판상에 전극층이 배치되고, 상기 전극층 위에 상기 공통 뱅크층이 배치되고,
    상기 유기 박막 트랜지스터는 탑게이트(top-gate) 박막 트랜지스터이며,
    상기 액티브 매트릭스 유기 광학 장치의 활성 표면 전체에 걸쳐 상부 전극 금속층(a top electrode metal layer)이 배치되고, 상기 유기 박막 트랜지스터를 덮는 상기 상부 전극 금속층과 상기 화소를 덮는 상기 상부 전극 금속층 사이의 전기적 연속성을 차단함으로써 상기 액티브 매트릭스 유기 광학 장치의 상측에서(on a top side) 상기 화소로부터 상기 박막 트랜지스터를 전기적으로 분리하기 위한 절연 분리기 구조가 제공되는
    액티브 매트릭스 유기 광학 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 전극층은 각 유기 박막 트랜지스터의 소스 전극 및 드레인 전극을 포함하고, 상기 소스 전극 및 상기 드레인 전극 위에 상기 공통 뱅크층이 배치되고, 각 유기 박막 트랜지스터는 상기 소스 전극과 상기 드레인 전극 사이의 채널 영역에 배치된 유기 반도체 재료와, 상기 유기 반도체 재료 위에 배치된 게이트 유전체층과, 상기 게이트 유전체층 위에 배치된 게이트 전극을 포함하는
    액티브 매트릭스 유기 광학 장치.
  7. 제 1 항에 있어서,
    각 박막 트랜지스터 위에 배치된 절연층을 더 포함하는
    액티브 매트릭스 유기 광학 장치.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 절연 분리기 구조는 상기 박막 트랜지스터 주위의 상기 공통 뱅크층 상에 융기된 링(raised ring)으로서 제공되는
    액티브 매트릭스 유기 광학 장치.
  10. 제 9 항에 있어서,
    상기 융기된 링은 언더컷(under-cut) 벽 구조를 갖는
    액티브 매트릭스 유기 광학 장치.
  11. 제 1 항에 있어서,
    상기 상부 전극 금속층은 각 유기 박막 트랜지스터의 상부 전극과 각 화소의 상부 전극을 형성하는
    액티브 매트릭스 유기 광학 장치.
  12. 공통 기판상에 복수의 유기 박막 트랜지스터와 복수의 화소를 형성하는 것을 포함하는 액티브 매트릭스 유기 광학 장치의 제조 방법으로서,
    상기 공통 기판 상에 전극층을 증착하는 단계와,
    상기 전극층 위에 공통 뱅크층을 증착하는 단계와,
    복수의 웰을 정의하기 위해 상기 공통 뱅크층을 패터닝하는 단계와,
    상기 복수의 웰 중 일부에 유기 박막 트랜지스터를 형성하기 위해 유기 반도체 재료를 증착하는 단계와,
    상기 화소를 형성하기 위해 상기 복수의 웰 중 나머지에 유기 광학 활성 재료를 증착하는 단계와,
    상기 액티브 매트릭스 유기 광학 장치의 상부 표면 상에 절연 분리기 구조를 형성하는 단계와,
    상기 액티브 매트릭스 유기 광학 장치의 활성 표면 전체와 상기 절연 분리기 구조 위에 상부 전극 금속층을 증착하여, 상기 화소로부터 상기 유기 박막 트랜지스터를 전기적으로 분리하기 위한 절연 분리기 구조의 존재에 의해 상기 유기 박막 트랜지스터를 덮는 상기 상부 전극 금속층과 상기 화소를 덮는 상기 상부 전극 금속층 사이의 전기적 연속성이 차단되도록 하는 단계를 포함하되,
    상기 유기 박막 트랜지스터는 탑게이트 박막 트랜지스터인
    액티브 매트릭스 유기 광학 장치의 제조 방법.
  13. 삭제
  14. 삭제
  15. 삭제
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009021477A (ja) * 2007-07-13 2009-01-29 Sony Corp 半導体装置およびその製造方法、ならびに表示装置およびその製造方法
JP5325465B2 (ja) * 2008-06-03 2013-10-23 株式会社日立製作所 薄膜トランジスタおよびそれを用いた装置
JP2011035037A (ja) * 2009-07-30 2011-02-17 Sony Corp 回路基板の製造方法および回路基板
DE102011053665B4 (de) * 2010-09-20 2016-06-30 Lg Display Co., Ltd. Anzeigevorrichtung mit organischen lichtemittierenden Dioden und Herstellungsverfahren für dieselbe
US8877531B2 (en) 2010-09-27 2014-11-04 Applied Materials, Inc. Electronic apparatus
US8568182B2 (en) 2010-09-27 2013-10-29 Hewlett-Packard Development Company, L.P. Display
KR102138213B1 (ko) 2010-11-24 2020-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 유기 광 디바이스 및 유기 광 디바이스의 보호 부재
JP5827578B2 (ja) 2011-02-14 2015-12-02 株式会社半導体エネルギー研究所 光学素子の作製方法
US9935152B2 (en) 2012-12-27 2018-04-03 General Electric Company X-ray detector having improved noise performance
US9917133B2 (en) 2013-12-12 2018-03-13 General Electric Company Optoelectronic device with flexible substrate
US9257480B2 (en) * 2013-12-30 2016-02-09 General Electric Company Method of manufacturing photodiode detectors
IN2014DE00708A (ko) 2014-03-12 2015-09-18 Indian Inst Technology Kanpur
US10732131B2 (en) 2014-03-13 2020-08-04 General Electric Company Curved digital X-ray detector for weld inspection
KR101831346B1 (ko) * 2015-08-07 2018-02-23 삼성디스플레이 주식회사 유기발광 디스플레이 장치 및 그 제조방법
US9842883B2 (en) * 2016-01-28 2017-12-12 Shenzhen China Star Optoelectronics Technology Co., Ltd. Flexible array substrate structure and manufacturing method for the same
CN105529337B (zh) * 2016-01-28 2018-12-11 深圳市华星光电技术有限公司 柔性阵列基板结构及其制造方法
CN107369784B (zh) * 2017-08-31 2019-11-26 深圳市华星光电半导体显示技术有限公司 Oled-tft基板及其制造方法、显示面板
CN110767677A (zh) * 2018-08-06 2020-02-07 云谷（固安）科技有限公司 显示面板、显示屏及显示终端
CN114203890B (zh) * 2021-12-10 2024-01-26 Tcl华星光电技术有限公司 显示面板及显示面板的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004087458A (ja) * 2002-08-28 2004-03-18 Ind Technol Res Inst 薄膜トランジスタと発光ダイオードに用いる有機集積デバイス及びその製造方法
WO2007111352A1 (ja) 2006-03-29 2007-10-04 Pioneer Corporation 有機エレクトロルミネセンス表示パネル及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW410478B (en) 1998-05-29 2000-11-01 Lucent Technologies Inc Thin-film transistor monolithically integrated with an organic light-emitting diode
JP4792634B2 (ja) * 2000-12-28 2011-10-12 Ｔｄｋ株式会社 光機能素子、有機ｅｌ素子および有機ｅｌ表示装置
JP4841751B2 (ja) * 2001-06-01 2011-12-21 株式会社半導体エネルギー研究所 有機半導体装置及びその作製方法
JP2006019630A (ja) * 2004-07-05 2006-01-19 Seiko Epson Corp 配線形成方法
JP4707996B2 (ja) * 2004-11-08 2011-06-22 共同印刷株式会社 フレキシブルディスプレイ及びその製造方法
EP1868246A1 (en) * 2005-03-30 2007-12-19 Pioneer Corporation Organic el display device, organic transistor and methods for manufacturing such organic el display device and organic transistor
CN1893105A (zh) * 2005-03-31 2007-01-10 精工爱普生株式会社 发光装置、发光装置的制造方法及电子设备
US7737629B2 (en) 2005-03-31 2010-06-15 Seiko Epson Corporation Light emitting device, method of manufacturing the same, and electronic apparatus
KR20070009013A (ko) * 2005-07-14 2007-01-18 삼성전자주식회사 평판표시장치 및 평판표시장치의 제조방법
KR101209046B1 (ko) * 2005-07-27 2012-12-06 삼성디스플레이 주식회사 박막트랜지스터 기판과 박막트랜지스터 기판의 제조방법
JP2008122649A (ja) * 2006-11-13 2008-05-29 Seiko Epson Corp 電気光学装置の製造方法、電気光学装置、液晶装置、有機エレクトロルミネッセンス装置、及び電子機器
JP4567092B2 (ja) * 2007-03-29 2010-10-20 パイオニア株式会社 有機ｅｌ表示装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004087458A (ja) * 2002-08-28 2004-03-18 Ind Technol Res Inst 薄膜トランジスタと発光ダイオードに用いる有機集積デバイス及びその製造方法
WO2007111352A1 (ja) 2006-03-29 2007-10-04 Pioneer Corporation 有機エレクトロルミネセンス表示パネル及びその製造方法

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