KR101468348B1 - 광전자 반도체 칩 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 층 스택(2)과 변환층(3)을 포함하는 광전자 반도체 칩에 관한 것이다. 반도체 층 스택(2)은 복사 형성을 위한 활성층(2a)을 포함한다. 변환층(3)은 반도체 층 스택(2)의 복사 출사면(21)에 배치되고, 이 경우 변환층(3)은 활성층(2a)에 의해 방사된 복사의 적어도 일부를 다른 파장 길이로 변환하는데 적합하다. 반도체 층 스택(2)의 복사 출사면(21)은 제 1 나노 구조체를 포함하고, 이 경우 변환층(3)은 상기 제 1 나노 구조체(4) 내에 배치된다. 또한, 이러한 반도체 칩(10)의 제조 방법이 제안된다.

Description

광전자 반도체 칩 및 이의 제조 방법{OPTOELECTRONIC SEMICONDUCTOR CHIP AND METHOD FOR PRODUCING SAME}
본 발명은 반도체 층 스택과 변환층을 포함하는 광전자 반도체 칩 및 이의 제조 방법에 관한 것이다.
위에 변환층이 배치된 반도체 칩이 선행기술에 공지되어 있고, 이 경우 종래의 반도체 칩에서 대개 변환층은 반도체 층 스택의 층들보다 낮은 굴절률을 갖는다. 예컨대 공지된 종래의 변환층은 매트릭스 물질, 예를 들어 실리콘 또는 수지 및, 거기에 배치된 변환 소자로 구성된다. 변환층은 예컨대 별도의 층으로서 반도체 칩 상에 제공되거나 또는 반도체 칩 주변에 포팅(potting) 체적으로서 배치된다. 대안으로서 세라믹 형광체 플레이트를 예컨대 실리콘 접착제를 이용하여 반도체 칩 상에 접착하는 것이 공지되어 있다.
그러나 이러한 변환층은 하우징 또는 반도체 칩 자체에 의해 완전히 반사되지 않고, 산란되어 변환된 광으로 인해 바람직하지 않게 높은 손실을 가질 수 있다. 또한, 예컨대 수지 또는 실리콘과 같은 물질을 이용한 반도체 칩에 대한 변환층의 열 결합은 최적이 아니므로, 추가의 효율 손실이 발생할 수 있다. 또한, 효율 손실은 예컨대 매트릭스 물질의 균열 형성과 같은 노후화 효과에 의해 발생할 수 있다.
본 발명의 과제는 반도체 칩에 대한 변환층의 광학 및 열 결합이 개선되는 동시에 복사 출력의 효율이 증가한 반도체 칩을 제공하는 것이다. 또한, 본 발명의 과제는 이러한 반도체 칩의 제조 방법을 제공하는 것이다.
상기 과제는 특히 청구범위 제 1 항의 특징을 포함하는 반도체 칩에 의해 그리고 청구범위 제 13 항의 특징을 포함하는 상기 반도체 칩의 제조 방법에 의해 해결된다.
반도체 칩 및 그것의 제조 방법의 바람직한 개선예들은 종속 청구항의 대상이다.
개선예에서 광전자 반도체 칩은 반도체 층 스택을 포함하고, 상기 반도체 층 스택은 복사 형성을 위해 제공된 활성층 및 복사 출사면을 갖는다. 또한, 반도체 칩은 변환층을 포함하고, 상기 변환층은 반도체 층 스택의 복사 출사면에 배치되고, 활성층에 의해 방사된 복사의 적어도 일부를 다른 파장 길이의 복사로 변환하는데 적합하다. 반도체 층 스택의 복사 출사면은 제 1 나노 구조체를 포함한다. 변환층은 제 1 나노 구조체 내에 배치된다.
광전자 반도체 칩은 특히 전자적으로 발생된 데이터 또는 에너지를 발광으로 변환 또는 역으로 변환을 가능하게 하는 반도체 칩이다. 예를 들어 광전자 반도체 칩은 복사 방사 반도체 칩이다.
나노 구조체는 3차원 구조, 특히 입체적으로 형성된 구조이다. 예를 들어 나노 구조체는 층 또는 층 시퀀스 내의 리세스 또는 트랜치에 의해 형성된다. 나노 구조체란 특히 복사 출사면의 단순한 러프닝을 의미하는 것이 아니다. 따라서 본 발명과 관련해서 나노 구조체는 평평한 표면과 공간적 편차를 가져야 하고, 상기 편차는 상기 면의 단순한 러프닝보다 크다.
이 경우 변환층은 제 1 나노 구조체 내에 배치된다. 즉, 변환층은 복사 출사면의 바로 뒤에 배치되므로, 활성층에 의해 형성된 방사된 복사는 반도체 칩으로부터 출력시 변환층을 통과하거나 또는 변환층에서 다른 파장 길이의 복사로 변환된다.
따라서 반도체 층 스택의 복사 출사면은 입체적 구조를 갖고, 이 경우 나노 구조체로 인해 형성된 리세스, 홈 또는 트랜치는 적어도 부분적으로 변환층으로 채워진다. 바람직하게 제 1 나노 구조체의 홈, 리세스 또는 트랜치는 완전히 변환층의 재료로 채워진다.
반도체 층 스택의 제 1 나노 구조체로 인해 변환층과 반도체 층 스택 사이에 넓은 접촉면이 형성된다. 이로 인해 바람직하게 변환층과 반도체 층 스택 사이의 넓은 상호 작용면이 가능해지므로, 반도체 층 스택에 대한 변환층의 개선된 광학 및 열 결합이 이루어진다. 따라서 변환층의 넓은 면이 반도체 층 스택, 특히 복사 출사면과 직접 접촉한다. 이러한 넓은 표면 접촉으로 인해 바람직하게 변환 효율이 증가할 수 있다. 이 경우 동시에 변환의 개선된 조정성이 달성될 수 있다.
이러한 반도체 칩에 의해 바람직하게 변환시 산란 손실의 감소, 활성층에 의해 방사된 복사의 입사각에 의한 색 균일도, 반도체 층 스택에 대한 변환층의 양호한 열 결합 및, 완전한 변환을 가능하게 하는 가능성이 제공된다. 완전 변환이란 특히 활성층에 의해 방사된 거의 전체 복사가 변환층에서 다른 파장 길이의 복사로 변환되는 복사 변환이다.
또한, 통합된 변환층을 포함하는 이러한 반도체 칩은 포팅 체적 또는 패키지 없이 형성된 소자가 변환을 실행하는 것을 가능하게 한다. 따라서 이러한 반도체 칩은 예를 들어 프린트 회로기판에 직접 납땜될 수 있다. 이는 최적의 복사 효과와 함께 비용을 감소시킨다. 반도체 층 스택에 대한 변환층의 열 및 광학 결합은 예를 들어 프로젝션 장치, 헤드 램프 및 조명 장치와 같이 고휘도를 필요로 하는 용도에 바람직하다.
반도체 층 스택, 특히 활성층은 적어도 하나의 III-V-반도체 물질 즉, 0 ≤ x, y ≤ 1이고, x + y ≤ 1인, 물질 시스템들 InxGayAl1 -x- yP, InxGayAl1 -x- yN 또는 InxGayAl1-x-yAs로 이루어진 물질을 포함한다. III/V-반도체 물질들은 자외선(InxGayAl1 -x- yN)에서 복사 형성을 위해 가시(InxGayAl1 -x- yN, 특히 파랑 내지 녹색 복사, 또는 InxGayAl1 -x- yP, 특히 노랑 내지 빨강 복사)복사 영역을 지나 적외선(InxGayAl1 -x- yAs) 복사 영역까지 특히 적합하다.
변환층은 예를 들어 매트릭스 물질 및 거기에 매립된 변환 소자를 포함하는 층이고, 상기 변환 소자는 활성층에 의해 방사된 복사의 적어도 일부를 다른 파장 길이의 복사로 변환하는데 적합하다. 적합한 변환 소자는 당업자에게 공지되어 있으므로 여기에서는 상세히 설명되지 않는다. 매트릭스 물질은 예를 들어 실리콘 또는 수지를 포함한다. 변환 소자는 바람직하게 매트릭스 물질 내에 균일하게 제공되므로, 출력 각도에 의한 균일한 복사 출력 및 균일한 복사 변환이 가능해진다.
개선예에서 제 1 나노 구조체는 다수의 나노 로드로서 형성된다. 측면 연장부보다 큰 높이를 갖는 특히 로드 또는 컬럼 형상의 구조를 나노 로드라고 한다. 당업자에게 상기 나노 로드는 예를 들어 나노 와이어라는 용어로도 공지되어 있다. 나노 로드는 원형, 타원형 또는 다각형 횡단면을 가질 수 있다.
이 경우 나노 로드는 바람직하게 균일하게 분포된다. 개별 나노 로드들 사이에 중간 영역, 특히 간격이 배치되고, 상기 간격들은 바람직하게 각각 대략 동일한 크기로 형성된다.
나노 로드는 특히 반도체 층 스택 내에 형성되므로, 나노 로드는 반도체 층 스택의 재료를 포함한다. 반도체 칩을 위에서 볼 때 나노 로드의 매트릭스 형태의 배치가 바람직하다.
개선예에서 변환층은, 평평한 표면이 형성되도록 제 1 나노 구조체를 채운다. 이러한 경우에 변환층은 반도체 층 스택의 제 1 나노 구조체의 홈, 간극, 리세스 또는 트랜치를 채우므로, 반도체 층 스택은 변환층과 함께 평평하게 형성된다. 특히 반도체 층 스택을 등지는 변환층의 측면 및 반도체 층 스택의 복사 출사면은 부드럽게 서로 천이된다.
개선예에서 변환층은 제 2 나노 구조체로서 형성되고, 상기 나노 구조체는 다수의 나노 로드를 포함한다. 제 1 나노 구조체의 나노 로드들과 제 2 나노 구조체의 나노 로드들은 바람직하게 측방향으로 나란히 배치된다. 제 2 나노 구조체의 나노 로드들은 제 1 구조체의 나노 로드들의 간극에 배치된다. 제 1 나노 구조체와 제 2 나노 구조체 사이에는 바람직하게 간격이 배치되지 않으므로, 상기 구조체들은 직접 서로 접한다.
개선예에서 제 1 나노 구조체와 제 2 나노 구조체는, 이들이 서로 결합하도록 서로 마주보고 배치된다. 따라서 제 1 및 제 2 나노 구조체가 나노 로드로서 형성되면, 제 1 나노 구조체의 나노 로드와 제 2 나노 구조체의 로드는 서로 오프셋되므로, 제 1 나노 구조체의 나노 로드는 제 2 나노 구조체의 나노 로드의 간극 내에 배치되고 반대로도 배치된다.
개선예에서 제 1 나노 구조체와 제 2 나노 구조체는 서로 빗 모양으로 형성된다. 특히 제 1 및 제 2 나노 구조체는 빗 모양으로 서로 결합한다.
개선예에서 제 1 나노 구조체와 제 2 나노 구조체는, 상기 구조체들이 다수의 제 1 층과 다수의 제 2 층을 포함하는 층 시퀀스를 측방향으로 형성하도록 서로 접한다.
측방향으로란, 특히 반도체 칩의 메인 방출 방향에 대해 수직을 의미한다. 특히 반도체 칩은 바람직하게 표면 방사하는 반도체 칩이고, 상기 반도체 칩의 메인 방출 방향은 반도체 층 스택의 층들의 측면 연장부에 대해 수직으로 정렬된다. 여기에서 측방향이란 반도체 층 스택의 층들의 연장 평면에 대해 수직을 의미한다. 특히 측방향으로란 반도체 층 스택의 층들의 성장 방향에 대해 수직을 의미한다.
개선예에서 변환층은 또한 제 1 나노 구조체 상에 배치된다. 이러한 경우에, 따라서 변환층은 제 1 나노 구조체의 홈, 리세스 또는 트랜치 내에 배치되어 이들을 완전히 채울 뿐만 아니라, 제 1 나노 구조체의 상기 홈을 돌출한다. 이러한 경우에 변환층은 예를 들어 2개의 상이한 영역으로 분리될 수 있다. 제 1 영역에서 변환층은 구조화되어 바람직하게 나노 로드로서 형성된다. 그와 달리 제 2 영역에서 변환층은 표면 전체적으로 반도체 층 스택 위에 제공된다. 따라서 제 2 영역에서 구조화는 실시되지 않는다.
개선예에서 제 1 나노 구조체 및/또는 제 2 나노 구조체는 각각 100 nm 내지 1 ㎛의 높이를 갖는다. 제 1 및 제 2 나노 구조체의 나노 로드의 높이는 바람직하게 거의 동일하다. 특히 바람직하게 제 1 나노 구조체의 높이는 제 1 나노 구조체의 높이에 상응하므로, 변환층과 반도체 층 스택 사이의 부드러운 천이가 가능해진다.
나노 로드들은 활성층에 의해 방사된 복사의 투과 깊이 크기의 높이를 갖는다. 투과 깊이란 특히, 광 빔이 실제로 전반사되더라도, 광파가 특히 저굴절의 다른 물질 내로 투과하는 길이이다. 이 경우 투과 깊이는 변환층과 반도체 층 스택 사이의 경계면으로 복사의 입사각에 의존한다.
개선예에서 반도체 층 스택의 활성층은 적어도 부분적으로 제 1 나노 구조체 영역에 형성된다. 대안으로서 활성층은 반도체 층 스택의 영역에 형성될 수 있고, 상기 활성층은 제 1 나노 구조체를 포함하지 않는다.
활성층이 제 1 나노 구조체의 영역에 배치되는 경우에, 예를 들어 활성층은 개별 나노 구조를 따라 형성된다. 따라서 제 1 나노 구조체가 다수의 나노 로드와 홈으로 구성되는 경우에, 활성층은 예를 들어 각각 홈의 측면 및 베이스면을 따라 형성되고, 이들을 각각 하나의 부분으로 둘러싼다. 예컨대 활성층은 나노 로드를 둘러싼다. 이 경우 제 1 나노 구조체와 활성층의 홈들 사이에 추가로 반도체 층 스택의 물질이 배치될 수 있다.
다시 말해서 활성층은 원통 또는 원뿔대의 길이방향 축에 대해 특히 수직으로 분할된 거의 반원통 또는 반원뿔대의 외부면 형태를 갖는 개별 영역들로 형성될 수 있다. 횡단면으로 볼 때, 활성층은 사각 톱니와 유사하게 형성될 수 있다. 또한, 이 경우 활성층은 분리된 개별 영역들에 의해 형성되는 것이 아니라, 결합된 층에 의해 형성된다.
개선예에서 변환층과 반도체 층 스택은 서로 광학 및 열 결합된다. 이러한 결합은 예를 들어 반도체 층 스택과 변환층의 물질 선택에 의해 가능해진다. 광 결합은 예를 들어 물질들의 유사하거나 또는 동일한 굴절률에 의해 이루어진다. 예를 들어 변환층의 물질과 반도체 층 스택의 재료의 귤절률은 대략 2.4이다.
개선예에서 반도체 칩은 박막 칩이다. 본 발명과 관련해서 반도체 칩은 박막 칩으로서 간주되는 한편, 상기 반도체 칩의 제조 중에 반도체 층 스택이 에피텍셜 성장한 성장 기판은 바람직하게 완전히 용해된다. 박막 칩은 이 경우 예를 들어 반도체 층 스택의 반도체 층들의 기계적 안정화를 위한 지지 기판을 포함할 수 있다.
개선예에서 반도체 칩은 복사 방사 반도체 칩, 특히 LED, 바람직하게는 박막-LED이다.
개선예에서 변환층은 고굴절 물질을 포함한다. 고굴절 물질이란 특히, 반도체 층 스택의 물질의 굴절률보다 큰 굴절률을 갖는 변환층의 물질이다. 예를 들어 GaN계 반도체 층 스택의 경우 변환층의 굴절률은 대략 2.4보다 높다.
이 경우 제 2 나노 구조체는 수직 층 시퀀스로서, 고굴절 물질 내에 매립된 변환 입자로서, 또는 매립된 고굴절 변환 입자로서 형성될 수 있다.
GaN-반도체 칩의 경우에, 가능한 고굴절 물질로서 예컨대 TiO2가 사용되고, 이것은 약 2.9의 굴절률을 갖는다. 변환층의 물질들의 적절하게 선택된 체적비에 의해 예컨대 변환 입자 굴절률이 1.8인 경우에 변환층의 평균 굴절률은 2.4에 근사하게 달성될 수 있다.
고굴절 물질과 동시에 바람직하게 활성층에 의해 방사된 복사 파장 길이보다 작은 범위의 구조 크기를 갖는 구조화된 변환층을 포함하는 반도체 칩의 경우에, 활성층에 의해 방사된 광의 변환층 내로 투과가 개선된다.
광전자 반도체 칩의 제조를 위한 방법은 하기 단계들을 포함한다:
- 성장 기판을 제공하는 단계,
- 성장 기판에 활성층과 복사 출사면을 포함하는 반도체 층 스택을 성장시키는 단계,
- 복사 출사면에 제 1 나노 구조체를 형성하는 단계 및,
- 제 1 나노 구조체 내로 변환층을 삽입하는 단계.
광전자 반도체 칩과 관련한 전술한 특징들은 방법에 대해서 및 반대로도 적용된다.
따라서 상기 방법에서 변환층은 반도체 층 스택의 에피택셜 성장 후에야 제공된다. 이는 변환의 개선된 조정성을 가능하게 한다.
반도체 층 스택의 나노 구조체 내로 변환층이 삽입됨으로써 변환층과 반도체 층 스택 사이에 확장된 경계면이 형성되므로, 반도체 층 스택과 변환층의 더 큰 상호 작용면이 가능해진다. 제 1 나노 구조체는 특히, 변환층이 삽입되는 홈, 트랜치, 리세스 또는 이와 같은 것으로서 형성된다.
변환층은, 제 1 나노 구조체의 리세스, 홈 또는 이와 같은 것의 높이가 변환층의 높이와 동일하도록 반도체 물질의 제 1 나노 구조체 내로 삽입될 수 있다. 이러한 경우에 변환층은 제 1 나노 구조체의 홈을 완전히 채우지만, 홈을 돌출하지 않는다.
대안으로서 변환층은 추가로 반도체 층 스택의 나노 구조체 위에 배치되므로, 변환층은 반도체 층 스택의 나노 구조체를 돌출한다. 이러한 경우에 반도체 층 스택의 제 1 나노 구조체 위에 변환층이 표면 전체적으로 제공된다.
반도체 층 스택 위에 변환층을 제공한 후에, 성장 기판은 반도체 층 스택으로부터 분리되고 또는 완전히 제거될 수 있다. 성장 기판이 배치된 반도체 층 스택의 측면은 특히 복사 출사면에 대향 배치된 반도체 칩의 측면이다.
개선예에서 반도체 층 스택의 성장 및 제 1 나노 구조체의 형성은 하기 단계들을 포함한다:
- 성장 기판에 반도체 층 스택의 제 1 층들을 표면 전체적으로 성장시키는 단계 및,
- 반도체 층 스택의 구조화된 제 2 층들을 마스크 층에 의해 성장시키는 단계.
즉, 반도체 층 스택의 제 1 나노 구조체는 2개의 상이한 방법에 의해 제조될 수 있다. 한편으로는 반도체 층 스택은 표면 전체적으로 성장 기판에 성장된 후에 구조화될 수 있다. 대안으로서 반도체 층 스택의 구조화되지 않은 부분이 표면 전체적으로 성장된 후에, 반도체 층 스택의 구조화된 영역이 예컨대 마스크 층에 의해 직접 구조화되어 성장될 수 있으므로, 추후 구조화는 필요 없다.
개선예에서 제 1 나노 구조체 내로 변환층의 변환 소자가 삽입되고, 후속해서 제 1 나노 구조체 내로 변환층의 매트릭스 물질이 추가된다. 이로써 제 1 나노 구조체의 홈 내로 먼저 변환 소자, 예컨대 변환 입자가 삽입되고, 이 경우 이어서 상기 변환 입자는 변환층의 매트릭스 물질로 둘러싸이도록 포팅된다.
대안으로서, 변환층은 예를 들어 레이저 빔 증발에 의해 제공될 수 있다. 이 경우에 매트릭스 물질 및 거기에 포함된 변환 소자는 함께 제 1 나노 구조체의 홈 내로 및 제 1 나노 구조체 위에 제공된다. 이러한 방법은 당업자에게 PLD 방법이라는 용어로도 알려져 있다(PLD: pulsed laser deposition).
방법의 개선예에서 제 1 나노 구조체의 크기는, 변환층 내로 활성층에 의해 방사된 복사의 투과 깊이의 범위에 있도록 형성된다. 이로 인해 변환 효율은 가능한 넓은 표면에 걸쳐 최적화될 수 있다.
본 발명의 다른 장점들 및 바람직한 개선예들은 도 1 내지 도 6과 관련해서 설명된 하기 실시예에 제시된다.
도 1A 내지 도 1D는 본 발명에 따른 제조 방법에서 반도체 칩의 개략적인 횡단면도.
도 2A 내지 도 2C는 본 발명에 따른 제조 방법에서 반도체 칩의 다른 실시예의 개략적인 횡단면도.
도 3A 내지 도 3D는 본 발명에 따른 제조 방법에서 반도체 칩의 다른 실시예의 개략적인 횡단면도.
도 4A 및 도 5A는 본 발명에 따른 반도체 칩의 다른 실시예의 개략적인 횡단면도.
도 4B, 도 5B, 도 6A 내지 도 6C는 본 발명에 따른 반도체 칩의 실시예의 개략적인 평면도.
도 7A는 선행기술에 따른 반도체 칩의 개략적인 횡단면도.
도 7B, 도 8A 내지 도 8E는 본 발명에 따른 반도체 칩의 다른 실시예의 개략적인 횡단면도.
도면에서 동일하거나 동일한 작용을 하는 부품들에는 각각 동일한 도면부호가 제공될 수 있다. 도시된 부품들 및 상기 부품들의 상호 크기 비율은 기본적으로 일정 비율로 대응하는 것으로 볼 수 없다. 오히려 개별 부품들, 예컨대 층, 구조, 구성 요소 및 영역들은 보다 나은 설명을 위해 및/또는 이해를 위해 과도하게 두껍고 큰 치수로 도시될 수 있다.
도 1A 내지 도 1D에 반도체 칩(10)이 도시되고, 상기 반도체 칩은 제조 방법의 다양한 단계에 제공된다.
도 1A에 성장 기판(1)에서 성장된 반도체 층 스택(2)이 도시된다. 성장 기판(1) 위에 반도체 층 스택(2)이 배치된다. 반도체 층 스택(2)은 복사 출사면(21)을 갖고, 상기 면은 성장 기판(1)에 대향 배치된다. 또한, 반도체 층 스택(2)은 활성층(2a)을 포함하고, 상기 활성층은 반도체 칩의 작동시 전자기 복사를 형성하는데 적합하다. 활성층(2a)에서 형성된 전자기 복사는 바람직하게 대부분 복사 출사면(21)을 통해 반도체 칩으로부터 출력된다.
활성층(2a)과 성장 기판(1) 사이에 배치된 반도체 층 스택의 층들은 바람직하게 p-도핑된다. 예를 들어 상기 층은 p-GaN을 포함한다. 성장 기판(1)에 대향 배치된 활성층(2a) 위에 배치된 반도체 층 스택(2)의 층들은 바람직하게 n-도핑되고, 예를 들어 n-GaN을 포함한다.
다음 단계에서, 도 1B에 도시된 바와 같이, n-측면의 반도체 층 스택이 구조화된다. 특히 반도체 층 스택 내의 홈(6)의 복사 출사면(21)으로부터 활성층(2a)의 방향으로 형성된다. 따라서 다수의 나노 로드를 포함하는 제 1 나노 구조체(4)가 형성된다. 나노 로드들(4)은 홈(6)에 의해 서로 분리된다. 바람직하게 나노 로드들(4)은 실질적으로 동일한 높이를 갖는다.
반도체 층 스택(2)의 n-측면의 홈(6)은 바람직하게 활성층(2a)을 통해 연장되지 않는다. 따라서 반도체 층 스택(2)은 2개의 영역들(2b, 2c)로 구성된다. 제 1 영역(2b)은 표면 전체적으로 배치된 반도체 층을 포함하고, 상기 반도체 층은 활성층(2)을 포함하고, 이 경우 상기 활성층은 표면 전체적으로 형성된다. 제 2 영역(2c)은 다수의 반도체 층을 포함하고, 상기 반도체 층은 나노 구조체를 포함하고 즉, 구조화되어 형성된다. 제 2 영역(2c)에 층 시퀀스가 형성되고, 상기 층 시퀀스는 나노 로드들(4) 및 홈들(6)을 포함하고, 이 경우 각각의 홈은 하나의 나노 로드(4)에 접하므로, 나노 로드들(4)과 홈들(6)이 교대한다. 층 시퀀스는 측방향(Rl)으로 배치된다. 측방향(Rl)으로란 특히 성장 기판의 연장부를 따르는 것과 반도체 층 스택의 반도체 층둘의 폭을 따르는 것이다. 따라서 층 시퀀스는 메인 방출 방향에 대해 수직으로 또는 반도체 층 스택의 층들의 성장 방향에 대해 수직으로 성장 기판 위에 배치된다.
제 1 나노 구조체의 나노 로드들(4)의 크기는, 활성층에 의해 방사된 복사의 파장 길이의 범위에 놓이도록 또는 더 크도록 조정된다. 홈들(6)도 마찬가지로 이러한 크기를 갖는다. 예를 들어 나노 로드들은 10 nm 내지 200 nm의 직경을 갖는 원형 또는 다각형 GaN-컬럼이다. 이 경우 홈들은 수 10 nm 내지 200 nm의 직경을 갖는다. 구조들, 즉 나노 로드 및 홈들의 높이는 수 100 nm 내지 수 ㎛이다.
제 1 나노 구조체는 예를 들어, 반도체 층 스택의 반도체 층들이 영역(2d)에서 표면 전체적으로 성장된 후에, 예를 들어 레이저 구조화 방법에 의해 구조화됨으로써 제조될 수 있다. 따라서 홈(6)은 처음부터 표면 전체적으로 형성된 반도체 층에 제조될 수 있다.
대안으로서 제 1 나노 구조체의 제조는, 먼저 제 1 영역(2b)의 층들이 표면 전체적으로 성장 기판 표면에 성장된 후에, 영역(2c)의 직접 구조화된 층들이 성장되는 것을 포함한다. 구조화된 성장은 예를 들어 마스크 층에 의해 이루어질 수 있다.
전기 접촉을 위해 n-접촉부는 반도체 층 스택의 n-측면에 넓은 면에 걸쳐 배치된다(도시되지 않음). 이 경우, p-접촉부는 나노 로드의 적절한 변형에 의해, 예를 들어 소위 코어/쉘-층에 의해 이루어질 수 있고, 상기 층은 당업자에게 공지되어 있으므로 여기에서는 상세히 설명되지 않는다. 상기 코어/쉘-층으로 인해 p-접촉부의 경우에도 넓은 면이 제공된다. 전류 확산과 관련해서 최적의 구조는 특히 반도체 층 스택의 n-도핑과 p-도핑을 바꿈으로써 제공된다.
도 1C에 도시된 바와 같이, 이어서 홈(6) 내로 변환 소자들(3b)이 삽입된다. 변환 소자들은 예를 들어 변환 입자이고, 상기 변환 입자는 활성층(2a)에 의해 방사된 복사의 적어도 일부를 다른 파장 길이의 복사로 변환하는데 적합하다. 변환 소자들(3b)은 별도로 삽입된다. 즉, 변환 소자들(3b)은 매트릭스 물질로 둘러싸이지 않고 또는 상기 매트릭스 물질에 매립되지 않는다. 홈들(6)은 이 실시예에서 활성층(2a)까지 미치지 않기 때문에, 홈(6) 내의 변환 소자들(3b)은 활성층(2a) 쪽으로 가깝게 배치되지 않는다. 따라서 변환 소자(3b)와 활성층(2a) 사이에 반도체 층 스택(2)의 물질이 배치된다.
다음 제조 단계에서, 도 1D에 도시된 바와 같이 후속해서 매트릭스 물질(3c)이 홈에 삽입된다. 매트릭스 물질(3c)은 바람직하게 고굴절성으로, 예컨대 Al2O3, TiO2이다. 바람직하게 매트릭스 물질(3c)은 > 1.5의 굴절률을 갖는 복사-및 온도 안정적인 투명 물질을 포함한다.
이 경우, 매트릭스 물질(3c)은 상기 홈(6)을 완전히 채우도록 반도체 층 스택(2)의 홈(6) 내로 삽입된다. 따라서 매트릭스 물질(3c)은 반도체 층 스택(2)의 복사 출사면(21)을 평면으로 폐쇄하고, 특히 복사 출사면의 이러한 평평한 표면이 제공될 수 있다. 매트릭스 물질(3c)은 특히 반도체 층 스택(2)의 복사 출사면(21) 위에 배치되지 않는다.
변환 소자(3b) 및 매트릭스 물질(3c)은 함께 변환층(3)을 형성한다. 따라서 반도체 층 스택(2)의 제 1 나노 구조체(4)의 영역에 변환층(3)을 포함하는 영역과 반도체 층 스택의 물질만을 포함하는 영역이 배치되고, 이 경우에는 즉 나노 로드들(4)이다.
반도체 층 스택(2)의 제 1 나노 구조체(4)의 홈(6)에만 변환층(3)이 삽입됨으로써, 제 2 나노 구조체(5)로서 형성된 변환층(3)이 제공된다. 제 2 나노 구조체(5)는 다수의 나노 로드들을 포함한다. 제 1 나노 구조체(4)와 제 2 나노 구조체(5)는 서로 결합한다. 특히 제 1 나노 구조체(4)와 제 2 나노 구조체(5)는 빗 모양으로 형성된다.
이로써 반도체 층 스택(2)의 제 2 영역에서 수직 층 시퀀스는 직접 인접하는 제 1 나노 구조체(4) 및 제 2 나노 구조체(5)에 의해 형성된다. 층 시퀀스는 특히 제 1 나노 구조체의 다수의 제 1 층들(3a) 및 제 2 나노 구조체의 다수의 제 2 층들(4a)을 포함하고, 상기 층들은 측방향(Rl)으로 형성된다.
제 1 나노 구조체(4)와 제 2 나노 구조체(5)는 각각 바람직하게 특히 100 nm 내지 1 ㎛의 동일한 높이를 갖는다.
제 1 나노 구조체(4)로 인해 변환층(3)과 반도체 층 스택(2) 사이의 가능한 한 큰 접촉면이 제공된다. 따라서 변환층(3)과 반도체 층 스택(2) 사이의 가능한 한 큰 상호 작용면이 달성될 수 있다. 이로 인해, 변환층(3)과 반도체 층 스택(2)은 최적으로 광학 및 열 결합될 수 있다. 이는 특히 변환 정도의 조정성을 개선시킬 수 있는데, 그 이유는 변환층(3)은 반도체 층 스택(2)의 제조 공정 후에 제공되기 때문이다.
이 경우 변환층(3)의 굴절률은 바람직하게 반도체 층 스택의 물질의 굴절률에 맞게 조정된다. 즉, 상기 물질들의 굴절률은 가능한 한 비슷하거나 또는 동일하다. 예를 들어 상기 2개의 물질들의 굴절률은 2.4이다.
도 2A 내지 도 2C의 실시예에서 본 발명에 따른 반도체 칩의 대안적인 제조 방법이 설명된다. 도 2A는 이 경우 실질적으로 도 1A에 상응하고, 도 2B는 실질적으로 도 1B에 상응한다.
도 1C 및 도 1D의 방법 단계들이, 도 2C의 실시예에서는 동시에 실시된다. 특히 변환층(3)은 하나의 방법 단계에서 제 1 나노 구조체 내로 삽입된다. 즉, 변환 소자 및 변환층(3)의 매트릭스 물질은 반도체 층 스택(2) 위에 제공되기 전에 섞이고 함께 반도체 층 스택(2) 위에 제공된다. 이러한 제공은 예를 들어 변환 층의 직접 증착, 예컨대 펄스 레이저 증착(pulsed laser deposition(PLD))에 의해 가능해질 수 있다.
변환층(3)은 도 2C의 실시예에서 제 1 나노 구조체(4) 영역에, 특히 반도체 층 스택(2)의 홈에 삽입된다. 또한, 변환층은 추가로 반도체 층 스택(2)의 복사 출사면(21) 위에 배치된다. 따라서 변환층은 2개의 영역으로 나뉠 수 있다. 제 1 영역에서 변환층은 제 2 나노 구조체(5)로서 형성되고, 따라서 제 1 나노 구조체의 나노 로드들(4) 사이의 간극에만 배치된다. 제 2 영역에서 변환층(3)은 표면 전체적으로 반도체 층 스택(2) 위에 제공된다. 따라서 상기 영역에서 변환층(3)은 반도체 층 스택(2)의 나노 로드(4) 위에 및 변환층(3)의 나노 로드(5) 위에 표면 전체적으로 제공된다.
또한, 도 2C의 실시예는 도 1D의 실시예와 일치한다.
도 3A 내지 도 3D에는 본 발명에 따른 반도체 칩(10)의 제조를 위한 다른 실시예가 도시된다.
도 3A에 도시된 바와 같이, 반도체 층 스택(2b)의 층들은 표면 전체적으로 성장 기판(1)에 에피택셜 성장된다. 상기 층들은 반도체 층 스택의 제 1 영역(2b)을 형성한다. 특히 상기 영역(2b)은 반도체 층 스택의 활성층을 포함하지 않는다.
후속해서 도 3B에 도시된 바와 같이, 반도체 층 스택의 제 2 영역(2c)은 전표면 전체적으로 제공된 영역(2b) 위에 제공되어 구조화된다. 나노 로드(4)들이 형성되도록 나노 구조체의 형성 후에, 특히 홈(6)의 형성 후에, 예를 들어 InGan-다중양자우물(MQW)을 포함하는 활성층(2a)이 성장하고, 상기 활성층은 홈(6)의 모든 측면과 베이스 면을 커버한다. 이러한 활성층에 후속해서 n-도핑된 층 또는 p-도핑된 층들이 증착되므로, 활성층(2a)은 상기 층의 물질로 완전히 커버된다.
반도체 층 스택의 p-층 내로 전류 확산을 개선하기 위해 후속해서 선택적으로 예를 들어 ITO 또는 ZNO와 같은 투명한 산화물이 측면에 제공될 수 있다(도시되지 않음).
이로써 활성층(2a)은 제 2 영역(2c)에 제공되고, 성장 기판(1)에 대해 길이방향으로 배치될 뿐만 아니라, 홈(6)의 측면을 따른 메인 방출 방향으로도 따라 연장된다.
후속해서, 도 3C에 도시된 바와 같이, 제 1 나노 구조체의 간극에 변환 소자(3b)가 삽입된다. 이러한 방법 단계는 실질적으로 도 1C의 실시예의 방법 단계에 상응한다.
후속해서, 도 3D에 도시된 바와 같이, 제 1 나노 구조체의 홈 내로 매트릭스 물질(3c)이 삽입된다. 이러한 방법 단계는 특히 실질적으로 도 1D의 실시예의 방법 단계에 상응한다.
반도체 칩(10)의 전기 접촉을 위해 상부에서, 즉 복사 출사면(21)에서 p-접촉 및 n-접촉이 이루어질 수 있다(도시되지 않음).
도 4A에는 본 발명에 따른 반도체 칩의 실시예의 횡단면도가 도시된다. 예를 들어 은을 포함하는 거울층에 반도체 층 스택(2b)의 제 1 영역과 반도체 층 스택(2c)의 제 2 영역이 배치된다. 제 2 영역(2c)에 제 1 나노 구조체(4)가 형성된다. 제 1 나노 구조체(4)의 간극은 변환층(3)으로 충전된다. 반도체 칩의 복사 출사면 다음에 커버층(8), 예를 들어 실리콘층이 배치된다.
또한, 도 4A의 실시예는 도 1D의 실시예와 일치한다.
도 4B에는 그렇게 형성된 반도체 칩의 평면도가 도시된다. 제 1 나노 구조체의 나노 로드들(4)은 매트릭스 형태로 배치된다. 나노 로드들(4) 사이의 간극은 변환층(3)으로 충전되므로, 평평한 표면이 형성된다. 나노 로드들(4)은 이 실시예에서 변환층(3)의 물질을 포함하지 않는다. 나노 로드들(4)의 최적의 크기는, 활성층에 의해 방사된 복사 범위에 있거나 또는 더 크도록 조절된다. 투과 깊이 범위에서 변환층(3)은 제 1 나노 구조체, 특히 나노 로드들(4)을 관통한다. 따라서 반도체 층 스택에 대한 변환층의 최적의 열 및 광학 결합이 달성될 수 있다. 또한, 변환 정도의 개선된 조정성이 달성된다.
도 5A에는 도 4A의 실시예와 달리 상이한 크기로 형성된 제 1 나노 구조체(4)와 제 2 나노 구조체(5)가 도시된다. 제 1 및 제 2 나노 구조체(4, 5)는 특히 도 4A의 실시예에서보다 큰 횡단면을 갖는다.
또한, 도 5A의 실시예는 도 4A의 실시예와 일치한다.
도 5B에는 도 5A의 실시예에 따른 반도체 칩의 평면도가 도시된다. 제 1 나노 구조체의 나노 로드들(4)은 서로 더 큰 간격을 갖는다. 따라서 변환층(3)은 나노 로드들(4) 사이의 더 큰 공간을 채운다. 따라서 더 많은 변환층 물질(3)이 반도체 층 스택 위에 배치된다.
또한, 도 5B의 실시예는 도 4B의 실시예와 일치한다.
도 6A 내지 도 6C에는 위에서 본 반도체 칩의 각각의 형상의 다른 실시예들이 도시된다. 도 6A의 실시예에서는 도 5B의 실시예와 달리, 제 1 나노 구조체의 나노 로드들(4)의 직경이 더 크게 형성된다. 따라서 변환층(3)이 배치된 반도체 칩의 표면은 작아진다.
도 6B의 실시예에서는 도 5B의 실시예와 달리, 나노 로드들(4)이 원형이 아닌 사각형으로 구현된다. 나노 로드들(4)의 매트릭스 형태의 배치는 유지된다.
도 6B의 실시예는 도 5B의 실시예와 일치한다.
도 6C의 실시예에서 나노 로드들(4)의 직경은 도 6B의 실시예와 달리 확장된다. 따라서 변환층(3)이 배치된 반도체 층 스택의 면적은 도 6A의 실시예에서처럼 작아진다.
소정의 변환 정도에 따라 나노 로드들(4)의 크기 및 그로 인해 변환층 물질(3)로 커버된 반도체 층 스택의 면적이 조절될 수 있다.
도 7A에는 선행기술에 따른 복사 형성을 위한 활성층을 포함하는 반도체 칩(10)의 실시예가 도시되고, 상기 실시예에서 반도체 층 스택(2) 위에 변환층(3)이 제공된다. 반도체 층 스택(2)과 변환층(3)은 각각 나노 구조체를 포함하지 않고, 즉 평평한 층이 형성된다.
도 7A에는 활성층에 의해 방사된 복사의 가능한 복사 경로들(S1, S2, S3)이 화살표로 도시된다.
그렇게 형성된 반도체 칩의 경우, 복사 경로(S2, S3)에 의해 도시된 바와 같이, 반도체 층 스택과 변환층 사이의 경계면에서 전반사로 인해 광의 많은 부분이 변환층 내로 투과하거나 또는 반도체 칩으로부터 출력될 수 있다.
변환층이 구조화된 경우에도 구조 크기가 활성층에 의해 방사된 복사 파장 길이의 범위에 있거나 또는 더 작은 경우에 이러한 효과가 나타날 수 있는데(도시되지 않음), 그 이유는 구조체는 광파에 의해 식별될 수 없고 따라서 구조화된 층은 당업자에게 매타 물질이라는 용어로 알려져 있는 평균 굴절률의 층처럼 보이기 때문이다.
도 7B에는 본 발명에 따른 복사 형성을 위한 활성층을 포함하는 반도체 칩(10)의 실시예가 도시된다. 도 7B에는 활성층에 의해 방사된 복사를 화살표로 도시한 가능한 복사 경로들(S1, S2, S3)이 도시된다.
반도체 칩(10)은 반도체 층 스택(2)을 포함하고, 상기 스택은 예컨대 도 2D의 실시예에 따라 형성된다. 반도체 층 스택 위에 변환층(3)이 배치되고, 상기 변환층은 구조체로 측면 층 시퀀스를 포함한다. 특히 변환층의 영역들은 예컨대 TiO2와 같은 고굴절 물질을 포함하고 변환 입자가 없는 영역과, 반드시 고굴절 물질을 포함할 필요가 없는, 변환 입자를 포함하는 영역이 측방향으로 교대한다.
복사 경로(S1, S2, S3)에 의해 도시된 바와 같이, 활성층에 의해 방사된 복사의 대부분은 변환층 내로 투과할 수 있다. 특히 높은 굴절률을 갖는 변환층의 물질이 부분적으로 사용됨으로써 변환층의 평균 굴절률은, 반도체 물질의 평균 굴절률에 대략 상응하도록 조절될 수 있으므로, 복사는 거의 장애 없이 변환층 내로 투과할 수 있다.
도 8A의 실시예가 도 1D의 실시예와 다른 점은, 반도체 층 스택을 등지는 변환층의 측면이 다른 구조체, 특히 러프닝을 포함하는 것이다. 이로 인해 변환층과 주변의 경계면에서 전반사된 복사의 양은 감소할 수 있으므로, 바람직하게 복사 출력 효율이 더욱 증가한다. 이는 특히 도 8A에 도시된 복사 경로(S1, S2, S3)에 의해 도시된다.
도 8B가 도 7B의 다른 점은, 반도체 층 스택을 등지는 변환층의 측면이 다른 구조체, 특히 러프닝을 포함하는 것이다. 이로 인해 변환층과 주변의 경계면에서 전반사된 복사의 양은 더 감소할 수 있으므로, 바람직하게 복사 출력 효율은 더 높아진다.
도 8C의 실시예가 도 8B의 실시예와 다른 점은 변환층이 측면 층 시퀀스 대신에 수직 층 시퀀스를 포함하는 것이다. 특히 고굴절 물질을 포함하는 층과 변환 입자를 포함하는 층들이 서로 교대로 배치되거나 또는 적층된다.
도 8D의 실시예가 도 7B의 실시예와 다른 점은, 변환층(3)이 구조체로서 고굴절 물질에 매립된 변환 입자를 포함하는 것이다. 도 8E의 실시예의 변환층(3)은 구조체로서 반드시 고굴절일 필요가 없는 물질에 매립된 고굴절 변환 입자를 포함한다.
본 발명은 실시예를 참고로 한 설명에 제한되지 않는다. 오히려 본 발명은 특히 새로운 특징 또는 상기 특징들의 조합이 청구범위 또는 실시예에 명시적으로 제시되지 않더라도 청구범위에 특징들의 모든 조합을 포함하고 있는 모든 새로운 특징 및 특징들의 모든 조합을 포함한다.
본 출원은 독일 특허 출원 10 2010 051 286.9의 우선권을 주장하며, 이의 개시 내용은 본문에서 참조로 포함된다.
2 반도체 층 스택
2a 활성층
3 변환층
4 제 1 나노 구조체
5 제 2 나노 구조체
6 홈
10 반도체 칩
21 복사 출사면

Claims (15)

  1. 광전자 반도체 칩(10)에 있어서,
    복사 형성을 위해 제공된 활성층(2a)과 복사 출사면(21)을 가진 반도체 층 스택(2); 및
    상기 반도체 층 스택(2)의 상기 복사 출사면(21)에 배치된 변환층(3)
    을 포함하고,
    상기 변환층(3)은 상기 활성층(2a)으로부터 방출된 복사의 적어도 일부를 다른 파장 길이의 복사로 변환하는데 적합하고,
    상기 반도체 층 스택(2)의 상기 복사 출사면(21)은 제 1 나노 구조체(4)를 포함하고,
    상기 변환층(3)은 상기 제 1 나노 구조체(4) 내에만 배치되되, 상기 변환층(3)은 상기 제 1 나노 구조체(4)의 홈을 완전히 채우지만, 상기 홈을 돌출하지 않고,
    상기 제 1 나노 구조체(4)는 복수의 나노 로드와 복수의 홈으로 구성되고,
    상기 활성층(2a)은 각각 상기 제 1 나노 구조체(4)의 측면 및 베이스면을 따라서만 배치되는 것인 광전자 반도체 칩.
  2. 제 1 항에 있어서, 상기 활성층(2a)은 홈들 각각을 일체로 둘러싸고, 상기 활성층은 횡단면으로 볼 때 사각 톱니 패턴형으로 형성되는 것을 특징으로 하는 광전자 반도체 칩.
  3. 제 1 항에 있어서, 상기 제 1 나노 구조체(4)는 복수의 나노 로드로서 형성되고, 상기 나노 로드들은 10 nm 내지 200 nm의 직경을 갖는 원형 또는 다각형 GaN-컬럼인 것을 특징으로 하는 광전자 반도체 칩.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 변환층(3)은 평평한 표면이 형성되도록 상기 제 1 나노 구조체(4)를 완전히 채우되, 상기 반도체 층 스택(2)을 등지는 상기 변환층(3)의 측 및 상기 반도체 층 스택(2)의 상기 복사 출사면(21)은 이음매 없이 서로 천이되는 것을 특징으로 하는 광전자 반도체 칩.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 변환층은 제 2 나노 구조체(5)로서 형성되고, 상기 제 2 나노 구조체는 복수의 나노 로드를 포함하는 것을 특징으로 하는 광전자 반도체 칩.
  6. 제 5 항에 있어서, 상기 제 1 나노 구조체(4)와 상기 제 2 나노 구조체(5)는 서로 맞물리도록 배치되고, 횡단면으로 볼 때 상기 제 1 나노 구조체(4)는 빗 모양으로 형성되는 것을 특징으로 하는 광전자 반도체 칩.
  7. 제 5 항에 있어서, 상기 활성층(2a)은 결합된 층에 의해서가 아니라 분리된 개별 영역들에 의해 형성되되, 상기 개별 영역들은 반원통 또는 반원뿔대의 외부면 형태를 갖는 것을 특징으로 하는 광전자 반도체 칩.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 홈에 TiO2인 매트릭스 물질(3c)이 삽입되는 것을 특징으로 하는 광전자 반도체 칩.
  9. 제 6 항에 있어서, 상기 제 1 나노 구조체(4) 및 상기 제 2 나노 구조체(5)는 각각 100 nm 내지 1 ㎛의 높이를 갖는 것을 특징으로 하는 광전자 반도체 칩.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 반도체 칩의 복사 출사면(21) 다음에 실리콘층인 커버층(8)이 배치되는 것을 특징으로 하는 광전자 반도체 칩.
  11. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 변환층(3)과 상기 반도체 층 스택(2)은 광학 및 열 결합되는 것을 특징으로 하는 광전자 반도체 칩.
  12. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 반도체 칩(10)은 박막 칩인 것을 특징으로 하는 광전자 반도체 칩.
  13. 제 1 항에 따른 반도체 칩(10)을 제조하는 방법에 있어서,
    성장 기판(1)을 제공하는 단계;
    상기 성장 기판(1)에, 활성층(2a)과 복사 출사면(21)을 포함하는 반도체 층 스택(2)을 성장시키는 단계;
    상기 복사 출사면(21)에 제 1 나노 구조체(4)를 형성하는 단계; 및
    상기 제 1 나노 구조체(4) 내로 변환층(3)을 삽입하는 단계를 포함하는 반도체 칩의 제조 방법.
  14. 제 13 항에 있어서, 상기 반도체 층 스택(2)의 성장과 상기 제 1 나노 구조체(4)의 형성은,
    상기 성장 기판(1)에 상기 반도체 층 스택(2)의 제 1 층들(2b)을 표면 전체적으로 성장시키는 단계; 및
    상기 반도체 층 스택(2)의 구조화된 제 2 층들(2c)을 마스크 층에 의해 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  15. 제 13 항 또는 제 14 항에 있어서, 상기 변환층(3)의 제공은,
    상기 제 1 나노 구조체(4) 내로 변환 소자(3b)를 삽입한 후에 상기 제 1 나노 구조체(4) 내로 매트릭스 물질(3c)을 추가하는 단계를 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
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