KR101464036B1 - ＦｉｎＦＥＴ 장치를 위한 컨포멀한 폴리실리콘층을 갖는 복합 더미 게이트 - Google Patents

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Abstract

본 발명 개시는 FinFET를 포함한다. FinFET는 기판 위에 형성된 핀 구조를 포함한다. 게이트 유전층은 핀 구조의 세그먼트를 적어도 부분적으로 둘러싼다. 게이트 유전층은 하이 k 게이트 유전 물질을 포함한다. FinFET는 게이트 유전층상에 컨포멀하게 형성된 폴리실리콘층을 포함한다. FinFET는 폴리실리콘층 위에 형성된 금속 게이트 전극층을 포함한다. 본 발명 개시는 FinFET를 제조하는 방법을 제공한다. 방법은 반도체 물질을 포함하는 핀 구조를 제공하는 단계를 포함한다. 방법은 상기 핀 구조 위에 배치되고 상기 핀 구조를 적어도 부분적으로 둘러싸는 게이트 유전층을 형성하는 단계를 포함한다. 방법은 게이트 유전층 위에 폴리실리콘층을 형성하는 단계를 포함하고, 폴리실리콘층은 컨포멀하게 형성된다. 방법은 폴리실리콘층 위에 더미 게이트층을 형성하는 단계를 포함한다.

Description

ＦｉｎＦＥＴ 장치를 위한 컨포멀한 폴리실리콘층을 갖는 복합 더미 게이트{COMPOSITE DUMMY GATE WITH CONFORMAL POLYSILICON LAYER FOR FINFET DEVICE}
본 발명은 FinFET 장치를 위한 컨포멀한 폴리실리콘층을 갖는 복합 더미 게이트에 대한 것이다.
반도체 집적 회로(IC) 산업은 급속한 성장을 경험하여 왔다. IC 물질 및 설계에서의 기술적 진보는 여러 세대의 IC를 생산해 왔으며, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 가진다. 하지만, 이러한 진보는 IC 처리 및 제조의 복잡성을 증가시켜 왔으며, 이러한 진보가 실현되기 위해, IC 처리 및 제조에서 유사한 발전이 필요하다. 집적 회로 진화 과정에서, 기하학적 크기{즉, 제조 공정을 사용해서 생성될 수 있는 가장 작은 컴포넌트(또는 라인)}가 감소되는 한편으로, 기능적 밀도(즉, 칩 면적 당 상호 연결된 장치의 개수)는 일반적으로 증가되어 왔다.
크기 속도의 진행이 발생함에 따라, 제조 및 설계 이슈 모두로부터의 도전은 핀-유사 전계 효과 트랜지스트(FinFET) 장치와 같은 3차원 설계의 개발을 초래해 왔다. 통상적인 FinFET 장치는 기판으로부터 연장되는 얇은 "핀"(또는 핀-유사 구조)을 사용해서 제조된다. 핀은 일반적으로 실리콘을 포함하고, 트랜지스터 장치의 본체를 형성한다. 트랜지스터의 채널은 이러한 수직 핀에서 형성된다. 게이트는 핀 위에(예, 핀을 둘러쌈) 제공된다. 이런 유형의 게이트는 채널의 더 큰 제어를 허용한다. FinFET 장치의 다른 이점은 짧은 채널 효과와 더 높은 전류 흐름을 포함한다. 하지만, FinFET 장치를 위한 게이트를 제조하기 위해 사용되는 종래의 공정은 바람직하지 않은 게이트 구성을 초래할 수 있다.
그러므로, FinFET 장치를 제조하는 기존의 방법이 그 의도되는 목적을 위해 일반적으로 적절하였지만, 이러한 방법이 모든 양상에서 전적으로 만족스럽지는 않았다.
본 발명은 트랜지스터를 포함하는 반도체 장치를 제공하며, 상기 트랜지스터는 기판 위에 배치되고, 핀-유사(fin-like) 구조를 갖는 반도체층; 상기 반도체층의 적어도 일부분을 둘러싸는 게이트 유전층; 컨포멀하게 상기 게이트 유전층 위에 배치된 폴리실리콘층; 및 상기 폴리실리콘층 위에 배치된 금속 게이트 전극층을 포함한다.
또한, 본 발명은 기판 위에 형성된 핀 구조; 상기 핀 구조의 세그먼트를 적어도 부분적으로 둘러싸고, 하이 k 게이트 유전 물질을 포함하는 게이트 유전층; 상기 게이트 유전층상에 컨포멀하게 형성된 폴리실리콘층; 및 상기 폴리실리콘층 위에 형성된 금속 게이트 전극층을 포함하는, FinFET 반도체 장치를 제공한다.
또한, 본 발명은 반도체 물질을 포함하는 핀 구조를 제공하는 단계;
상기 핀 구조 위에 배치되고 상기 핀 구조를 적어도 부분적으로 둘러싸는 게이트 유전층을 형성하는 단계; 상기 게이트 유전층 위에 폴리실리콘층을 형성하는 단계 - 상기 폴리실리콘층은 컨포멀하게 형성됨 -; 및 상기 폴리실리콘층 위에 더미 게이트층을 형성하는 단계를 포함하는, FinFET 장치를 제조하는 방법을 제공한다.
본 발명 개시의 양상은 첨부된 도면을 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실행에 따라, 다양한 특징부는 실제 크기에 따라 그려지 않는다는 사실이 강조된다. 사실상, 다양한 특징부의 치수는 논의의 명확성을 위해 임의대로 증가되거나 감소될 수 있다.
도 1 내지 9는 도 1의 방법에 따른 다양한 제조 스테이지에서 FinFET 장치의 단편적인 3차원 사시도를 예증한다.
도 10은 본 발명의 개시의 다양한 양상에 따른 반도체 장치를 제조하는 방법을 예증하는 흐름도이다.
하기의 개시는 다양한 실시예의 상이한 특징부를 구현하기 위한 많은 상이한 실시예 또는 예시를 제공한다는 것으로 이해된다. 본 발명의 개시를 간략화하기 위해, 컴포넌트 및 배열의 특정 예시들이 이하에서 설명된다. 물론, 이런 것들은 단지 예시일 뿐이고, 제한하는 것으로 의도되지는 않는다. 예를 들면, 이하 설명에서, 제2 특징부 위 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 특징부가 제1 및 제2 특징부 사이에서 형성될 수 있어 그 결과 제1 및 제2 특징부가 직접 접촉할 수 없는 실시예를 또한 포함할 수 있다. 또한, "상단", "하단", 아래", "위" 등과 같은 용어들은 편리함을 위해 사용되는 것이지, 임의의 특별한 방위에 실시예의 범위를 제한하는 것을 의미하지 않는다. 다양한 특징부는 또한 간략성과 명확성을 위해 상이한 크기로 임의로 도시될 수 있다. 또한, 본 발명의 개시는 다양한 예시들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화와 명료함의 목적을 위한 것이고, 논의된 다양한 실시예들 및/또는 구성 사이의 관계를 그 자체가 반드시 명시하지는 않는다.
FinFET 장치의 사용은 반도체 산업에서 인기를 얻어 왔다. 도 1을 참조하면, FinFET 장치(20)의 개략적이고 단면적인 3차원 뷰(view)가 예증된다. FinFET 장치(20)는 기판 상에 형성된 복수의 비평면(non-planar) 다중-게이트 트랜지스터를 포함한다. 예증된 실시예에서, FinFET 장치(20)는 nFET 장치(30)와 pFET 장치(40)를 포함한다. nFET 장치(30)와 pFET(40) 장치는 nFET 장치(30) 또는 pFET 장치(40)의 본체를 형성하는 얇은 실리콘 "핀-유사(fin-like)" 구조(핀이라고 지칭됨)를 각각 포함한다. nFET 장치(30) 또는 pFET 장치(40)의 게이트는 핀(50)을 둘러 싸도록 형성될 것이다. nFET 장치(30) 또는 pFET 장치(40)의 소스 및 드레인 영역(본 명세서에서는 구체적으로 예증되지 않음)은 그 각각의 게이트의 반대쪽상에 핀의 연장부 내에 형성된다. 핀(50) 자체는 채널로서 기능한다. nFET 장치(30) 또는 pFET 장치(40)의 유효 채널 길이는 핀(50)의 치수에 의해 결정된다.
FinFET 장치는 종래의 MOSFET(Metal-Oxide Semiconductor Field Effect Transistor) 장치(평면 장치로서 또한 지칭됨)와 비교해 다수의 이점을 제공한다. 이런 이점은 더 양호한 칩 면적 효율성, 향상된 캐리어 이동성과, 평면 장치의 제조 처리와 호환되는 제조 처리를 포함할 수 있다. 따라서, 집적 회로(IC: integrated circuit) 칩의 일부분 또는 전체를 위해 FinFET 장치를 사용해서 IC 칩을 설계하는 것이 바람직할 수 있다.
FinFET 장치를 제조하기 위해, 게이트 대체 공정 또는 하이브리드 게이트 대체 공정이 사용될 수 있다. 하지만, FinFET 장치를 제조하는 종래의 방법은 바람직하지 않은 게이트 구성을 초래할 수 있다. 더 자세하게, FinFET 장치는 게이트의 일부를 구성하는 폴리실리콘층을 가질 수 있다. 많은 종래의 FinFET 장치에서, 게이트의 폴리실리콘층은 다양한 두께를 가질 수 있고, 이러한 특징은 FinFET 장치의 성능에 악영향을 줄 수 있다. 이러한 이슈를 다루기 위해, 본 발명 개시의 다양한 양상은 더 일정한 두께를 갖는 폴리실리콘층을 포함하는 FinFET 장치를 형성하는 단계를 포함한다.
도 1을 참조하면, 핀(50)은 반도체 기판(60)의 연장부로서 효과적으로 형성된다. 예증된 실시예에서, 기판(60)은 붕소(예, P형 기판)와 같은 P형 도펀트를 사용해 도핑되는 실리콘 기판이다. 다른 실시예에서, 기판(60)은 다른 적절한 반도체 물질일 수 있다. 예를 들면, 기판(60)은 인 또는 비소와 같은 N형 도펀트를 사용해 도핑되는 실리콘 기판(N형 기판)일 수 있다. 대안적으로, 기판(60)은 다이아몬드 또는 게르마늄과 같은 일부 다른 적절한 원소 반도체, 실리콘 탄화물, 인듐 비화물, 또는 인듐 인화물과 같은 화합물 반도체, 또는 실리콘 게르마늄 탄화물, 갈륨 비소 인화물 또는 갈륨 인듐 인화물과 같은 적절한 합금 반도체로 제조될 수 있다. 또한, 기판(60)은 에피택샬층(epi층)을 포함할 수 있고, 성능 강화를 위해 변형될(strained) 수 있거나, SOI(silicon-on-insulator) 구조를 포함할 수 있다.
STI(shallow trench isolation) 특징부와 같은 유전 분리 특징부(70)는 기판(60) 내에 형성된다. 유전 분리 특징부(70)는 기판(60) 내의 리세스(또는 트렌치)를 에칭하고, 유전 물질로 리세스를 채움으로써 형성된다. 본 발명의 실시예에서, 유전 분리 특징부(70)의 유전 물질은 실리콘 산화물을 포함한다. 대안적 실시예에서, 유전 분리 특징부(70)의 유전 물질은 실리콘 질화물, 실리콘 산화질화물, 불소-도핑된 규산염(FSG), 및/또는 종래 기술에서 알려진 로우 k의 유전 물질을 포함할 수 있다. 다른 실시예에서, DTI(deep trench isolation) 특징부와 같은 분리 구조는 유전 분리 특징부(70) 대신에 또는 이에 추가되어 기판(60) 내에 형성될 수 있다.
핀(50)은 서로 분리되고, 유전 분리 특징부(70)에 의해 둘러 싸여 있다. 일부 실시예에서, 핀(50)은 높이를 감소시키기 위해 유전 분리 특징부(70)를 에칭함으로써 형성되어, 기판(60)의 부분들이 유전 분리 특징부(70) "위에" 연장됨으로써 핀(50)을 형성하게 된다. 다른 실시예에서, 유전 분리 특징부(70)를 에칭하는 대신에, 기판(60)은 유전 분리 특징부(70) 위에 높이를 더 증가시키도록 에피택샬하게 성장됨으로써 핀(50)을 형성할 수 있게 된다.
그런 다음, 게이트 유전층(100)은 핀(50) 위에 형성된다. 도 1에 도시된 바와 같이, 게이트 유전층(100)은 핀(50)을 둘러싸도록 형성된다. 게이트 유전층(100)의 일부분은 또한 유전 분리 특징부(70) 위에 형성된다. 게이트 유전층(100)은 원자층 증착(ALD: atomic layer deposition) 공정에 의해 형성된다. 예증된 실시예에서, 게이트 유전층(100)은 하이 k의 유전물질을 포함한다. 하이 k의 유전물질은 대략 4인 SiO2의 유전 상수보다 큰 유전 상수를 갖는 물질이다. 일 실시예에서, 게이트 유전층(100)은 대략 18에서 대략 40까지의 범위에 있는 유전 상수를 갖는 하프늄 산화물(HfO2)을 포함한다. 캡핑(capping) 금속층(예, TiN)은 HfO2층 위에 배치될 수 있다. 대안적 실시예에서, 게이트 유전층(100)은 of ZrO2, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO와, SrTiO중 하나를 포함할 수 있다. 계면층은 핀(50)과 게이트 유전층(100) 사이에 선택적으로 형성될 수 있다는 것이 이해된다. 계면층은 ALD 공정에 의해 형성될 수 있고, 실리콘 산화물(SiO2)을 포함할 수 있다. 간략성을 위해, 계면층은 본 명세서에서 구체적으로 예증되지 않는다.
그런 다음, 폴리실리콘층(110)은 컨포멀하게 게이트 유전층(100) 위에 형성된다. 다른 말로 하면, 폴리실리콘층(110)은 위치와 상관없이 실질적으로 변하지 않는 두께(120)를 갖는다. 따라서, 핀(50) 위에 위치한 폴리실리콘층(110)의 세그먼트와, 핀 옆에 위치한 폴리실리콘층(100)의 세그먼트와, 핀의 하단 근처에 위치한 폴리실리콘층(110)의 세그먼트 모두는 거의 동일한 두께(120)를 갖는다. 일부 실시예에서, 두께(120)는 약 1 나노미터보다 큰데, 예를 들면 약 5 나노미터에서 약 40 나노미터까지의 범위에 있다. 폴리실리콘층(110)은 ALD 공정에 의해 형성될 수 있다. 다른 실시예에서, 폴리실리콘층(110)은 CVD, 물리적 증기 증착(PVD: physical vapor deposition) 등과 같은 다른 적절한 증착 공정에 의해 형성될 수 있다.
그런 후에, 층(130)이 폴리실리콘층(110) 상에 형성된다. 일부 실시예에서, 층(130)은 유전 물질을 포함한다. 층(130)은 이하에서 논의되는 에칭 공정에서 폴리실리콘층(110)과의 높은 에칭 선택도를 가질 수 있게 하는 물질 조성을 갖는다. 다르게 설명하면, 층(130)과 폴리실리콘층(110)은 실질적으로 상이한 에칭률을 갖는다. 일부 실시예에서, 폴리실리콘층(110)과 층(130)간의 에칭 선택도는 건식 에칭 공정에서 약 50:1보다 크고, 습식 공정에서 약 100:1보다 클 수 있다. 일부 실시예에서, 층(130)은 실리콘 질화물을 포함한다.
그런 다음, 층(130)은 리소그래피 공정에 의해 패터닝되는데, 이 공정은 마스킹, 노출, 베이킹, 세정, 및 에칭 공정을 포함할 수 있다(반드시 이 순서대로는 아님). 리소그래피 공정의 결과로서, 층(130)은 복수의 더미 게이트 전극 세그먼트 안으로 패터닝된다. 그런 후에, 층(130)은 더미 게이트 전극 세그먼트(130)로서 지칭될 수 있거나, 그 반대의 경우도 가능하다(vice versa). 다른 말로 하면, 층(130)과 더미 게이트 전극 세그먼트(130)는 본 발명 개시에서 교환해서 지칭될 수 있다. 이러한 더미 게이트 전극 세그먼트(130)의 치수(140)는 본 명세서에서 논의되는 FinFET 장치(20)를 위한 게이트 구조의 치수를 한정하는 것을 돕는다. 이러한 더미 게이트 전극 세그먼트(130)는 결국 제거될 것이고, 따라서 이러한 세그먼트는 더미 게이트 전극 세그먼트라고 지칭된다. 유전 게이트 스페이서(150)는 더미 게이트 전극 세그먼트(130)의 측벽상에 형성될 수 있다. 게이트 스페이서(150)와 층(130)은 상이한 물질 조성을 갖는다.
복수의 저농도(lightly) 도핑된 소스/드레인(LDD라고 또한 지칭됨) 영역이 핀(50)에 형성될 수 있다는 것이 이해된다. LDD 영역은 당업계에 알려진 이온 주입 공정 또는 확상 공정에 의해 형성될 수 있다. 유사하게, 고농도(heavily) 도핑된 소스/드레인 영역이 핀(50)에 또한 형성될 수 있다. 인 또는 비소와 같은 n형 도펀트는 nMOS 장치를 형성하기 위해 사용될 있고, 붕소와 같은 p형 도펀트는 pMOS 장치를 형성하기 위해 사용될 수 있다. 하나 이상의 어닐링 공정이 소스/드레인 영역을 활성화시키기 위해 수행될 수 있다. 간략성을 위해, LDD 영역 및 고농도 도핑된 소스/드레인 영역은 본 명세서에서는 구체적으로 예증되지 않는다.
층간(또는 레벨간) 유전(ILD: inter-layer dielectric)층(200)은 유전 분리 특징부(70) 위에, 그리고 더미 게이트 유전 세그먼트(130) 옆에 형성된다. ILD층(200)은 예를 들면, CVD, 고밀도 플라즈마 화학적 증기 증착(HDPCVD: high density plasma chemical vapor deposition), ALD, 스핀-온, 스퍼티링, 또는 다른 적절한 방법과 같은, 당업계에서 알려진 증착 기술에 의해 형성될 수 있다. ILD층(200)은 이하에서 논의된 에칭 공칭에서 폴리실리콘층(110)과의 높은 에칭 선택도를 갖는 물질을 또한 포함한다. 일부 실시예에서, 폴리실리콘층(110)과 ILD층(200) 사이의 에칭 선택도는 약 100:1보다 클 수 있다. 일부 실시예에서, ILD층(200)은 실리콘 산화물을 포함한다. ILD층(200)과 층(130)은 예를 들면, 일부 실시예에서 약 30:1 또는 40:1보다 높은 에칭 선택도를 또한 가진다는 것이 이해된다. 대안적 실시예에서, ILD층(200)은 실리콘산화질화물, 실리콘탄화물, 또는 로우 k의 물질과 같은 다른 적절한 물질을 포함할 수 있다. ILD층(200)은 또한 장벽층(210)에 의해 둘러싸일(감싸일) 수 있다. 일부 실시예에서, 장벽층(210)은 접촉 에칭 정지층(CESL: contact etch stop layer)이다.
폴리싱 공정은 ILD층(200) 및 층(130)상에서 수행되어 이러한 층들의 상부 표면을 평탄화한다. 일부 실시예에서, 폴리싱 공정은 화학 기계적 폴리싱(CMP: chemical-mechanical-polishing) 공정을 포함한다.
이제 도 2를 참조하면, 에칭 공정은 층(130)을 제거하도록 FinFET 장치(20)에 대해 수행된다. 위에서 논의한 것처럼, 이러한 에칭 공정을 위해 층(130)과 폴리실리콘층(110) 간에 높은 에칭 선택도가 존재한다. 그러므로, 폴리실리콘층(110)은 자신의 위에 위치한 층(130)의 에칭 공정 및 제거에 의해 거의 영향을 받지 않는다. 에칭 공정은 당업계에서 알려진 건식 에칭 공정 또는 습식 에칭 공정일 수 있다.
이제 도 3을 참조하면, 층(220)이 폴리실리콘층(110) 위에 형성된다. 층(220)은 평판화 및 에칭을 위해 적절한 물질을 포함한다. 일부 실시예에서, 층(220)은 스핀-온-글라스(SIG: spin-on-glass) 물질을 포함한다. 일부 실시예에서, 층(220)은 예를 들면, BARC(bottom anti-reflective coating)층과 같은 반사방지층이다. 그런 다음, 패터닝된 포토레지스트 마스크(230)는 층(220) 위에 형성된다. 포토레지스트 마스크(230)는 nFET 장치(30) 위에 형성되지만, pFET 장치(40) 위에는 형성되지 않는다. 그런 다음, 에칭 마스크로서 작용하는 포토레지스트 마스크(230)를 사용해서, 에칭 공정은 pFET 장치(40)의 영역 내의 폴리실리콘층(110)의 일부분을 제거하기 위해 수행된다. 다른 말로 하면, pFET 장치(40)의 폴리실리콘층(110)이 제거되는 한편, nFET 장치(30)를 위한 폴리실리콘층(110)은 그대로 남게 되는데, 그 이유는 nFET 장치(30)를 위한 폴리실리콘층(110)은 에칭 공정 동안 포토레지스트 마스크(230)에 의해 보호되기 때문이다. 위에서 논의된 바와 같이, 폴리실리콘층(110)과 ILD층(200)간의 높은 에칭 선택도 때문에, ILD층(200)은 pFET 장치(40)의 영역에서 폴리실리콘층(110)의 에칭 공정 및 제거에 의해 실질적으로 영향을 받지 않는다. 하지만, 위에서 논의된 공정은 역전된 nFET 및 pFET 구성을 사용해서 적용될 수 있다는 것이 이해된다. 예를 들면, 제조 공정은 nFET 장치를 위한 폴리실리콘층이 제거되는 한편, pFET 장치를 위한 폴리실리콘층은 그대로 남게되도록 수행될 수 있다.
이제 도 4를 참조하면, 층(220)과 포토레지스트 마스크(230)가 제거됨에 따라, nFET 장치(30)의 영역 내의 폴리실리콘층(110)을 노출시킨다. 제거 공정은 스트리핑(stripping) 또는 애싱(ashing) 공정을 포함할 수 있다.
이제 도 5를 참조하면, 금속 게이트 전극층(250)이 층(130)(즉, 더미 게이트 전극) 대신에 (또는 이 층을 대체시키도록) 형성된다. 금속 게이트 전극층(250)은 CMP 공정과 같은 폴리싱 공정에 의해 후속하여 CVD, PVD, ALD, 또는 도금과 같은 복수의 증착 공정에 의해 형성될 수 있다. 금속 게이크 전극층(250)은 원하는 문턱 전압 Vt을 달성하도록 대응하는 트랜지스터의 일함수(work function)를 조정하는 일함수 금속 부분을 포함할 수 있다. 일부 실시예에서, 일함수 금속 부분은 TiN, TaN, TaC, TaSiN, WN, TiAl, TiAlN, 또는 이것들의 조합 중 적어도 하나를 포함한다. 일함수 금속 부분은 응용 또는 제조 고려를 위해 적절한 다른 금속 물질을 대안적으로 포함할 수 있다. 금속 게이트 전극층(250)은 채움(fill) 금속 부분이라고 지칭될 수 있는, 게이트 전극층(250)의 주요 전도 부분으로서 작용하는 금속 부분을 또한 포함할 수 있다. 일부 실시예에서, 채움 금속 부분은 텅스텐(W), 알루미늄(Al), 구리(Cu), 및 이것들의 조합 중 적어도 하나를 포함할 수 있다. 간략성을 위해, 일함수 금속 부분과 채움 금속 부분은 본 명세서에서 별도로 예증되지 않는다. 금속 게이트 전극층은 차단층과 접착층 등과 같은 다른 기능을 제공하는 부분을 포함할 수 있다는 것이 또한 이해된다.
nFET 장치(30) 내의 폴리실리콘층(110)은 nFET 장치를 위해 게이트 전극의 일부분으로 또한 작용한다. 그러므로, nFET 장치(30)는 복합 게이트를 갖는 것으로 고려될 수 있다. 폴리실리콘층(110)이 게이트 유전층(100) 위에 컨포멀하게(conformally) 형성되기 때문에, 폴리실리콘층(110)의 두께는 예를 들면 핀(50) 위에 또는 핀(50) 옆과 같은 핀(50)의 상이한 영역 전체에 걸쳐 실질적으로 일정하게 유지된다. 이와 비교해서, FinFET 장치를 형성하는 다른 방법은 폴리실리콘층을 위해 실질적으로 일정한 두께를 달성하지 못할 수 있다. 특히, 핀 위에 위치한 폴리실리콘층의 일부분은 핀의 옆 또는 핀의 하단 근처의 폴리실리콘층 부분보다 훨씬 좁을 수 있다. 본 명세서에서 개시된 컨포멀한 폴리실리콘층(110)은 더 양호하게 기능하고 더 안정된 FinFET 장치를 허용한다. 또한, 폴리실리콘층(110)과 ILD층(200)과 층(130) 사이의 높은 에칭 선택도에 적어도 부분적으로 기인해서, 폴리실리콘층(110)의 상부 표면은 다양한 처리 스테이지 동안 실질적으로 평평하게 유지될 수 있다. 폴리실리콘층(110)의 평평한 표면은 nFET 장치(30)의 성능을 향상시키는 것을 또한 돕는다. 또한, 폴리실리콘층(110)을 포함하는 복합 게이트는 다중-게이트 채널 응력과 관련된 이득을 제공한다.
추가적인 공정이 FinFET 장치(20)의 제조를 완료하기 위해 수행될 수 있다는 것이 이해된다. 예를 들면, 이러한 추가적인 공정은 패시베이션층의 증착, 접촉부의 형성과, 상호연결 구조(예, 형성된 금속 게이트를 포함하는 장치에 전기 상호연결을 제공하는 라인과 비아, 금속, 및 층간 유전체)의 형성을 포함할 수 있다. 간략성을 위해, 이러한 추가적인 공정은 본 명세서에서 설명되지 않는다.
도 1 내지 5를 참조해서 위에서 논의된 실시예는 하이브리 게이트 대체 제조 공정을 위해 하나의 적절한 접근법을 예증한다. 도 1과, 6 내지 9를 참조해서, 하이브리드 게이트 대체 제조 공정을 위한 대안적인 접근법이 예증된다. 명확성과 일관성의 목적을 위해, 이러한 두 개의 접근법에서의 유사한 컴포넌트는 도 1 내지 9 전체에 걸쳐 동일하게 라벨 표시된다.
도 1을 참조하면, 대안적인 제조 접근법은 핀(50)을 형성하는 단계, 게이트 유전층(100)을 형성하는 단계, 더미 게이트 전극 세그먼트(130)를 형성하는 단계와, ILD층(200)을 형성하는 단계를 또한 포함한다. 폴리싱 공정은 ILD층(200) 및 더미 게이트 전극 세그먼트(130)상에 수행되어 이러한 층들의 상부 표면을 평탄화한다.
이제 도 6을 참조하면, 더미 게이트 전극 세그먼트(130) 전부를 제거하지 않고, 그 대신에 포토레지스트 마스크(230)가 nFET 장치(30)의 영역 내에 형성된다. 그런 다음, 에칭 공정은 포토레지스트 마스크(230)를 에칭 마스크로서 사용하면서 FinFET 장치(20)에 대해 수행된다. 따라서, pFET 장치(40)의 영역 내의 더미 게이트 전극 세그먼트(130)는 에칭 공정에 의해 제거되는 한편, nFET 장치(30)의 영역 내의 더미 게이트 전극 세그먼트(130)는 에칭 공정에 의해 영향을 받지 않고, 따라서 nFET 장치(30) 내의 폴리실리콘층(110) 상에 여전히 남게 된다. 또한, 폴리실리콘층(110)과 ILD층(100)간의 높은 에칭 선택도 때문에, ILD층은 폴리실리콘층(110)의 에칭 공정 및 제거에 의해 실질적으로 영향을 받지 않는다.
이제 도 7을 참조하면, 금속 게이트 전극층(250A)이 pFET 장치(40) 내의 더미 게이트 전극 세그먼트(130) 대신에 (또는 이 세그먼트를 대체시키도록) 형성된다. 도 5에 도시된 금속 게이트 전극층(250)에 대한 경우에서와 같이, 금속 게이트 전극층(250A)은 적절한 증착 공정에 의해 수행될 수 있고, 일함수 금속 부분과 채움 금속 부분을 포함할 수 있다. 금속 게이트 전극층(250A)의 일함수 금속 부분과 채움 금속 부분(그리고 임의의 다른 추가적인 부분)은 금속 게이트 전극층(250)을 참조해서 위에서 논의한 실질적으로 동일한 물질을 포함할 수 있다.
이제 도 8을 참조하면, nFET 장치(30)의 영역 내의 더미 게이트 전극 세그먼트(130)가 에칭 공정에서 제거되고, 이에 따라 nFET 장치(30) 내의 폴리실리콘층(110)을 노출시킨다. 위에서 논의된 바와 같이, 폴리실리콘층(110)과 ILD층(200)과, 더미 게이트 전극 세그먼트(130)의 유전물질간에 높은 에칭 선택도가 존재한다. 그러므로, 더미 게이트 전극 세그먼트(130)의 제거는 ILD층(200) 또는 폴리실리콘층(110)에 실질적으로 어떠한 영향도 주지 않는다. nFET 장치(30) 내의 폴리실리콘층(110)의 상부 표면은 평평하게 유지되고, 그 두께는 핀(50) 둘레의 상이한 영역에서{예를 들면, 핀(50) 위에서 그리고 핀(50)의 하단 근처에서} 여전히 실질적으로 일정하다. 또한, 이러한 에칭 공정에 대해, 더미 게이트 전극 세그먼트(130)와 금속 게이트 전극층(250A) 사이에 높은 에칭 선택도가 존재한다. 따라서, 금속 게이트 전극층(250A)은 더미 게이트 전극 세그먼트(130)의 에칭 공정과 제거에 의해 실질적으로 영향을 받지 않는다.
이제 도 9를 참조하면, 금속 게이트 전극층(250B)이 nFET 장치(30) 내의 더미 게이트 전극 세그먼트 대신에(또는 이 세그먼트를 대체하도록) 형성된다. 도 5에 도시된 금속 게이트 전극층(250)에 대한 경우에서와 같이, 금속 게이트 전극층(250B)은 적절한 증착 공정에 의해 수행될 수 있고, 일함수 금속 부분과 채움 금속 부분을 포함할 수 있다. 금속 게이트 전극층(250B)의 일함수 금속 부분과 채움 금속 부분은 금속 게이트 전극층(250)을 참조해서 위에서 논의된 물질과 실질적으로 동일한 물질을 포함할 수 있다. 또 다시, nFET 장치(30) 내의 폴리실리콘층(110)은 nFET 장치(30)를 위한 복합 게이트 구조의 일부분을 구성하고, 폴리실리콘층(110)이 실질적으로 일정한 두께를 갖는다는 사실은 nFET 장치(30)의 성능을 향상시키는 것을 돕는다. 또한, 폴리실리콘층(110)을 포함하는 복합 게이트는 다중-게이트 채널 응력과 관련된 이득을 제공한다. 대안적인 실시예에서, 규화물 접근법이 또한 사용될 수 있으며, 이 접근법에서 폴리실리콘이 금속층(예, n-금속)과 반응함에 따라 금속 실리사이드가 형성된다.
도 10은 본 발명의 개시의 다양한 양상에 따라 FinFET 장치를 제조하기 위한 방법(300)의 흐름도이다. 방법은 핀 구조가 제공되는 단계(310)를 포함한다. 핀 구조는 반도체 물질을 포함한다. 방법(300)은 게이트 유전층이 핀 구조 위에 형성되는 단계(320)를 포함한다. 게이트 유전층은 핀 구조를 적어도 부분적으로 둘러싼다. 방법(330)은 폴리실리콘층이 게이트 유전층 위에 형성되는 단계(330)를 포함한다. 폴리실리콘은 컨포멀하게 형성된다. 방법(300)은 더미 게이트층이 폴리실리콘층 위에 형성되는 단계(340)를 포함한다. 추가적인 공정은 도 10의 방법(300) 이전, 동안, 그리고 이후에 제공될 수 있고, 일부 다른 공정은 본 명세서에서 단지 간단히 설명될 수 있다는 것이 주목된다.
본 발명 개시의 더 넓은 형태들 중 한 형태는 반도체 장치를 포함한다. 반도체 장치는 트랜지스터를 포함하고, 이 트랜지스터는 기판 위에 배치되고 핀-유사 구조를 갖는 반도체층과, 반도체층의 적어도 일부분을 둘러싼 게이트 유전층과, 컨포멀하게 게이트 유전층 위에 배치된 폴리실리콘층과, 폴리실리콘층 위에 배치된 금속 게이트 전극층을 포함한다.
일부 실시예에서, 폴리실리콘층은 실질적으로 일정한 두께를 갖는다.
일부 실시예에서, 트랜지스터는 n형 FinFET 장치이다.
일부 실시예에서, 반도체 장치는 n형 FinFET 장치에 인접하게 배치된 p형 FinFET 장치를 더 포함하고, p형 FinFET 장치는 폴리실리콘층을 포함하지 않는다.
일부 실시예에서, 게이트 유전층의 적어도 일부분이 유전 분리 특징부상에 형성된다.
일부 실시예에서, 게이트 유전층, 폴리실리콘층과, 금속 게이트 전극층은 층간 유전(ILD)층 옆에 집합적으로 배치된다.
일부 실시예에서, 게이트 유전층은 하이 k의 유전 물질을 포함한다.
본 발명 개시의 더 넣은 형태들 중 다른 한 형태는 FinFET 반도체 장치를 제조하는 방법을 포함한다. FinFET 반도체 장치는 기판 위에 형성된 핀 구조와, 핀 구조의 세그먼트를 적어도 부분적으로 둘러싸고, 하이 k의 게이트 유전 물질을 포함하는 게이트 유전층과, 게이트 유전층상에 컨포멀하게 형성된 폴리실리콘층과, 폴리실리콘층 위에 형성된 금속 게이트 전극층을 포함한다.
일부 실시예에서, 게이트 유전층 위에 위치한 폴리실리콘층의 세그먼트의 두께는 핀 구조의 하단 근처에 위치한 폴리실리콘층의 세그먼트의 두께와 실질적으로 동일하다.
일부 실시예에서, FinFET 반도체 장치는 n형 FinFET이다.
일부 실시예에서, FinFET 반도체 장치는 게이트 유전층과 금속 게이트 전극층을 포함하지만, 폴리실리콘층을 포함하지는 않는 p형 FinFET에 인접하게 배치된다.
일부 실시예에서, 기판은 유전 분리 특징부를 포함하고, 핀 구조는 유전 분리 특징부 위에서 연장하고, 게이트 유전층은 유전 분리 특징부 위에 부분적으로 위치한다.
일부 실시예에서, FinFET 반도체 장치는 게이트 유전층, 폴리실리콘층과, 금속 게이트 전극층에 인접하게 위치하는 층간 유전(ILD)층을 더 포함한다.
본 발명 개시의 더 넣은 형태들 중 다른 한 형태는 FinFET 장치를 제조하는 방법을 포함한다. 방법은 반도체 물질을 포함하는 핀 구조를 제공하는 단계와, 핀 구조 위에 게이트 유전층을 형성하는 단계 - 게이트 유전층은 핀 구조를 적어도 부분적으로 둘러쌈 -와, 게이트 유전층 위에 폴리실리콘을 형성하는 단계 - 폴리실리콘층은 컨포멀하게 형성됨 -와, 폴리실리콘층 위에 더미 게이트층을 형성하는 단계를 포함한다.
일부 실시예에서, 게이트 유전층 위에 위치한 폴리실리콘층의 세그먼트의 두께는 핀 구조의 하단 근처에 위치한 폴리실리콘층의 세그먼트의 두께와 거의 동일하다.
일부 실시예에서, 게이트 유전층은 하이 k의 유전 물질을 포함한다.
일부 실시예에서, 방법은 복수의 더미 게이트를 한정하기 위해 더미 게이트층을 패터닝하는 단계와, 층간 유전(ILD)층으로 더미 게이트들 간의 공간을 채우는 단계와, 폴리싱 공정을 사용해 더미 게이트와 ILD층을 평탄화하는 단계를 더 포함한다.
일부 실시예에서, 방법은 에칭 공정을 통해 폴리실리콘층을 노출시키기 위해 더미 게이트를 제거하는 단계 - 폴리실리콘층과 더미 게이트 사이에 높은 에칭 선택도가 존재함 -와, 폴리실리콘층 위에 복수의 금속 게이트 전극을 형성하는 단계를 더 포함한다.
일부 실시예에서, 더미 게이트층은 실리콘 질화 물질을 포함하고, ILD는 실리콘 산화 물질을 포함한다.
일부 실시예에서, FinFET 장치는 n형 FinFET 장치이다.
전술된 내용은 다수의 실시예의 특징의 개요를 서술하여 당업자는 이러한 실시예에 뒤따르는 상세한 설명을 더 잘 이해할 수 있다. 당업자는 자신들이 여기서 소개된 실시예들의 동일한 목적을 수행하기 위해 및/또는 동일한 이익을 달성하도록 다른 공정 및 구조를 설계하거나 수정하기 위한 기초로서 본 발명의 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는 이러한 등가의 구성이 본 발명의 개시의 정신 및 범위로부터 이탈하지 않는다는 것과, 본 발명의 개시의 정신 및 범위로부터 이탈하지 않고 다양한 변경, 교체 및 대체를 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 트랜지스터를 포함하는 반도체 장치에 있어서,
    상기 트랜지스터는,
    기판 위에 배치되고, 핀-유사(fin-like) 구조를 갖는 반도체층;
    상기 반도체층의 적어도 일부분을 둘러싸는 게이트 유전층;
    폴리실리콘층의 전체의 하면이 상기 게이트 유전층의 상면과 접하도록 상기 게이트 유전층 위에 컨포멀하게 배치된 상기 폴리실리콘층; 및
    상기 폴리실리콘층 위에 배치된 금속 게이트 전극층을 포함하는 것인, 반도체 장치.
  2. 제1항에 있어서, 상기 트랜지스터는 n형 FinFET 장치인 것인, 반도체 장치.
  3. 제2항에 있어서, 상기 반도체 장치는 상기 n형 FinFET 장치에 인접하게 배치된 p형 FinFET 장치를 더 포함하고, 상기 p형 FinFET 장치는 폴리실리콘층을 포함하지 않는 것인, 반도체 장치.
  4. FinFET 반도체 장치에 있어서,
    기판 위에 형성된 핀 구조;
    상기 핀 구조의 세그먼트를 적어도 부분적으로 둘러싸고, 하이-k 게이트 유전 물질을 포함하는 게이트 유전층;
    폴리실리콘층의 전체의 하면이 상기 게이트 유전층의 상면과 접하도록 상기 게이트 유전층 상에 컨포멀하게 형성된 상기 폴리실리콘층; 및
    상기 폴리실리콘층 위에 형성된 금속 게이트 전극층을 포함하는, FinFET 반도체 장치.
  5. 제4항에 있어서, 상기 FinFET 반도체 장치는 n형 FinFET인 것인, FinFET 반도체 장치.
  6. 제5항에 있어서, 상기 FinFET 반도체 장치는, 게이트 유전층 및 금속 게이트 전극층을 포함하지만 폴리실리콘층은 포함하지 않는 p형 FinFET에 인접하게 배치되는 것인, FinFET 반도체 장치.
  7. FinFET 장치를 제조하는 방법에 있어서,
    반도체 물질을 포함하는 핀 구조를 제공하는 단계;
    상기 핀 구조 위에 배치되고 상기 핀 구조를 적어도 부분적으로 둘러싸는 게이트 유전층을 형성하는 단계;
    폴리실리콘층의 전체의 하면이 상기 게이트 유전층의 상면과 접하도록 상기 게이트 유전층 위에 상기 폴리실리콘층을 컨포멀하게 형성하는 단계; 및
    상기 폴리실리콘층 위에 더미 게이트층을 형성하는 단계를 포함하는, FinFET 장치를 제조하는 방법.
  8. 제7항에 있어서,
    복수의 더미 게이트들을 정의하도록 상기 더미 게이트층을 패터닝하는 단계;
    층간 유전(ILD: interlayer dielectric)층을 이용하여 상기 더미 게이트들 사이의 공간들을 채우는 단계; 및
    폴리싱 공정을 이용하여 상기 더미 게이트들과 상기 ILD층을 평탄화하는 단계를 더 포함하는, FinFET 장치를 제조하는 방법.
  9. 제8항에 있어서,
    에칭 공정을 통해 상기 폴리실리콘층을 노출시키기 위해 상기 더미 게이트들을 제거하는 단계 - 상기 폴리실리콘층과 상기 더미 게이트들 사이에는, 상기 폴리실리콘층이 상기 에칭 공정에 의해 영향을 받지 않도록 높은 에칭 선택도(etching electivity)가 존재함 -; 및
    상기 폴리실리콘층 위에 복수의 금속 게이트 전극들을 형성하는 단계를 더 포함하는, FinFET 장치를 제조하는 방법.
  10. 제8항에 있어서,
    상기 더미 게이트층은 실리콘 질화 물질을 포함하고,
    상기 ILD층은 실리콘 산화 물질을 포함하는 것인, FinFET 장치를 제조하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10643858B2 (en) 2017-10-11 2020-05-05 Samsung Electronics Co., Ltd. Method of etching substrate

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9536792B2 (en) * 2013-01-10 2017-01-03 United Microelectronics Corp. Complementary metal oxide semiconductor field effect transistor, metal oxide semiconductor field effect transistor and manufacturing method thereof
JP2015041724A (ja) * 2013-08-23 2015-03-02 東京エレクトロン株式会社 半導体デバイスを製造する方法
EP3050103B1 (en) * 2013-09-27 2020-03-18 Intel Corporation Non-planar i/o and logic semiconductor devices having different workfunction on common substrate
US20150097244A1 (en) * 2013-10-08 2015-04-09 Stmicroelectronics, Inc. Semiconductor device with a buried oxide stack for dual channel regions and associated methods
CN104576380B (zh) * 2013-10-13 2017-09-15 中国科学院微电子研究所 一种finfet制造方法
US9252271B2 (en) 2013-11-27 2016-02-02 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of making
US9831306B2 (en) * 2013-12-19 2017-11-28 Intel Corporation Self-aligned gate edge and local interconnect and method to fabricate same
US9761449B2 (en) 2013-12-30 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gap filling materials and methods
US9431523B2 (en) * 2014-01-16 2016-08-30 Globalfoundries Inc. Local thinning of semiconductor fins
US10002954B2 (en) 2014-01-24 2018-06-19 Intel Corporation Fin-based semiconductor devices and methods
US20150364426A1 (en) * 2014-06-13 2015-12-17 Globalfoundries Inc. Decoupling capacitor for semiconductors
CN105185711B (zh) * 2014-06-19 2018-05-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
US9391205B2 (en) 2014-10-17 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd Gate last semiconductor structure and method for forming the same
US9508719B2 (en) * 2014-11-26 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device with controlled end-to-end critical dimension and method for forming the same
US9553172B2 (en) 2015-02-11 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET devices
TWI664732B (zh) * 2015-06-23 2019-07-01 聯華電子股份有限公司 半導體結構及製程
KR20220120657A (ko) * 2015-06-24 2022-08-30 인텔 코포레이션 대체 채널 FinFET들에서의 서브-핀 측벽 패시베이션
CN105633079B (zh) * 2015-07-28 2019-01-01 中国科学院微电子研究所 半导体结构及其制造方法
US9947592B2 (en) * 2015-11-16 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices and methods of forming the same
US9773911B2 (en) * 2016-02-05 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and fabricating method thereof
EP3244447A1 (en) 2016-05-11 2017-11-15 IMEC vzw Method for forming a gate structure and a semiconductor device
CN108063092B (zh) * 2016-11-08 2019-12-03 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US10002796B1 (en) * 2016-12-15 2018-06-19 Taiwan Semiconductor Manufacturing Co., Ltd. Dual epitaxial growth process for semiconductor device
US9916982B1 (en) * 2016-12-19 2018-03-13 Globalfoundries Inc. Dielectric preservation in a replacement gate process
US10593701B2 (en) * 2017-03-02 2020-03-17 Samsung Electronics Co., Ltd. Semiconductor device including a gate pitch and an interconnection line pitch and a method for manufacturing the same
US10490452B2 (en) * 2017-06-30 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a semiconductor device
KR20200083981A (ko) * 2017-11-30 2020-07-09 인텔 코포레이션 진보된 집적 회로 구조체 제조를 위한 핀 패터닝
KR20190081071A (ko) * 2017-12-29 2019-07-09 삼성전자주식회사 반도체 소자
JP6602910B2 (ja) * 2018-04-12 2019-11-06 インテル・コーポレーション 半導体構造、集積回路構造、及びそれらの製造方法
US11211381B2 (en) 2019-01-29 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US10825918B2 (en) * 2019-01-29 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11469238B2 (en) * 2019-09-26 2022-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Non-interleaving N-well and P-well pickup region design for IC devices
CN114121678B (zh) * 2022-01-27 2022-04-29 广东省大湾区集成电路与系统应用研究院 一种finfet的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100521384B1 (ko) * 2003-11-17 2005-10-12 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100608377B1 (ko) * 2005-05-02 2006-08-08 주식회사 하이닉스반도체 메모리 소자의 셀 트랜지스터 제조방법
US20110079852A1 (en) * 2009-10-07 2011-04-07 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Method of fabricating a semiconductor device
US20110156166A1 (en) * 2009-12-31 2011-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. High Temperature Anneal for Aluminum Surface Protection

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214413A (ja) * 2002-12-27 2004-07-29 Toshiba Corp 半導体装置
KR100585131B1 (ko) * 2004-02-20 2006-06-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100663366B1 (ko) * 2005-10-26 2007-01-02 삼성전자주식회사 자기 정렬된 부유게이트를 갖는 플래시메모리소자의제조방법 및 관련된 소자
US20070152266A1 (en) * 2005-12-29 2007-07-05 Intel Corporation Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers
JP2007207837A (ja) * 2006-01-31 2007-08-16 Toshiba Corp 半導体装置および半導体装置の製造方法
US7521775B2 (en) * 2006-06-13 2009-04-21 Intel Corporation Protection of three dimensional transistor structures during gate stack etch
US7691690B2 (en) * 2007-01-12 2010-04-06 International Business Machines Corporation Methods for forming dual fully silicided gates over fins of FinFet devices
WO2009153712A1 (en) * 2008-06-17 2009-12-23 Nxp B.V. Finfet method and device
US7915112B2 (en) 2008-09-23 2011-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate stress film for mobility enhancement in FinFET device
US20110147840A1 (en) * 2009-12-23 2011-06-23 Cea Stephen M Wrap-around contacts for finfet and tri-gate devices
US8729627B2 (en) * 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8278173B2 (en) * 2010-06-30 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating gate structures
US20120018813A1 (en) * 2010-07-22 2012-01-26 International Business Machines Corporation BARRIER COAT FOR ELIMINATION OF RESIST RESIDUES ON HIGH k/METAL GATE STACKS
US8936978B2 (en) * 2010-11-29 2015-01-20 International Business Machines Corporation Multigate structure formed with electroless metal deposition
US20130075818A1 (en) * 2011-09-23 2013-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. 3D Semiconductor Device and Method of Manufacturing Same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100521384B1 (ko) * 2003-11-17 2005-10-12 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100608377B1 (ko) * 2005-05-02 2006-08-08 주식회사 하이닉스반도체 메모리 소자의 셀 트랜지스터 제조방법
US20110079852A1 (en) * 2009-10-07 2011-04-07 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Method of fabricating a semiconductor device
US20110156166A1 (en) * 2009-12-31 2011-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. High Temperature Anneal for Aluminum Surface Protection

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10643858B2 (en) 2017-10-11 2020-05-05 Samsung Electronics Co., Ltd. Method of etching substrate

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