KR101456653B1 - 단일 와이어 신호재생 전송장치 및 방법과 직렬 연결된 단일 와이어 신호재생 전송장치들 - Google Patents

단일 와이어 신호재생 전송장치 및 방법과 직렬 연결된 단일 와이어 신호재생 전송장치들 Download PDF

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Abstract

단일 와이어 신호재생 전송장치는 복수의 신호 세그먼트들을 포함한 시리얼 패킷을 수신하고, 각각의 신호 세그먼트들은 데이터 필드와 스터프 타임 심볼을 포함한다. 각각의 데이터 필드 다음에 각각의 스터프 타임 심볼들이 잇따르고, 다수의 논리 0/1 신호 심볼들을 포함하고, 각각의 데이터 필드에 누적된 논리 0/1 신호 심볼들의 수는 같다. 단일 와이어 신호재생 전송장치는 순차적으로 신호 세그먼트를 출력하기 위해 시리얼 패킷을 처리하도록 형성되고, 단일 와이어 신호재생 전송장치가 이전에 수신된 신호 세그먼트로부터 데이터 필드를 출력한 후, 단일 와이어 신호재생 전송장치는 수신된 시리얼 패킷에서 현재 수신된 신호 세그먼트에 연이어 수신된 다음 수신된 신호 세그먼트를 처리하기 시작할 때까지 스터프 타임 심볼을 계속 출력한다.

Description

단일 와이어 신호재생 전송장치 및 방법과 직렬 연결된 단일 와이어 신호재생 전송장치들{SINGLE WIRE SIGNAL REGENERATION TRANSMITTING APPARATUS AND METHOD AND SERIALLY CONNECTED SINGLE WIRE SIGNAL REGENERATION TRANSMITTING APPARATUSES}
본 발명은 신호처리장치에 관한 것으로, 보다 상세하게는 단일 와이어 신호재생 전송장치 및 방법과 직렬 연결된 단일 와이어 신호재생 전송장치들에 관한 것이다.
근래에, 빌딩 외관의 조명을 위한 발광다이오드, 조명기기, 조명환경, 및 다른 조명설비를 이용하는 것이 점점더 여세를 타고 있다. 가령, 다양한 조명효과와 관련된 적색, 청색, 및 녹색 발광다이오드로 형성된 픽셀 클러스터(RGB 클러스터)는 가능한 장거리 조명 스트링을 만들게 하기 위해 다른 조명바디들에 사용될 경우 직렬 연결된다.
이런 조명설비들은 대부분 구조의 외관에 따라 설계된다. 소정의 건물조명 범위가 더 크거나 조명설계가 더 복잡한 경우, 더 많은 발광다이오드(LED) 드라이버 ICs가 더 긴 픽셀 클러스터들의 스트링을 형성하도록 직렬로 연결되어야 한다.
그러나, 이런 긴 스트링과 직렬 연결된 픽셀 클러스터들에서 LED 구동 IC의 모든 단계들을 컨트롤하기 위한 컨트롤 신호들은 단일 글로벌 신호(global signal)가 아니다. 가령, 한 단계에서 LED 구동 IC용 컨트롤 신호는 이전 단계에서 LED 구동 IC용 컨트롤 신호에서 나올 수 있다. 따라서, 한 단계에 입력된 컨트롤 신호는 전송 결과로서 듀티 싸이클에서 이동될 수 있고, 이는 이전 단계에서 발생한 이동들의 누적효과로 인해 나중 단계들에서 왜곡이 초래될 수 있다. 이 문제를 해결하기 위해, 종래 방법은 컨트롤 신호가 다음 단계로 입력되기 전에 컨트롤 신호를 직접 보상한다. 그러나, 보상된 컨트롤 신호는 소정 타입의 왜곡을 단지 타겟으로 할 수 있으며, 모든 상술한 이동들에 대한 "하나로 모든 경우들에 맞는(one-size-fits-all)" 방안이 아닐 수 있다.
또한, 직렬 연결된 단계들과 관련해 이전 단계에서의 노이즈들이 연이은 단계들에 전파될 수 있어 모든 직렬의 연속 연결단계들에 영향을 준다. 요약하면, 한 단계에서 전송 사진에 입력되는 노이즈들의 전파로 연이은 단계들에서 디코딩에 에러가 또한 발생할 수 있어, 종래 컨트롤 회로들이 필요하게 한다.
상기 문제들을 고려해, 본원은 단일 와이어 신호재생 전송장치 및 방법과 직렬 연결된 단일 와이어 신호재생 전송장치들을 개시한다. 제안된 장치는 신호를 동기로 전송하고 신호 감쇠 및 노이즈 전파의 누적을 최소화할 수 있다.
본원은 시리얼 패킷을 송수신하기 위한 단일 와이어 신호재생 전송장치를 개시한다. 시리얼 패킷은 복수의 신호 세그먼트들을 갖고, 신호 세그먼트들 각각은 데이터 필드와 스터프 타임 심볼(stuff time symbol)을 포함한다. 데이터 필드는 멀티 논리 0/1 신호 심볼들을 갖고, 데이터 필드 각각에서 논리 0/1 신호 심볼들의 누적 갯수는 같다. 데이터 필드 각각 다음에 스터프 타임 심볼이 잇따른다. 단일 와이어 신호재생 전송장치는 시리얼 패킷을 처리해 신호 세그먼트들을 순차적으로 출력한다. 단일 와이어 신호재생 전송장치가 이전 입력신호 세그먼트에서 나온 데이터 필드를 출력한 후, 단일 와이어 신호재생 전송장치는 상기 단일 와이어 신호재생 전송장치가 현재 입력신호 세그먼트일 수 있는 수신된 시리얼 패킷에서 다음 입력신호 세그먼트를 처리하기 시작할 때까지 스터프 타임 심볼을 계속 출력한다.
일실시예로, 단일 와이어 신호재생 전송장치가 현재 입력 신호 세그먼트를 처리하기 시작할 때, 동일한 단일 와이어 신호재생 전송장치는 이전에 입력 신호 세그먼트로부터 데이터 필드를 출력하기 시작한다. 그리고 현재 입력 신호 세그먼트는 수신된 시리얼 패킷에서 이전 입력 신호 세그먼트에 뒤잇는다.
일실시예로, 단일 와이어 신호재생 전송장치에 의해 수신된 신호 세그먼트들 각각의 시간 기간은 단일 와이어 신호재생 전송장치에 의해 출력된 신호 세그먼트들 각각의 시간 기간과 동일하다.
일실시예로, 단일 와이어 신호재생 전송장치에 의해 출력된 데이터 필드들 각각의 시간 기간은 고정된다. 논리 0 신호 심볼들과 논리 1 신호 심볼들 각각의 듀티 싸이클도 또한 고정된다.
일실시예로, 단일 와이어 신호재생 전송장치에 의해 출력된 스터프 타임 심볼들 각각의 시간 기간이 조절될 수 있다.
일실시예로, 단일 와이어 신호재생 전송장치는 기설정된 시간 주기내에서 시리얼 패킷을 수신하지 못한다면 리셋된다.
일실시예로, 단일 와이어 신호재생 전송장치가 현재 수신된 신호 세그먼트를 처리할 때, 단일 와이어 신호재생 전송장치는 카운팅 수(number)를 발생하도록 현재 입력 신호 세그먼트의 데이터 필드에 논리 0/1 신호 심볼들을 카운트한다. 단일 와이어 신호재생 전송장치는 카운트 수가 기설정된 수와 일치하는지 여부를 판단한다. 카운트 수가 기설정된 수와 일치하지 않으면, 단일 와이어 신호재생 전송장치는 상기 단일 와이어 신호재생 전송장치가 리셋될 때까지 임의의 신호 세그먼트들을 출력하는 것을 중단한다. 그리고, 상기 단일 와이어 신호재생 전송장치가 리셋한 후에, 다음 입력 시리얼 패킷을 수신하고 처리할 수 있다.
일실시예로, 논리 0 신호 심볼, 논리 1 신호 심볼, 터프 타임 심볼은 RZ코드이다.
일실시예로, 단일 와이어 신호재생 전송장치는 신호 디코더, 신호 레지스터 및 신호 인코더를 포함한다. 신호 디코더는 시리얼 패킷을 수신하고 스터프 타임 심볼을 수신할 때 해당 비트 세그먼트를 발생하기 위해 시리얼 패킷의 모든 신호 세그먼트를 디코딩한다. 신호 레지스터는 비트 세그먼트를 순차적으로 저장하기 위해 신호 디코더에 연결된다. 신호 디코더가 현재 신호 세그먼트를 디코딩할 때, 이전 입력 신호 세그먼트의 데이터 필드와 관련된 비트 세그먼트를 출력한다. 신호 인코더는 신호 레지스터에 연결되어 비트 세그먼트를 수신하고, 출력을 위해 비트 세그먼트들 각각을 데이터 필드로 변환시킨다. 그런 후, 신호 인코더는 상기 신호 인코더가 다음 입력 신호 세그먼트를 디코딩하기 시작할 때까지 스터프 타임 심볼을 출력한다.
일실시예로, 단일 와이어 신호재생 전송장치는 제 1 컨트롤러와 셀렉터를 더 구비한다. 제 1 컨트롤러는 시리얼 패킷에 스터프 타임 심볼의 위치를 확인하기 위해 신호 디코더에 연결되어 시리얼 패킷과 스터프 타임 정보 신호를 수신하고, 제 1 컨트롤 신호를 출력하기 전에 2개의 스터프 타임 심볼들 간에 논리 0/1 신호 심볼들의 카운팅 수를 헤아린다. 스터프 타임 정보신호들 각각은 스터프 타임 심볼 각각에 해당한다. 셀렉터는 신호 인코더와 제 1 컨트롤러에 결합되어 제 1 컨트롤 신호, 유휴신호, 및 신호 인코더에 의해 출력된 신호 세그먼트들을 수신한다. 그런 후, 셀렉터는 신호 인코더로부터 출력된 신호 세그먼트들 또는 출력으로서 유휴신호를 선택한다.
일실시예로, 단일 와이어 신호재생 전송장치는 제 2 컨트롤러와 신호 프로세서를 더 포함한다. 제 2 컨트롤러는 신호 디코더에 연결되어 스터프 타임 심볼 정보신호를 수신하고 제 2 컨트롤 신호를 출력하기 위해 스터프 타임 심볼 정보신호를 카운트한다. 다수의 스터프 타임 심볼들 각각은 수신된 시리얼 패킷에서 스터프 타임 심볼들 중 하나에 해당한다. 신호 프로세서는 신호 레지스터 및 제 2 컨트롤러에 연결되어 신호 레지스터의 비트 세그먼트들과 제 2 컨트롤 신호를 수신한다. 프로세서는 제 2 컨트롤 신호에 따라 신호 레지스터의 비트 세그먼트를 복사할지 여부를 판단한다.
일실시예로, 단일 와이어 신호재생 전송장치는 검출기를 더 포함한다. 검출기는 신호 디코더에 연결되어 단일 와이어 신호재생 전송장치를 리셋하기 위해 리셋 신호를 발생하도록 신호 디코더가 시리얼 패킷을 연속으로 수신하는지 여부를 검출한다.
본원은 직렬 연결된 단일 와이어 신호재생 전송장치들을 또한 개시하고 있다. 단일 와이어 신호재생 전송장치들은 직렬 연결되고, 단일 와이어 신호재생 전송장치에 의해 수신된 신호 세그먼트에서 데이터 필드의 시간 기간은 제 1 시간 기간이고, 모든 단일 와이어 신호재생 전송장치들에 의해 출력된 신호 세그먼트의 데이터 필드의 시간 기간은 제 2 시간 기간이다. 제 2 시간 기간은 고정되고, 제 1 시간 기간은 제 2 시간 기간보다 더 길며, 단일 와이어 신호재생 전송장치에 의해 출력된 신호 세그먼트들 각각의 시간 기간은 제 1 단일 와이어 신호재생 전송장치에 의해 수신된 신호 세그먼트의 시간 기간과 같다.
일실시예로, 신호 세그먼트들 각각은 하나씩 단일 와이어 신호재생 전송장치에 해당할 수 있고, 시리얼 패킷에 있는 신호 세그먼트들 각각은 수신된 순서로 단일 와이어 신호재생 전송장치에 출력된다.
본원은 단일 와이어 신호재생 전송장치에 의해 이용되는 방법을 개시하고 있다. 상기 방법은 다수의 신호 세그먼트들을 갖는 시리얼 패킷을 수신하는 단계를 포함한다. 신호 세그먼트들 각각은 데이터 필드와 스터프 타임 심볼을 포함하고, 각각의 데이터 필드는 다수의 논리 0/1 신호 심볼들을 포함하고, 각각의 데이터 필드에 누적된 논리 0/1 신호 심볼들의 수는 같으며, 각각의 데이터 필드 다음에 각각의 스터프 타임 심볼들이 잇따른다. 상기 방법은 신호 세그먼트들을 순차적으로 출력하기 위해 시리얼 패킷을 처리하는 단계를 포함하고, 각각의 단일 와이어 신호재생 전송장치는 현재 신호 세그먼트들의 데이터 필드를 출력한 후, 다음 입력 신호 세그먼트를 처리하기 시작할 때까지 스터프 타임 심볼을 출력한다.
본원은 단일 와이어 신호재생 전송장치 및 이를 이용한 방법과 직렬 연결된 단일 와이어 신호재생 전송장치들을 더 개시하고 있다. 단일 와이어 신호재생 전송장치는 직렬 연결된 단일 와이어 신호재생 전송장치들 중 첫번째 장치에 의해 수신된 신호 세그먼트들의 시간 기간과 같아지도록 설정된 단일 와이어 신호재생 전송장치에 의해 출력된 신호 세그먼트의 시간 기간으로 인해 신호들을 동기로 전송할 수 있다. 더욱이, 단일 와이어 신호재생 전송장치는 대략 고정된 동작 주기와 시간 기간에서 논리 0/1 신호 심볼을 출력하므로, 신호 감쇠의 누적 효과를 최소화한다. 다음, 모든 단계에서 장치는 적절히 배열된 시리얼 패킷의 신호 세그먼트들의 시퀀스를 가짐으로써 신호 세그먼트들을 동시에 수신한다. 또한, 단일 와이어 신호재생 전송장치는 2개 터프 타임 심볼들 간에 논리 0/1 신호 심볼들의 수를 체크함으로써 노이즈의 전파를 최소화할 수 있다.
본 발명의 내용에 포함됨.
도 1은 본원의 일실시예에 따른 단일 와이어 신호재생 전송장치의 개략도이다.
도 2는 본원의 일실시예에 따른 시리얼 패킷, 신호 세그먼트, 데이터 필드, 논리 0/1 신호 심볼, 및 스터프 타임 심볼의 관련 도면이다.
도 3은 본원의 일실시예에 따른 단일 와이어 신호재생 전송장치의 상세 개략도이다.
도 4는 본원의 일실시예에 따른 신호 디코더부, 신호 레지스터부, 신호 인코더부의 신호 전송 도면이다.
도 5는 본원의 일실시예에 따른 2개의 스터프 타임 심볼들 간에 논리 0/1 신호 심볼의 개략도이다.
도 6은 본원의 일실시예에 따른 2개의 스터프 타임 심볼들 간에 논리 0/1 신호 심볼의 또 다른 개략도이다.
도 7은 본원의 일실시예에 따른 직렬 연결된 단일 와이어 신호재생 전송장치의 개략도이다.
도 8은 본원의 일실시예에 따른 시리얼 패킷(SDI), 신호 세그먼트(SDO1,SDO2, 및 SDO3)의 관련 도면이다.
도 9는 본원의 일실시예에 따른 단일 와이어 신호재생 전송장치를 이용하는 방법의 흐름도이다.
도 1은 단일 와이어 신호재생 전송장치(100)의 개략도를 도시한 것이다. 단일 와이어 신호재생 전송장치(100)는 시리얼 패킷을 수신하도록 적용되고, 시리얼 패킷(SDI) 각각은 복수의 신호 세그먼트들을 갖는다(또는 다시 말하면, 시리얼 패킷은 복수의 신호 세그먼트들로 형성된다). 신호 세그먼트들 각각은 데이터 필드와 스터프 타임 심볼(ST)을 포함한다. 더욱이, 데이터 필드 각각은 멀티 논리 0/1 신호 심볼을 포함하고 데이터 필드 각각에서 논리 0/1 신호 심볼의 누적 갯수는 같다. 스터프 타임 심볼(ST) 각각은 도 2에 도시된 바와 같이 신호 세그먼트에서 각각의 데이터 필드를 따르도록 형성된다.
실시예에 따르면, 단일 와이어 신호재생 전송장치(100)는 시리얼 패킷을 수신하도록 적용되고, 시리얼 패킷을 처리해 신호 세그먼트(SDO)를 순차적으로 출력한다. 단일 와이어 신호재생 전송장치(100)가 전류 입력신호 세그먼트(가령, 제 2 신호 세그먼트)를 수신하는 동안, 단일 와이어 신호재생 전송장치(100)는 이전의 입력신호 세그먼트(가령, 제 1 신호 세그먼트)로부터 나온 데이터 필드를 출력한다. 그리고 단일 와이어 신호재생 전송장치(100)가 현재 입력신호 세그먼트에 대한 데이터 필드 출력을 마친 후, 단일 와이어 신호재생 전송장치(100)는 다음 입력신호 세그먼트(가령, 제 3 신호 세그먼트)를 처리하기 시작할 때까지 스터프 신호 심볼(ST)를 계속 출력한다. 스터프 타임 심볼(ST)은 단일 와이어 신호재생 전송장치(100)에 의해 출력된 신호 세그먼트(SDO) 각각의 시간 기간이 실질적으로 동일한 단일 와이어 신호재생 전송장치(100)가 수신한 신호 세그먼트(SDI) 각각의 시간 기간과 같을 수 있음을 보장하도록 형성된다.
더욱이, 단일 와이어 신호재생 전송장치(100)는 신호 디코더(110), 신호 레지스터(120) 및 신호 인코더(130)를 포함한다. 신호 디코더(110)는 시리얼 패킷(SDI)을 수신하고 디코딩하도록 적용된다.
신호 디코더(110)는 시리얼 패킷(SDI)에서 모든 신호 세그먼트를 디코딩한 후에 해당 비트 세그먼트를 발생한다. 신호 레지스터(120)는 신호 디코더(110)에 의해 출력된 비트 세그먼트를 순차적으로 저장하기 위해 신호 디코더(110)에 결합되기 때문에, 신호 디코더(110)가 하나의 신호 세그먼트(가령, 제 1 신호 세그먼트)를 디코딩한 후, 신호 디코더(110)는 (제 1 신호 세그먼트의 데이터 필드로부터) 비트 세그먼트를 제 1 신호 세그먼트가 임시로 저장되는 신호 레지스터(120)로 출력한다. 마찬가지로, 신호 디코더(110)가 또 다른 신호 세그먼트(가령, 제 2 신호 세그먼트)를 디코딩할 경우, 신호 디코더(110)는 (제 2 신호 세그먼트의 데이터 필드로부터) 제 2 신호 세그먼트에 해당하는 비트 세그먼트를 제 2 신호 세그먼트가 임시로 저장되는 신호 레지스터(120)로 출력한다. 신호 레지스터(120)는 신호 디코더(110)가 스터프 타임 심볼(ST)을 수신한 후 해당 스터프 타임 정보신호를 발생하는 동안 비트 포맷으로 신호 세그먼트를 저장한다.
신호 디코더(110)가 현재 신호 세그먼트를 디코딩할 경우, 신호 레지스터(120)는 이전 신호 세그먼트의 데이터 필드에 해당하는 비트 세그먼트를 출력할 수 있다. 즉, 디코더(110)가 제 2 신호 세그먼트를 디코딩할 경우, 신호 레지스터(120)는 신호 레지스터(120)에 저장된 제 1 신호 세그먼트의 데이터 필드에 해당할 수 있는 제 1 비트 세그먼트를 출력한다. 신호 디코더(110)가 또 다른 신호 세그먼트(가령, 제 3 신호 세그먼트)를 디코딩할 경우, 신호 레지스터(120)는 신호 레지스터(120)에 저장된 제 2 신호 세그먼트의 데이터 필드에 해당할 수 있는 제 2 비트 세그먼트를 출력한다.
신호 인코더(130)는 신호 레지스터(120)에 결합된다. 신호 레지스터(120)가 비트 세그먼트를 신호 인코더(130)에 출력하면, 신호 인코더(130)는 수신된 비트 세그먼트를 출력을 위해 해당 신호 세그먼트(SDO)로 변환한다. 더욱이, 신호 인코더(130)는 신호 디코더(110)가 다음 수신된 신호 세그먼트(SDI)를 디코드하기 시작할 때까지 신호 세그먼트의 데이터 필드에 스터프 타임 심볼(ST)을 부착시키도록 적용된다.
특히, 신호 디코더(110)가 신호 레지스터(120)로부터 제 2 인코더(130)로 제 1 비트 세그먼트의 전송을 트리거할 수 있는 제 2 신호 세그먼트를 디코딩할 경우, 신호 인코더(130)는 제 1 비트 세그먼트를 해당 신호 세그먼트(SDO)의 데이터 필드로 변환한다. 요약하면, 신호 인코더(130)는 비트 세그먼트를 순차적으로 수신하고 상기 비트 세그먼트를 출력을 위해 동일한 순서로 해당 신호 세그먼트(SDO)의 데이터 필드로 변환한다. 그런 후, 신호 인코더(130)는 신호 세그먼트(SDO)의 각 데이터 필드를 출력한 후 스터프 타임 심볼(ST)을 계속 출력한다. 구체적으로 말하면, 신호 인코더(130)는 비트 세그먼트를 1비트 유닛 관점에서 신호 세그먼트(SDO)의 데이터 필드로 변환시킨다.
본 실시예에서, 단일 와이어 신호재생 전송장치(100)의 신호 디코더(110)가 현재 신호 세그먼트(가령, 제 2 신호 세그먼트)를 수신하고 디코딩할 경우, 신호 레지스터(120)는 이전 신호 세그먼트의 데이터 필드(또는 제 1 신호 세그먼트의 데이터 필드)에 해당하는 비트 세그먼트를 저장하고 상기 비트 세그먼트를 신호 인코더(130)로 전송한다. 그러므로, 신호 인코더(130)는 신호 디코더(110)가 현재 신호 세그먼트(가령, 제 2 신호 세그먼트)를 디코딩할 경우 신호 레지스터(120)에 저장된 비트 세그먼트에 해당하는 데이터 필들르 출력할 수 있다.
더욱이, 듀티 싸이클과 신호 인코더(130)에 의해 출력된 논리 0 신호 심볼(L0)의 시간 기간은 고정되고, 듀티 싸이클과 신호 인코더(130)에 의해 출력된 논리 1 신호 심볼(L1)의 시간 기간도 또한 고정된다. 신호 전송 처리는 일반적으로 실시예의 상술한 특징들에 따라 전송된 신호가 감쇠되기 때문에, 듀티 싸이클과 논리 0 신호 심볼 및 논리 1 신호 심볼의 시간 기간을 유지함으로써 전송 과정에서 전송된 신호가 감쇠되는 것을 막고, 신호 디코더(110)에서 신호 감쇠의 발생을 제한하며, 신호 인코더(130)의 출력시 신호 감쇠의 영향을 최소화할 수 있다.
또한, 신호 인코더(130)에 의해 출력된 스터프 타임 심볼(ST)의 시간 기간이 조절될 수 있다. 그 결과, 스터프 타임 심볼(ST)을 데이터 필드에 부착함에 따라 신호 전송과 관련된 신호 감쇠에 무관하게, 신호 디코더(110)에 의해 수신된 신호 세그먼트들 각각의 시간 기간은 신호 인코더(130)에 의해 출력된 신호 세그먼트(SDO) 각각의 시간 기간과 같아질 수 있다.
도 3은 본원의 일실시예에 따른 단일 와이어 신호재생 전송장치(300)의 상세 개략도를 도시한 것이다. 도 4를 참조하면, 도 4는 신호 디코더부, 신호 레지스터부, 신호 인코더부의 신호 전송 도면을 도시한 것이다. 단일 와이어 신호재생 전송장치(300)는 신호 디코더(310), 신호 레지스터(320), 신호 인코더(330), 제 1 컨트롤 신호(340), 셀렉터(350), 제 2 컨트롤러(360), 신호 프로세서(370), 및 디코더(380)를 포함한다.
신호 디코더(310)는 디코더부(311)와 디코딩 레지스터부(312)를 더 포함한다. 디코딩 레지스터부(312)는 비트 단위로 디코더부(311)의 디코딩 결과를 저장하기 위해 디코더부(311)에 결합되고, 디코더부(311)가 임의의 신호 세그먼트의 데이터 필드를 디코딩하는 것을 멈춘 후, 디코딩부(312)에 있는 모든 비트들은 비트 세그먼트를 나타낸다. 디코더부(311)가 새 신호 세그먼트(SD1)의 디코딩을 마친 후, 디코딩 레지스터부(312)는 비트 세그먼트를 출력한다. 신호 레지스터(320)는 비트 세그먼트를 순차적으로 수신하고 또한 비트 세그먼트를 순차적으로 신호 인코더(330)로 전송하기 위해 디코딩 레지스터부(312)와 신호 인코더(330)에 결합된다. 실시예에서, 디코딩 레지스터부(312)는 시프터(shifter)이고, 신호 레지스터(320)는 버퍼이다. 게다가, 신호 디코더(310)는 스터프 타임 심볼(ST)을 수신한 후 스터프 타임 정보신호를 발생한다.
신호 디코더(310)가 (데이터 필드 A 다음에 스터프 타임으로부터) 제 1 스터프 타임 정보신호를 발생한 후, 디코딩 레지스터부(312)는 제 2 신호 세그먼트를 저장하기 시작하기 위해 제 1 비트 세그먼트를 신호 레지스터(320)로 바로 출력할 수 있다. 신호 디코더(310)가 (데이터 필드 B 다음에 스터프 타임으로부터) 제 2 스터프 타임 정보신호를 발생한 후, 디코딩 레지스터부(312)는 제 3 신호 세그먼트를 저장하기 시작하기 위해 제 2 비트 세그먼트를 신호 레지스터(320)로 바로 출력할 수 있다.
디코딩 레지스터(312)가 제 1 비트 세그먼트를 신호 레지스터(320)에 출력할 경우, 신호 레지스터(320)는 제 1 비트 세그먼트를 신호 인코더(330)에 바로 제공하여, 신호 인코더(330)가 제 1 비트 세그먼트를 인코딩하여 제 1 신호 세그먼트(SDO)의 해당 데이터 필드를 발생하게 할 수 있다. 디코딩 레지스터(312)가 제 2 비트 세그먼트를 신호 레지스터(320)에 출력할 경우, 신호 레지스터(320)는 제 2 비트 세그먼트를 신호 인코더(330)에 바로 제공하여, 신호 인코더(330)가 제 2 비트 세그먼트를 인코딩하여 제 2 신호 세그먼트(SD0)의 해당 데이터 필드를 발생하게 할 수 있다.
실시예에서, 신호 인코더(330)가 신호 세그먼트(SDO)의 데이터 필드의 출력을 마친 후, 신호 인코더(330)는 신호 레지스터(320)가 업데이트될 때까지(또는 또 다른 신호 세그먼트가 신호 레지스터(320)에 저장되면) 스터프 타임 심볼(ST)을 데이터 필드에 부착한다. 신호 디코더(310)가 신호 세그먼트를 디코딩하는 것을 마치자마자 신호 레지스터(320)가 거의 동시에 업데이트될 수 있는 것을 주목할 가치가 있다. 그러므로, 스터프 타임 심볼(ST)은 신호 디코더(310)가 신호 세그먼트(SD1)를 디코딩하는 것을 마칠 때까지 신호 세그먼트(SDO)의 데이터 필드에 부착될 수 있다.
제 1 컨트롤러(340)는 SDI와 신호 디코더(310)에 결합되어 시리얼 패킷(SDI)에 스터프 타임 심볼(ST)의 위치를 검증하기 위해 스터프 타임 정보신호를 수신한다. 스터프 타임 심볼(ST)의 위치를 검증한 후, 제 1 컨트롤러(340)는 2개의 스터프 타임 심볼들(ST) 간에 논리 0/1 신호 심볼들의 수를 카운트하고 그런 후 카운트된 수가 기설정된 수와 일치하는지 여부를 판단한다. 도 5에 도시된 바와 같이, 기설정된 수가 4이고 누적된 수도 또한 4라고 가정하면, 시리얼 패킷(SDI)에 전혀 노이즈가 발견될 수 없다. 도 6에 도시된 바와 같이, 디폴트 기설정 수가 4이고 누적 수가 5라고 하면, 노이즈가 시리얼 패킷(SDI)의 일부가 될 수 있다. 논리 0/1 신호 심볼들의 수가 기설정 수와 일치하면, 컨트롤러(340)는 제 1 컨트롤 신호(CS1)를 "하이" 레벨로 출력한다. 그렇지 않으면, 컨트롤러(340)는 제 1 컨트롤 신호(CS1)를 "로우" 레벨로 출력한다.
한가지 실행으로, 제 1 컨트롤러(340)는 신호 심볼의 누적 수로서 데이터 필드의 상승 가장자리 수를 카운트한다.
셀렉터(350)는 신호 인코더(330)에 결합되어 출력신호 세그먼트(SDO), 제 1 컨트롤 신호(CS1), 및 유휴신호(ID1)를 수신한다. 셀렉터(350)는 제 1 컨트롤 신호(CS1)에 따라 신호 세그먼트들(SDO) 및 유휴신호(ID1) 중 하나를 선택한다.
예컨대, 제 1 컨트롤 신호(CS1)가 "하이" 레벨에 있을 경우, 셀렉터(350)는 신호 인코더(330)에 의해 발생된 신호 세그먼트(SDO)를 선택해, 이 출력된 신호 세그먼트(SDO)가 후속 단계들에 사용될 수 있다. 제 1 제 1 컨트롤 신호(CS1)가 "로우" 레벨에 있을 경우, 셀렉터(350)는 출력을 위해 유휴신호(ID1)를 선택한다. 이 배열은 동일한 단일 와이어 신호재생 전송장치(300)가 신호 세그먼트(SDO)를 후속 단계에 출력하지 않게 하여, 후속 단계들의 디코딩에 영향을 줄 수 있는 노이즈의 발생을 최소화하고 또한 시스템의 다른 구성부품들이 오작동하지 않게 한다. 유휴신호(ID1)는 로우 레벨 신호로 설정될 수 있어, 후속 단계들의 디코딩이 이런 로우 레벨신호의 수신시 일시 중지될 수 있다.
제 2 컨트롤러(360)가 신호 디코더(310)에 결합되어 스터프 타임 정보신호의 수를 수신하고 카운트하여, 제 2 컨트롤 신호(CS2)를 출력한다. 더욱이, 제 2 컨트롤러(360)는 스터프 타임 정보신호의 수를 또 다른 기설정된 수와 비교할 수 있다. 스터프 타임 정보신호의 수가 기설정된 수와 일치하면, "하이" 레벨의 제 2 컨트롤 신호(CS2)가 출력된다. 그렇지 않으면, "로우" 레벨의 제 2 컨트롤 신호(CS2)가 출력된다.
신호 프로세서(370)는 신호 레지스터(320)와 제 2 컨트롤러(360)에 결합되어, 신호 레지스터(320)와 제 2 컨트롤 신호(CS2)의 비트 세그먼트를 수신한다. 신호 프로세서(370)는 제 2 컨트롤 신호(CS2)에 따라 신호 레지스터(320)의 비트 세그먼트를 복사할지 여부를 결정한다.
예컨대, 신호 프로세서(370)는 제 2 스터프 타임 심볼(ST)을 수신한 후 신호 레지스터(320)의 비트 세그먼트를 복사할 필요가 있다. 제 2 컨트롤러(360)는 스터프 타임 정보신호의 수가 2인 것을 계산하면, 제 2 컨트롤러(360)는 하이 레벨에서 제 2 컨트롤 신호(CS2)를 출력하고 그런 후 신호 프로세서(370)는 다른 처리를 위해 신호 레지스터(320)에서 비트 세그먼트를 복사한다. 그렇지 않으면, 신호 프로세서(370)는 신호 레지스터(320)에 있는 비트 세그먼트를 복사하지 않는다.
검출기(380)는 단일 와이어 신호재생 전송장치(300)를 리셋하도록 리셋 신호(RST)를 발생하기 전에 신호 디코더(310)가 시리얼 패킷(SDI)을 연속으로 수신할지 여부를 결정하는 신호 디코더(310)와 연결된다. 그리고 리셋 신호(RST)가 제 1 컨트롤 신호(CS1)와 제 2 컨트롤 신호(CS2)를 "로우" 레벨로 설정할 수 있다. 한가지 구현으로, 단일 와이어 신호재생 전송장치(300)는 기설정된 시간 주기 내에서 시리얼 패킷(SDI)을 수신하지 않는다면, 단일 와이어 신호재생 전송장치(300)는 리셋될 수 있다. 그 결과, 단일 와이어 신호재생 전송장치는 노이즈에 의해 야기되는 오류 디코딩과 같은 가능한 오작동으로부터 복구되고 임의의 다른 신호 처리가 수행될 수 있기 전에 정상상태로 돌아올 수 있다.
직렬 연결된 단일 와이어 신호재생 전송장치의 개략도가 도시된 도 7을 참조하라. 한편, 도 8은 본원의 일실시예에 따라 시리얼 패킷(SDI), 신호 세그먼트(SDO1,SDO2,SDO3) 간의 관계를 도시한 것이다. 직렬 연결된 단일 와이어 신호재생 전송장치(700)는 직렬 연결된 다수의 단일 와이어 신호재생 전송장치(710,720,730)를 포함한다. 단일 와이어 신호재생 전송장치(710,720,730)에서 내부 구성부품들의 예시적인 결합관계와 동작 과정이 도 1 및 도 3의 실시예에서 찾을 수 있다. 도 7에 도시된 실시예는 예로서 단지 3개의 단일 와이어 신호재생 전송장치를 포함할 수 있다. 그러나, 단일 와이어 신호재생 전송장치의 개수는 그 결과에 국한되지 않는다.
직렬 연결된 단일 와이어 신호재생 전송장치(700)는 실시예에서 제 1 단계 디바이스로서 간주될 수 있는 단일 와이어 신호재생 전송장치(710)를 통해 복수의 단일 세그먼트들에 의해 형성된 시리얼 패킷(SDI)을 수신한다. 각각의 신호 세그먼트는 데이터 필드와 스터프 타임 심볼을 포함하고, 각 데이터 필드는 다수의 논리 0/1 신호 심볼을 포함한다. 모든 데이터 필드에서 논리 0/1 신호 심볼의 누적 수는 같으며, 한 스터프 타임 심볼이 각각의 데이터 필드에 이어진다.
단일 와이어 신호재생 전송장치(710)에 의해 수신된 시리얼 패킷(SDI)에서 각 데이터 필드의 시간 기간을 제 1 시간 기간(T1)이라 하고, 단일 와이어 신호재생 전송장치(710,720,730)에 의해 출력된 신호 세그먼트(SDO1,SDO2,SDO3)에서 각 데이터 필드의 시간 기간을 제 2 시간 기간(T2)이라 하자. 제 1 시간 기간(T1) 및 제 2 시간 기간(T2)의 초기 시간(또는 제 1 시간 기간(T1) 및 제 2 시간 기간(T2)가 시작하는 시간)은 실질적으로 같고, 제 1 시간 기간(T1)은 제 2 시간 기간(T2)보다 더 크다(즉, T1>T2).
다음, 단일 와이어 신호재생 전송장치(710,720,730)가 (데이터 필드(A,B,C)와 같은)데이터 필드를 출력한 후, 단일 와이어 신호재생 전송장치(710,720,730)는 다음 입력신호 세그먼트를 처리하기 시작할 때까지 스터프 타임 심볼을 출력할 것이다. 더욱이, 시리얼 패킷(SDI)에서 각각의 터프 타임 심볼의 시간 기간 모두가 제 3 시간 기간(T3)에서 스터프 타임 심볼이고, 단일 와이어 신호재생 전송장치(710,720,730)에 의해 출력된 스터프 타임 심볼의 시간 기간을 각각 시간 기간(T4, T5, 및 T6)라고 하자.
상술한 바와 같이, 제 1 시간 기간(T1) 및 제 2 시간 기간(T2)이 실질적으로 같고, 제 1 시간 기간(T1)이 제 2 시간 기간(T2)보다 더 크기(T1>T2) 때문에, 시간 기간(T4, T5, 및 T6) 모두가 단일 와이어 신호재생 전송장치에 의해 출력된 데이터 필드의 엔딩에서부터 동일한 단일 와이어 신호재생 전송장치에 의해 입력된 신호 세그먼트의 시작까지 개시한다. 따라서, 제 1 시간 기간(T1) 더하기 제 3 시간 기간(T3)(T1+T3), 제 2 시간 기간(T2) 더하기 제 4 시간 기간(T4)(T2+T4), 제 2 시간 기간(T2) 더하기 제 5 시간 기간(T5)(T2+T5), 제 2 시간 기간(T2) 더하기 제 6 시간 기간(T6)(T2+T6)이 거의 같다. 이와 같이, 단일 와이어 신호재생 전송장치(710,720,730)에 의해 출력된 신호 세그먼트의 시간 기간은 단일 와이어 신호재생 전송장치(710)에 의해 입력된 신호 세그먼트의 시간 기간과 대략 같으며, 이는 신호 세그먼트의 동기 전송을 구현하게 돕는다.
그러나, 처리 불일치로 인해, 단일 와이어 신호재생 전송장치(710,720,730)에 의해 출력된 각 데이터 필드에서 시간 기간이 약간 서로 다를 수 있다. 시간 기간(T4, T5, 및 T6) 모두가 단일 와이어 신호재생 전송장치에 의해 출력된 데이터의 끝에서 동일한 단일 와이어 신호재생 전송장치에 의해 입력된 신호 세그먼트의 시작까지 개시하기 때문에, 단일 와이어 신호재생 전송장치(710,720,730) 각각은 단일 와이어 신호재생 전송장치(710,720,730)에 의해 입출력된 신호 세그먼트의 시간 기간이 대략 같아지도록 보장하기 위해 시간 기간(T4, T5, 및 T6)을 조절하여 상기 단일 와이어 신호재생 전송장치(710,720,730)에 의해 출력된 데이터 필드의 시간 기간의 차를 보상하도록 적용될 수 있다.
단일 와이어 신호재생 전송장치(710,720,730)에 의해 출력된 논리 0/1 신호 심볼의 듀티 싸이클 및 시간 기간은 단일 와이어 신호재생 전송장치(710,720,730)들 간에 전송 감쇠로 발생한 영향을 최소화하기 위해 고정될 수 있다. 또한, 단일 와이어 신호재생 전송장치(710,720,730)에 의해 출력되고 수신된 신호 세그먼트의 시간 기간이 스터프 타임 심볼의 조절가능한 시간 기간에 따라 실질적으로 같을 수 있기 때문에, 신호의 전송이 여전히 동기화될 수 있는 동안 과외 보상없이 신호 감쇠의 누적이 최소화될 수 있다.
시리얼 패킷(SDI)에 포함된 신호 세그먼트의 수는 직렬 연결된 단일 와이어 신호재생 전송장치의 수와 같을 수 있다. 다시 말하면, 3개의 단일 와이어 신호재생 전송장치의 실시예에서, 시리얼 패킷(SDI)에서 신호 세그먼트의 개수도 또한 3개이다. 또한, 각각의 신호 세그먼트는 데이터 필드를 포함하고, 3개 신호 세그먼트는 각각 데이터 필드(A), 데이터 필드(B), 및 데이터 필드(C)를 갖는다. 데이터 필드(A)는 단일 와이어 신호재생 전송장치(730)용이고, 데이터 필드(B)는 단일 와이어 신호재생 전송장치(720)용이며, 데이터 필드(C)는 단일 와이어 신호재생 전송장치(710)용이다.
단일 와이어 신호재생 전송장치(710)(또는 직렬 연결된 단일 와이어 신호재생 전송장치의 제 1 단계)는 신호 세그먼트를 데이터 필드(A)로 디코딩한다. 데이터 필드(A)를 갖는 신호 세그먼트는 단일 와이어 신호재생 전송장치(710)에 의해 수신된 제 1 신호 세그먼트이다. 다시 말하면, 단일 와이어 신호재생 전송장치(710)에 이전에 수신된 데이터 필드가 전혀 저장되어 있지 않고, 데이터 필드(A)가 디코딩될 때 신호 세그먼트로는 전혀 출력이 발생되지 않는다. 단일 와이어 신호재생 전송장치(710)가 데이터 필드(A)를 갖는 제 1 신호 세그먼트를 처리하는 것을 마친 후, 단일 와이어 신호재생 전송장치(710)는 직렬 연결된 단일 와이어 신호재생 전송장치의 제 2 단계로서 데이터 필드(A)를 갖는 신호 세그먼트를 단일 와이어 신호재생 전송장치(720)에 출력과 동시에 데이터 필드(B)를 갖는 신호 세그먼트를 디코딩하기 시작한다.
단일 와이어 신호재생 전송장치(710)가 데이터 필드(B)로 신호 세그먼트를 처리하는 것을 마친 후, 단일 와이어 신호재생 전송장치(710)는 데이터 필드(C)를 갖는 신호 세그먼트를 디코딩하기 시작할 때 데이터 필드(B)를 갖는 신호 세그먼트를 단일 와이어 신호재생 전송장치(720)로 출력하기 시작한다.
단일 와이어 신호재생 전송장치(710)는 현재 예에서 직렬 연결된 단일 와이어 신호재생 전송장치들(710,720,730)에서 단일 와이어 신호재생 전송장치(720) 앞에 배열되어 있기 때문에, 단일 와이어 신호재생 전송장치(720)는 데이터 필드(A)를 갖는 신호 세그먼트를 디코딩할 때 동일한 단일 와이어 신호재생 전송장치(720)에 의해 수신된 제 1 세그먼트인 신호 세그먼트를 전혀 출력하지 않는다. 단일 와이어 신호재생 전송장치(720)가 데이터 필드(A)를 갖는 제 1 신호 세그먼트를 처리하는 것을 마친 후, 단일 와이어 신호재생 전송장치(720)는 직렬 연결된 단일 와이어 신호재생 전송장치의 제 3 단계로서 데이터 필드(A)를 갖는 신호 세그먼트를 단일 와이어 신호재생 전송장치(730)에 출력시 동시에 데이터 필드(B)를 갖는 신호 세그먼트를 디코딩하기 시작한다.
마찬가지로, 단일 와이어 신호재생 전송장치(730)는 단일 와이어 신호재생 전송장치(710 및 720) 모두의 뒤에 있기 때문에, 단일 와이어 신호재생 전송장치(730)는 상기 동일한 단일 와이어 신호재생 전송장치(730)에 의해 수신된 제 1 신호 세그먼트로서 데이터 필드(A)를 갖는 신호 세그먼트를 디코딩할 때 신호 세그먼트를 전혀 출력하지 않는다.
상술한 신호 처리에 따르면, 시리얼 패킷(SDI)의 신호 세그먼트의 수는 단일 와이어 신호재생 전송장치의 수와 같기 때문에, 단일 와이어 신호재생 전송장치(730)는 데이터 필드(A)를 갖는 신호 세그먼트를 수신하고, 단일 와이어 신호재생 전송장치(720)는 동시에 데이터 필드(B)를 갖는 신호 세그먼트를 수신하며, 단일 와이어 신호재생 전송장치(710)는 일실시예에서 동시에 데이터 필드(C)를 갖는 신호 세그먼트를 수신한다. 데이터 필드(A,B,C)는 각각 단일 와이어 신호재생 전송장치들(710,720,730)용이므로, 각각의 단일 와이어 신호재생 전송장치는 동시에 예상된 신호 세그먼트를 수신할 수 있다. 그런 후, 단일 와이어 신호재생 전송장치들(710,720,730)는 신호의 동기전송을 구현하도록 신호 세그먼트를 처리하기 위해 움직이기 전에 시리얼 패킷(SDI)에서 신호 세그먼트가 스터프 타임 심볼의 수를 카운팅함으로써 수신되어야 하는 것을 알 수 있다.
본원의 일실시예에 따른 단일 와이어 신호재생 전송장치에 의해 도 1에 예시된 방법을 이용한 흐름도가 예시되어 있는 도 9를 참조하라. 단계(S910)는 시리얼 패킷을 수신하는 단계를 포함한다. 단계(S920)는 신호 세그먼트를 순차적으로 출력하기 위한 시리얼 패킷 처리 단계를 포함한다. 단계(S930)는 다음 입력 신호 세그먼트를 처리할 때까지 현재 신호 세그먼트의 데이터 필드를 출력한 후 연속적으로 스터프 타임 심볼을 출력하는 단계를 포함한다.
본원은 단일 와이어 신호재생 전송장치 및 그 사용 방법과 직렬 연결된 단일 와이어 신호재생 전송장치들을 개시하고 있다. 신호의 동기 전송을 용이하게 하기 위해, 본원에 제안된 방법은 단일 와이어 신호재생 전송장치에 의해 출력된 논리 0/1 신호 심볼들의 시간 기간과 듀티 싸이클이 대략 고정되어, 전송시 신호 감쇠와 관련된 누적 효과를 최소한다. 다음, 제안된 방법은 시리얼 패킷의 신호 세그먼트들의 시퀀스를 적절히 배열함으로써 다수의 단일 와이어 신호재생 전송장치들이 해당 신호 세그먼트/데이터 필드를 동시에 수신하게 할 수 있다. 또한, 단일 와이어 신호재생 전송장치는 2개의 스터프 타임 심볼들 간에 논리 0/1 신호 심볼들의 수를 체크함으로써 노이즈 전파의 발생을 방지한다.
100,300,700: 단일 와이어 신호재생 전송장치
110: 신호 디코더
120: 신호 레지스터
130: 신호 인코더
310: 신호 디코더
311: 디코더부
312: 디코딩 레지스터부
320: 신호 레지스터
330: 신호 인코더
340: 제 1 컨트롤 신호
350: 셀렉터
360: 제 2 컨트롤러
370: 신호 프로세서
380: 디코더
SDI: 시리얼 패킷
ST: 스터프 타임 심볼
SDO: 신호 세그먼트
CS1: 제 1 컨트롤 신호
CS2: 제 2 컨트롤 신호

Claims (14)

  1. 복수의 신호 세그먼트들을 포함한 시리얼 패킷을 수신하고, 각각의 신호 세그먼트들은 데이터 필드와 스터프 타임 심볼을 포함하며, 각각의 데이터 필드는 다수의 논리 0/1 신호 심볼들을 포함하고, 각각의 데이터 필드에 누적된 논리 0/1 신호 심볼들의 수는 같으며, 각각의 데이터 필드 다음에 각각의 스터프 타임 심볼들이 잇따르는 단일 와이어 신호재생 전송장치로서,
    단일 와이어 신호재생 전송장치는 순차적으로 신호 세그먼트를 출력하기 위해 시리얼 패킷을 처리하도록 형성되고, 동시에 단일 와이어 신호재생 전송장치는 현재 수신된 신호 세그먼트를 처리하기 시작하며, 단일 와이어 신호재생 전송장치는 이전에 수신된 신호 세그먼트로부터 데이터 필드를 출력하고 수신된 시리얼 패킷에서 다음 수신된 신호 세그먼트를 처리하기 시작할 때까지 스터프 타임 심볼을 출력하는 단일 와이어 신호재생 전송장치.
  2. 제 1 항에 있어서,
    단일 와이어 신호재생 전송장치에 의해 수신된 신호 세그먼트들 각각의 시간 기간은 단일 와이어 신호재생 전송장치에 의해 출력된 신호 세그먼트들 각각의 시간 기간과 동일한 단일 와이어 신호재생 전송장치.
  3. 제 1 항에 있어서,
    단일 와이어 신호재생 전송장치에 의해 출력된 데이터 필드들 각각의 시간 기간은 고정되고, 논리 0 신호 심볼들 각각의 듀티 싸이클은 고정되며, 논리 1 신호 심볼들 각각의 듀티 싸이클도 고정되는 단일 와이어 신호재생 전송장치.
  4. 제 1 항에 있어서,
    단일 와이어 신호재생 전송장치에 의해 출력된 스터프 타임 심볼들 각각의 시간 기간이 조절될 수 있는 단일 와이어 신호재생 전송장치.
  5. 제 1 항에 있어서,
    단일 와이어 신호재생 전송장치는 기설정된 시간 주기내에서 시리얼 패킷을 수신하지 못할 때 리셋되는 단일 와이어 신호재생 전송장치.
  6. 제 1 항에 있어서,
    단일 와이어 신호재생 전송장치가 현재 수신된 신호 세그먼트를 처리할 때, 단일 와이어 신호재생 전송장치는 카운트 수가 기설정된 수와 일치하기 전에 카운트 수를 발생하도록 현재 수신된 신호 세그먼트의 데이터 필드에 논리 0/1 신호 심볼들을 카운트하고, 카운트 수가 기설정된 수와 일치하지 않으면, 단일 와이어 신호재생 전송장치는 상기 단일 와이어 신호재생 전송장치가 리셋된 후 상기 단일 와이어 신호재생 전송장치가 다음 수신된 신호 세그먼트를 정상적으로 수신하고 처리할 때까지 임의의 신호 세그먼트들을 출력하는 것을 중단하는 단일 와이어 신호재생 전송장치.
  7. 제 1 항에 있어서,
    논리 0 신호 심볼들, 논리 1 신호 심볼들 및 스터프 타임 심볼들이 RZ 코드로 형성되는 단일 와이어 신호재생 전송장치.
  8. 제 1 항에 있어서,
    스터프 타임 심볼을 수신할 때 해당 비트 세그먼트를 발생하기 위해 시리얼 패킷을 수신하고 상기 시리얼 패킷의 신호 세그먼트들 각각을 디코딩하며, 스터프 타임 정보 신호를 발생하는 신호 디코더;
    비트 세그먼트를 순차적으로 저장하고 신호 디코더가 현재 입력 신호 세그먼트를 디코딩할 때 이전에 수신된 신호 세그먼트의 데이터 필드와 관련된 비트 세그먼트를 출력하기 위해 신호 디코더에 결합된 신호 레지스터; 및
    비트 세그먼트를 수신하고, 신호 디코더가 시리얼 패킷에서 현재 수신된 신호 세그먼트에 연이어 다음 수신된 신호 세그먼트를 디코딩하기 시작할 때까지 스터프 타임 심볼들이 데이터 필드 다음에 오도록 신호 세그먼트들 각각의 데이터 필드에 스터프 타임 심볼을 붙이기 전에 해당 신호 세그먼트들 각각에 비트 세그먼트들 각각을 전송하기 위해 신호 레지스터에 결합된 신호 인코더를 더 구비하는 단일 와이어 신호재생 전송장치.
  9. 제 8 항에 있어서,
    시리얼 패킷과 다수의 스터프 타임 정보 신호들을 수신하고, 시리얼 패킷에 스터프 타임 심볼의 위치를 확인하며, 제 1 컨트롤 신호를 출력하기 위해 2개의 스터프 타임 심볼들 간에 논리 0 신호 심볼 및 논리 1 신호 심볼의 수를 카운팅하기 위해 신호 디코더에 결합된 제 1 컨트롤러; 및
    신호 인코더에 의해 출력된 신호 세그먼트들, 제 1 컨트롤 신호, 및 유휴신호를 수신하고, 신호 인코더에 의해 출력된 신호 세그먼트들 및 제 1 컨트롤 신호에 따른 유휴신호 중 하나를 출력하기 위해 신호 인코더와 제 1 컨트롤러에 결합된 셀렉터를 더 구비하는 단일 와이어 신호재생 전송장치.
  10. 제 8 항에 있어서,
    제 2 컨트롤 신호를 출력하기 위해, 스터프 타임 정보 신호를 수신하고 스터프 타임 심볼을 카운팅하기 위해 신호 디코더에 결합된 제 2 컨트롤러; 및
    신호 레지스터에서의 비트 세그먼트들과 제 2 컨트롤 신호를 수신하고, 제 2 컨트롤 신호에 따라 신호 레지스터에 비트 세그먼트를 복사할지 여부를 결정하기 위해 신호 레지스터와 제 2 컨트롤러에 결합된 신호 프로세서를 더 구비하는 단일 와이어 신호재생 전송장치.
  11. 제 8 항에 있어서,
    단일 와이어 신호재생 전송장치를 리셋하기 위해 리셋 신호를 발생하도록 신호 디코더가 신호 패킷을 연속으로 수신하는지를 검출하기 위해 신호 디코더에 결합된 검출기를 더 구비하는 단일 와이어 신호재생 전송장치.
  12. 제 1 항에 따른 단일 와이어 신호재생 전송장치를 포함하는 다수의 단일 와이어 신호재생 전송장치들을 갖는 직렬 연결된 단일 와이어 신호재생 전송장치로서,
    다수의 단일 와이어 신호재생 전송장치들 중 제 1 단일 와이어 신호재생 전송장치는 제 1 시간 기간에 있는 각각의 데이터 필드들을 수신하고,
    제 1 단일 와이어 신호재생 전송장치를 포함한 다수의 단일 와이어 신호재생 전송장치들 각각은 제 1 시간 기간보다 더 짧은 제 2 시간 기간에 있는 각각의 데이터 필드들을 출력하며,
    제 1 단일 와이어 신호재생 전송장치를 포함한 다수의 단일 와이어 신호재생 전송장치들에 의해 각각 출력된 신호 세그먼트의 시간 기간은 실질적으로 제 1 단일 와이어 신호재생 전송장치에 의해 수신된 신호 세그먼트의 시간 기간과 같은 직렬 연결된 단일 와이어 신호재생 전송장치.
  13. 제 12 항에 있어서,
    시리얼 패킷에 있는 신호 세그먼트들 각각은 하나씩 단일 와이어 신호 재생 전송장치에 해당하며, 단일 와이어 신호재생 전송장치들이 직렬로 연결되는 순서는 신호 세그먼트들이 시리얼 패킷에 배열되는 순서와 반대인 직렬 연결된 단일 와이어 신호재생 전송장치.
  14. 복수의 신호 세그먼트들을 포함하는 시리얼 패킷을 수신하는 단계와,
    신호 세그먼트들을 순차적으로 출력하기 위해 시리얼 패킷을 처리하는 단계와,
    현재 수신된 신호 세그먼트들에 연이어 다음 수신된 신호 세그먼트를 처리하기 시작할 때까지 이전에 수신된 신호 세그먼트로부터 데이터 필드를 출력한 후 연속으로 스터프 타임 심볼을 출력하는 단계를 포함하고,
    각각의 신호 세그먼트들은 데이터 필드와 스터프 타임 심볼을 포함하고, 각각의 데이터 필드는 다수의 논리 0/1 신호 심볼들을 포함하고, 각각의 데이터 필드에 누적된 논리 0/1 신호 심볼들의 수는 같으며, 각각의 데이터 필드 다음에 각각의 스터프 타임 심볼들이 잇따르는 단일 와이어 신호재생 전송방법,
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018111976B3 (de) 2018-05-18 2019-09-26 Infineon Technologies Ag Leuchtdiodentreiber, Leuchtdiodenmodul und entsprechendes System

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05175998A (ja) * 1991-12-24 1993-07-13 Nec Corp 統計的多重方式
EP0975191A2 (en) 1998-07-24 2000-01-26 Hughes Electronics Corporation Service specific interfacing in point to multipoint communications
JP2004297802A (ja) 2003-03-21 2004-10-21 Sony United Kingdom Ltd データ通信
KR20070108166A (ko) * 2005-03-02 2007-11-08 로오데운트쉬바르츠게엠베하운트콤파니카게 단일 주파수 네트워크에서 코히어런트 심볼을 생성하기위한 장치, 그 시스템 및 그 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3765013A (en) * 1972-06-23 1973-10-09 Us Navy Self synchronous serial encoder/decoder
JPS59172869A (ja) * 1983-03-22 1984-09-29 Canon Inc シリアルデ−タ転送方式
US5461661A (en) * 1994-07-28 1995-10-24 Level One Communications, Inc. Line disconnection detection circuit for echo-cancelling transceivers
JP2004266335A (ja) * 2003-01-31 2004-09-24 Toyota Industries Corp 調歩同期式シリアル通信回路及び調歩同期式シリアル通信回路を有する半導体集積回路
CN101365274A (zh) * 2008-07-21 2009-02-11 北京巨数数字技术开发有限公司 一种led芯片级联信号的单线传输方法
TWI365381B (en) * 2008-09-02 2012-06-01 Richtek Technology Corp Single-wire transmission interface and method of transmission through single-wire
CN101516152B (zh) * 2009-01-07 2014-05-07 北京巨数数字技术开发有限公司 一种实现同步刷新的系统和方法
TW201210407A (en) * 2010-08-27 2012-03-01 Ite Tech Inc Driving apparatus of lighting device, driving system of lighting device and driving method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05175998A (ja) * 1991-12-24 1993-07-13 Nec Corp 統計的多重方式
EP0975191A2 (en) 1998-07-24 2000-01-26 Hughes Electronics Corporation Service specific interfacing in point to multipoint communications
JP2004297802A (ja) 2003-03-21 2004-10-21 Sony United Kingdom Ltd データ通信
KR20070108166A (ko) * 2005-03-02 2007-11-08 로오데운트쉬바르츠게엠베하운트콤파니카게 단일 주파수 네트워크에서 코히어런트 심볼을 생성하기위한 장치, 그 시스템 및 그 방법

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