KR101452583B1 - 언더-범프 금속화층상의 크랙 스토퍼 - Google Patents

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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
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Abstract

반도체 다이는 언더-범프 금속화(under-bump metallization; UBM)층상에 크랙 스토퍼를 포함한다. 크랙 스토퍼는 적어도 두 개의 개구를 갖는 중공 원통 형태이다.

Description

언더-범프 금속화층상의 크랙 스토퍼{CRACK STOPPER ON UNDER-BUMP METALLIZATION LAYER}
본 발명은 언더-범프 금속화층상의 크랙 스토퍼에 대한 것이다.
관련출원으로의 교차-참조
본 출원은 2012년 1월 24일 출원된 미국 가특허 출원 제61/590,261호의 우선권을 주장하며, 이는 그 전체가 참조로서 본 출원에 포함된다.
일반적으로, 반도체 다이(die)는 볼 그리드 어레이 또는 붕괴 제어형 칩 접속(controlled collapse chip connection; Ｃ4) 솔더 범프와 같은 기술을 이용해서 유기 인쇄 회로 기판과 같은 다른 기판에 본딩될(bonded) 수 있다. 하나의 이러한 공정에서, 솔더 범프는 반도체 다이 또는 기판 상에서, 또는 이 둘 다 상에서 도금, 페이스트 스크리닝, 또는 볼 마운트와 같은 방법을 이용하고, 그런 다음 요구되는 범프 형태 내로 솔더(solder)를 리플로(reflow)하여 형성될 수 있다. 일단 솔더 범프가 형성되면, 반도체 다이상의 접촉부들은 기판상의 그 대응하는 접촉부들에 정렬되고, 솔더 범프는 접촉부들 사이에 배치된다. 일단 정렬되면, 솔더 범프는 다시 리플로되고 액화되며, 액화된 솔더는 접촉 패드상으로 흘러서 적셔서 반도체 다이와 기판 사이에 전기적 및 물리적 연결을 제공한다.
하지만, 반도체 다이는 기판과는 훨씬 상이한 열 팽창 계수를 가질 수 있다. 이와 같이, 반도체 다이가 기판에 본딩되고, 이 둘다가, JEDEC 신뢰성 테스트 요건을 충족시키도록 시스템 전력 온 및 오프 주기를 시뮬레이팅하기 위해 이용될 수 있는 열기계적(thermo-mechanical) 주기를 거치고 있을(going through) 때, 반도체 다이 및 기판은 가열 주기 동안에 팽창하고, 냉각 주기 동안 상이한 길이로 수축할 것이다. 이러한 팽창은 반도체 다이와 기판을 상호 연결하는 솔더 조인트에서 응력(stresses)을 유발시킨다. 이러한 문제점은 반도체 다이와 기판간의 연결부에서 특히 많이 발생한다(prevalent). 특히, 반도체 다이와 기판간의 열팽창 계수의 불일치에 의해 야기되는 응력은 매우 강력하여, 반도체 다이와 기판을 상호 연결하는 솔더 조인트에서 크랙(crack)이 실제로 성장될 수 있다. 그런 다음, 이러한 크랙은 전체 조인트를 통해 전파할 수 있고, 반도체 다이와 기판간의 전기적 연속성 및/또는 물리적 연결을 저하시키거나 심지어 파괴시킬 수 있다. 이러한 파괴는 부품을 쓸모 없게 만들 수 있고, 완전한 재제조를 필요로 할 수 있다.
본 발명은 반도체 소자를 제공하며, 이 소자는 반도체 기판 위에 놓인 언더-범프 금속화(under-bump metallization; UBM)층; 및 상기 UBM층 위에 놓인 크랙 스토퍼(crack stopper)를 포함하고, 상기 크랙 스토퍼는 상기 UBM층의 외부 영역을 따라 배치되고, 상기 크랙 스토퍼는 적어도 두 개의 개구에 의해 분리된 적어도 두 개의 세그먼트를 포함하는 중공 원통(hollow cylinder)이고, 상기 적어도 두 개의 개구의 제1 총 면적(A)과 상기 적어도 두 개의 세그먼트의 제2 총 면적(B)은 수학식 0.7*B > A > 0.03*B를 만족시킨다.
또한, 본 발명은 반도체 다이, 기판, 및 솔더 조인트 구조를 포함하는 조립체를 제공하며, 이 조립체는 상기 반도체 다이는 상기 솔더 조인트 구조를 통해 상기 기판에 전기적 및 물리적으로 연결되고; 상기 반도체 다이는 반도체 기판, 상기 반도체 기판 위에 놓인 언더-범프 금속화(under-bump metallization; UBM)층과, 상기 UBM층 위에 놓이고, 상기 UBM층의 외부 주변부를 따라 배치된 크랙 스토퍼를 포함하고; 상기 크랙 스토퍼는 중공 원통(hollow cylinder)이고, 적어도 두 개의 개구에 의해 분리된 적어도 두 개의 세그먼트를 가지며; 상기 두 개의 개구의 제1 총 면적(A)과 상기 적어도 두 개의 세그먼트의 제2 총 면적(B)은 수학식 0.7*B > A > 0.03*B를 만족시킨다.
본 발명의 실시예 및 그 이점의 보다 완전한 이해를 위해, 첨부된 도면들과 관련해서 이하의 설명이 이제 참조된다.
도 1은 일 실시예에 따라 반도체 다이상에 배치된 크랙 스토퍼(crack stopper)를 예증하는 단면도이다.
도 2는 일 실시예에 따라 개구(opening)를 구비한 크랙 스토퍼를 예증하는 평면도이다.
도 3은 다른 실시예에 따라 개구를 구비한 크랙 스토퍼를 예증하는 평면도이다.
도 4 내지 9는 일 실시예에 따라 반도체 기판상에 크랙 스토퍼를 형성하는 방법을 예증하는 단면도이다.
도 10은 일 실시예에 따라 기판에 접합된(jointed) 크랙 스토퍼 솔더를 구비한 반도체 다이를 예증하는 단면도이다.
도 11은 일 실시예에 따라 다른 기판에 접합된 크랙 스토퍼 솔더를 구비한 반도체 다이를 예증하는 단면도이다.
상이한 도면들에 표기된 대응하는 참조번호들과 기호들은 만약 다르게 지정되지 않으면 대응 부분들을 일반적으로 지칭한다. 실시예들의 관련된 양태들을 명확하게 예증하기 위해 도면들이 도시되고 있으며, 도면들은 반드시 실척도로 도시되어 있지는 않다.
실시예들의 제조 및 이용은 이하에서 상세히 논의된다. 하지만, 실시예는 폭넓은 특정 환경에서 구현될 수 있는 수 많은 적용가능한 발명 개념을 제공한다는 점을 이해해야 한다. 논의하는 특정한 실시예들은 실시예들을 제조하고 이용하는 특정한 방법들에 대한 단순한 예증에 불과하며, 본 발명의 범위를 제한하려는 것은 아니다.
실시예들은 특정 상황에서의 실시예들에 대해, 즉, 웨이퍼 레벨 칩 크기 패키지, C4 또는 패키지-온-패키지(package-on-package; PoP) 상호연결 구조에서 반도체 다이와 기판간의 솔더 조인트를 위한 크랙 스토퍼에 대해 설명될 것이다. 하지만, 실시예들은 다른 본딩 공정에도 또한 적용될 수 있다.
이제 도 1을 참조하면, 반도체 베이스 기판(102), 접촉 패드(104), 패시베이션층(106), 제1 보호층(108), 사후-패시베이션 상호연결(post-passivation interconnect; PPI)층(110), 제2 보호층(112), 언더-범프 금속화(under-bump metallization; UBM)층(114), 크랙 스토퍼(116)와, 범프(118)를 구비한 반도체 다이(100)가 도시된다.
반도체 베이스 기판(102)은 도핑 또는 비도핑된 벌크 실리콘, 또는 SOI(silicon-on-insulator) 기판의 능동층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 이용될 수 있는 다른 기판들은 다중층화된 기판, 경사(gradient) 기판, 또는 하이브리드 배향 기판을 포함한다. 다양한 능동 소자 및/또는 수동 소자는 반도체 베이스 기판(102) 내에 또는 그렇지 않으면 이러한 기판상에 형성될 수 있다. 금속화층과 금속간 유전(inter-metal-dielectric; IMD)층을 포함하는 상호연결 구조는 다양한 능동 소자 및/또는 수동 소자를 연결하도록 반도체 베이스 기판(102)상에 형성되어 기능 회로를 생성할 수 있다.
접촉 패드(104)는 최상부 유전층상에 형성되어, 상호연결 구조의 최상부 금속화층에 연결된다. 접촉 패드(104)는 알루미늄을 포함할 수 있으나, 구리와 같은 다른 물질이 대안적으로 이용될 수 있다. 패시베이션층(106)이 상호연결 구조 위에서 반도체 베이스 기판(102)상에 형성되고, 그런 다음, 접촉 패드(104)의 일부분을 노출시키기 위한 개구를 가지게 패터닝된다. 패시베이션층(106)은 실리콘산화물, 실리콘질화물, 탄소 도핑된 산화물과 같은 저-k 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 초저-k 유전체, 이러한 물질의 조합 등과 같은 하나 이상의 적절한 유전물질로 제조될 수 있다.
제1 보호층(108)은 패시베이션층(106)상에 형성되고, 접촉 패드(104)의 일부분을 노출시키기 위한 다른 하나의 개구를 갖게 패터닝된다. 제1 보호층(108)을 관통하는 개구는 접촉 패드(104)와 PPI층(110)간의 전기적 접촉을 허용한다. 비록 다른 비교적 연질의, 종종 유기 유전물질이 또한 이용될 수 있지만, 제1 보호층(106)은 에폭시, 폴리이미드, BCB(benzocyclobutene), PBO(polybenzoxazole) 등과 같은 하나 이상의 적절한 폴리머 물질로 제조될 수 있다. 대안적으로, 제1 보호층(108)은 실리콘산화물, 실리콘질화물, 저-k 유전체, 초저-k 유전체, 이러한 물질의 조합 등과 같은, 패시베이션층(106)으로 이용되는 물질과 유사한 물질로부터 형성될 수 있다.
PPI층(110)은 제1 보호층(108)상의 패터닝된 금속화층이고, 제1 보호층(108) 내의 개구를 통해 접촉 패드(104)에 전기적으로 연결된다. 일부 실시예에서, PPI층(110)은 구리(Cu)층, 알루미늄(Al)층, 구리합금층, 니켈층, 금층, 또는 다른 이동성(mobile) 전도 물질 중 적어도 하나를 포함한다. 일 실시예에서, PPI층(110)은 실리콘질화물층, 산화물층 등과 같은 금속화층상에 유전층을 포함한다. 일부 실시예에서, PPI층(110)은 전력 라인, 재분배 라인(re-distribution lines; RDL), 인덕터, 커패시터 또는 임의의 수동 컴포넌트로서 기능한다. 일 실시예에서, PPI층(110)은 상호연결 라인 영역(110A)과, 랜딩 패드 영역(110B)을 포함하고, 범프 특징부는 후속 공정에서 랜딩 패드 영역(110B) 위에 형성되고, 이러한 영역에 전기적으로 연결될 것이다. 일 실시예에서, 랜딩 영역(110B)은 도 1에 묘사된 바와 같이 접촉 패드(104) 바로 위에 있지는 않다. 다른 실시예에서, 랜딩 패드 영역(110B)은 접촉 패드(104) 바로 위에 있다.
제2 보호층(112)은 PPI층(110)과, 제1 보호층(108)의 노출된 표면상에 형성된다. 제2 보호층(112)은 PPI층(110)의 랜딩 패드 영역(110B)의 일부분을 노출시키기 위한 윈도우(window)를 형성하기 위해 패터닝된다. 비록 다른 비교적 연질의, 종종 유기 유전물질이 또한 이용될 수 있지만, 제2 보호층(112)은 에폭시, 폴리이미드, BCB(benzocyclobutene), PBO(polybenzoxazole) 등과 같은 하나 이상의 적절한 폴리머 물질로 제조될 수 있다. 일부 실시예에서, 제2 보호층(112)은 제1 보호층(108)으로 이용되는 물질과 유사하거나 동일한 물질로부터 형성된다.
UBM층(114)은 랜딩 패드 영역(110B)의 노출된 부분상에 형성된다. 일 실시예에서, UBM층(114)는 제2 보호층(112) 내의 윈도우의 하단 및 측벽을 따라서 형성되고, 제2 보호층(112)의 표면으로 미리 결정된 거리까지 연장된다. 일 실시예에서, UBM층(114)은 티타늄, 티타늄 구리, 니켈 또는 이런 물질의 합금으로부터 형성된 적어도 하나의 전도층을 포함한다. UBM층(114)을 위해 이용될 수 있는, 임의의 적절한 전도 물질 또는 상이한 물질 층들의 조합이 본 출원의 범위내에 포함되는 것으로 의도한다. UBM층(114)은 제2 보호층(112) 위의 각 층과, 제2 보호층(112)의 윈도우를 형성함으로써 생성될 수 있다. 비록 스퍼터링, 증착, 또는 PECVD 공정과 같은 다른 형성 공정이 요구되는 물질들에 따라 대안적으로 이용될 수 있지만, UBM층(114)의 형성은 전기화학 도금과 같은 도금 공정을 이용해서 수행될 수 있다. 일단 요구되는 층이 형성되면, 그런 다음, UBM층(114)의 일부분은 요구되지 않는 물질을 제거하고, 비록 임의의 요구되는 형태가 대안적으로 형성될 수 있지만, 원형, 팔각형, 정사각형, 또는 직사각형과 같은 요구되는 형태로 UBM층(114)을 유지하도록 적절한 포토리소그래피 마스킹 및 에칭 공정을 통해 제거될 수 있다.
크랙 스토퍼(116)는 UBM층(114) 위에, 그리고, 이 층과 물리적으로 접촉하여 형성될 수 있다. 일부 실시예에서, 크랙 스토퍼(116)는 마스킹 및 도금 공정을 이용해서 도 1 내지 3에 대해 설명된 형태로 형성된다. 비록 니켈, 금, 또는 금속 합금 등 또는 분리된 층들로 구성된 이러한 물질들의 조합과 같은 다른 전도 물질이 또한 이용될 수 있지만, 크랙 스토퍼(116)는 구리와 같은 전도 물질로부터 형성될 수 있다.
크랙 스토퍼(116)는 UBM층(114)으로부터 그리고 궁극적으로 범프(118) 내로 연장되는 것과 같은 방식으로 배치되고 형성될 수 있다. 추가적으로, UBM층(114) 및/또는 PPI층(110)의 에지로부터 유래할 수 있는 임의의 크랙을 차단 또는 중지시키고, UBM층(114) 및/또는 PPI층(110)의 내부로 크랙이 더 확산되는것을 방지할 수 있는 방식으로 크랙 스토퍼(116)가 배치되거나 형성될 수 있다.
도 2는 크랙 스토퍼(116)의 하나의 이러한 배치 및 형태를 예증하며, 도 2는 크랙 스토퍼(116)와 UBM층(114)의 평면도이다. 이 실시예에서, 크랙 스토퍼(116)는 UBM층(114)의 외부 주변부 근처에 배치될 수 있고, 예를 들면, 링 형태와 같은 중공 원통(hollow cylinder) 내에 성형될 수 있으며, 이러한 원통의 외부 에지(116e)는 UBM층(114)의 외부 주변부(114p)에 근접하게 이어진다. 일 실시예에서, UBM층(114)의 직경(D)와, 크랙 스토퍼(116)의 외부 에지와 UBM층(114)의 외부 주변부 사이의 거리(d)는 다음과 같은 수학식을 만족한다: 1/3*D > d > 3 ㎛. 예를 들면, D = 240 ㎛ 이고 80 ㎛ > d > 3 ㎛ 이다. 크랙 스토퍼(116)는 벽 두께(W)와 벽 높이(H)를 가진다. 적어도 하나의 실시예에서, 높이 대 두께의 비율(H/W)은 다음과 같다: H/W ≥ 1 또는 H/W ≥ 2. 일부 실시예에서, 두께(W)는 약 20 ㎛ 미만이고, 예를 들면, 약 15㎛ 이다. 일부 실시예에서, 높이(H)는 15 ㎛ 보다 크거나, 또는 20 ㎛ 보다 크며, 예를 들면, 약 30 ㎛ 이다. 또한, 크랙 스토퍼(116)는 크랙 스토퍼(116)를 두 개의 세그먼트(116a 및 116b)로 분리시키도록 적어도 두 개의 개구(117a 및 117b)를 가질 수 있다. 일 실시예에서, 두 개의 개구(117a 및 117b)는 함께 평면도에서 총 개구 면적 A를 가지고{즉, 기판(102)의 두께 방향으로 보이는 바와 같음}, 두 개의 세그먼트(116a 및 116b)는 함께 평면도에서 전체 크랙 스토퍼 면적(B)을 가진다. 면적 A 및 B는 다음과 같은 수학식을 충족한다: 0.7*B > A > 0.03*B.
도 3은 다른 실시예에 따라 크랙 스토퍼(116)와 UBM층(114)의 평면도이다. 이 실시예에서, 크랙 스토퍼(116)는 UBM층(114)의 외부 주변부(114p) 근처에 배치될 수 있고, 중공 원통과 같은 링 형태로 성형될 수 있으며, 이러한 중공 원통의 외부 에지(116e)는 그 사이의 거리가 (d)인 UBM층(114)의 외부 주변부에 근접하게 이어진다. 일 실시예에서, 직경(D)와 거리(d)는 다음과 같은 수학식을 만족한다: 1/3*D > d > 3 ㎛. 이 실시예에서, 크랙 스토퍼(116)는 4개의 개구(117'a, 117'b, 117'c 및 117'd)를 구비하여, 크랙 스토퍼(116)를 4개의 세그먼트(116'a, 116'b, 116'c 및 116'd)로 분리시키게 한다. 일 실시예에서, 4개의 개구(117'a, 117'b, 117'c 및 117'd)는 함께 평면도에서 총 개구 면적 A를 가지며, 4개의 세그먼트(116'a, 116'b, 116'c, 및 116'd)는 함께 평면도에서 총 크랙 스토퍼 면적 B를 갖는다. 면적 A 및 B는 다음과 같은 수학식을 충족한다: 0.7*B > A > 0.03*B.
UBM층(114)의 외부 주변부(114p) 근처에 개구(117)를 갖는 중공 원통으로서 크랙 스토퍼(116)를 형성함으로써, UBM층(114) 및/또는 PPI층(110)의 외부를 따라 발생하고 내부로 전파될 수 있는 크랙은 크랙 스토퍼(116)를 수직으로 접할 것이다. 이러한 수직적 상호작용은 크랙이 UBM층(114) 및/또는 PPI층(110) 안으로 더 이상 전파되는 것을 방지하는 것을 도울 것이다. 이런 방식으로, 크랙 스토퍼(116)는 반도체 다이(100)의 성능을 크랙이 저하시키는 것을 방지할 수 있다. 중공 원통 내의 개구(117)는 응력 완화(stress relief)의 측정치를 제공할 수 있다. 예를 들면, 열 사이클링 동안에, 중공 원통의 물질이 확장될 때, 개구(117)는 중공 원통의 다른 부분에 대해 밀지 않고 중공 원통이 확장되게 한다. 이에 따라, 열기계적 사이클링 동안에 이러한 확장 불일치에 의해 야기되는 응력으로부터 초래되는 손상이 감소될 수 있다.
하지만, 당업자가 인정하듯이, 상기 설명된 링 형태 및/또는 중공 원통은 단지 예증적인 예시인 것으로 의도되고, 중공 원통을 제한하는 것으로 의도되지 않는다. 중공 원통을 유지하지만, 완전히 원형은 아닌 다른 형태가 일부 실시예에서 포함되는 것으로 또한 완전히 의도된다. 예를 들면, 크랙 스토퍼(116)의 외부 에지(116e)는, 전체적인 링 형태를 여전히 유지하면서, 팔각형, 오각형, 육각형 등으로 성형될 수 있다. 일부 실시예에서 크랙 스토퍼(116)의 내부 에지는 크랙 스토퍼(116)의 외부 에지의 형태와는 다른 형태를 갖는다.
이제 도 1을 다시 보면, 크랙 스토퍼(116)가 형성된 후에, 범프(118)는 크랙 스토퍼(116)를 덮도록 UMB층(114)상에 형성된다. 일 실시예에서, 범프(118)는 UBM층(114)상에 솔더 볼을 부착시키고, 그런 다음, 솔더 물질을 열에 의해(thermally) 리플로(reflow)함으로써 형성된 솔더 범프이다. 일부 실시예에서, 솔더 범프는 무연 사전-솔더층(lead-free pre-solder layer), SnAg, 또는 주석, 납, 은, 구리, 니켈, 비스무트의 합금을 포함하는 솔더 물질, 또는 이러한 물질들의 조합을 포함할 수 있다. 일부 실시예에서, 솔더 범프는 광리소그래피 기술을 이용해 솔더층을 도금하고, 후속하여 리플로(reflow) 공정을 수행함으로써 형성될 수 있다. 일부 실시예에서, 범프(118)는 약 200 ㎛에서 약 300 ㎛의 직경을 가진다. 다른 실시예에서, 범프(118)는 약 100 ㎛에서 약 200 ㎛의 직경을 가진다. 여전히 다른 실시예에서, 범프(118)는 약 100 ㎛ 미만의 직경을 가진다. 크랙 스토퍼(116)를 UBM층(114)상에 배치시킴으로써, 크랙 스토퍼(116)는 범프(118)내에 형성될 수 있는 크랙의 전파를 방지할 수 있다. 크랙 스토퍼는 더 양호한 솔더 습식 솔더 접합(jointing) 결과를 제공하고, 솔더 조인트 구조 내부의 공동(void)을 또한 방지할 수 있다.
도 4 내지 9는 도 1에 도시된 실시예에 따른 반도체 다이상의 크랙 스토퍼를 형성하는 방법의 다양한 중간 스테이지들을 예증한다.
도 4를 참조하면, 반도체 기판(102)은 기판(10), 전기 회로(12), 층간 유전(inter-layer dielectric; ILD)층(14), 금속간 유전(inter-metal dielectric; IMD)층(16), 및 관련 금속화층을 포함한다.
일 실시예에 따라, 위에 형성된 전기 회로를 구비한 기판(10)의 일부분이 도시된다. 기판(10)은 예를 들면, SOI(silicon-on-insulator) 기판의 벌크 실리콘, 도핑 또는 비도핑된, 또는 능동층을 포함할 수 있다. 기판(10)은 웨이퍼 레벨 크기(scale) 또는 칩 레벨 크기로서 제공될 수 있다. 다중층 또는 경사(gradient) 기판과 같은 다른 기판이 또한 이용될 수 있다.
기판(10)상에 형성된 전기 회로(12)는 특정 응용을 위해 적절한 임의의 유형의 회로일 수 있다. 일 실시예에서, 전기 회로(12)는 전기 소자의 위에 놓인 하나 이상의 유전층을 구비한 기판(10)상에 형성된 전기 소자를 포함한다. 금속층은 전기 소자들 사이에서 전기 신호를 라우팅(route)하도록 유전층들사이에 형성될 수 있다. 전기 소자는 하나 이상의 유전층들 내에 또한 형성될 수 있다. 예를 들면, 전기 회로(12)는 하나 이상의 기능을 수행하도록 상호 연결된, 트랜지스터, 커패시터, 저항, 다이오드, 광다이오드, 퓨즈 등과 같은, 다양한 N형 금속 산화막 반도체(N-type metal-oxide semiconductor; NMOS) 소자 및/또는 P형 금속 산화막 반도체(P-type metal-oxide semiconductor; PMOS) 소자를 포함할 수 있다. 기능은 메모리 구조, 처리 구조, 센서, 증폭기, 전력 분배, 입출력 회로 등을 포함할 수 있다. 상기 예시가 일부 예증적 실시예의 응용을 더 설명하기 위해 단지 예증적 목적을 위해 제공되고, 어떤 방식으로든 본 발명 개시를 제한하는 것을 의미하지 않는 것을 당업자가 인식할 것이다. 다른 회로는 주어진 응용을 위해 적절하게 이용될 수 있다.
ILD층(14)은 스피닝, 화학적 증기 증착(chemical vapor deposition; CVD), 및/또는 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD)와 같은 임의의 적절한 방법에 의해 예를 들면, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silicate glass), SiOxCy, 스핀-온-글라스, 스핀-온-폴리머, 실리콘 탄소 물질, 이것들의 화합물, 이것들의 합성물, 이것들의 조합 등과 같은 저-k 유전 물질로부터 형성될 수 있다. 일부 실시예에서, ILD층(14)은 복수의 유전층을 포함할 수 있다. 접촉부(미도시)는 전기 회로(12)로의 전기적 접촉부를 제공하도록 ILD층(14)을 통해 형성될 수 있다.
하나 이상의 금속간 유전(IMD)층(16) 및 연관 금속화층은 ILD층(14) 위에서 형성된다. 일반적으로, 하나 이상의 IMD층(16) 및 {금속 라인(18)과 비아(19)와 같은} 연관된 금속화층은 전기적 회로(12)를 서로에게 상호연결하고, 외부 전기적 연결을 제공하도록 이용된다. IMD층(16)은 PECVD 기술 또는 고밀도 플라즈마 CVD(high-density plasma CVD; HDPCVD) 등에 의해 형성되는 FSG와 같은 저-k 유전 물질로부터 형성되고, 중간 에칭 정지층을 포함할 수 있다. 일부 실시예에서, 하나 이상의 에칭 정지층(미도시)은 유전층들 중 서로 인접하는 유전층들{예, ILD층(14)과 IMD층(16)} 사이에 배치될 수 있다. 일반적으로, 에칭 정지층은 비아 및/또는 접촉부를 형성할 때 에칭 공정을 정지시키기 위한 메커니즘을 제공한다. 에칭 정지층은 예를 들면 하부 반도체 기판(10), 상부 ILD층(14)과, 상부 IMD층(16)과 같은, 인접 층들로부터 상이한 에칭 선택도를 갖는 유전 물질로부터 형성된다. 일 실시예에서, 에칭 정지층은 CVD 또는 PECVD 기술에 의해 증착된, SiN, SiCN, SiCO, CN, 이것들의 조합 등으로부터 형성될 수 있다.
일부 실시예에서, 금속 라인(18) 및 비아(19)를 포함하는, 금속화층은 구리, 또는 금속 합금, 또는 다른 물질로부터 형성될 수 있다. 또한, 금속화층은 외부 전기적 연결을 제공하고, 다양한 환경적 오염 물질로부터 하부 층들을 보호하도록 최상부 IMD층 내에 또는 이 층상에 형성되고 패터닝된 상단 금속층(20)을 포함한다. 일부 실시예에서, 최상부 IMD층은 실리콘 질화물, 실리콘 산화물, 도핑되지 않은 실리콘 글라스 등과 같은 유전 물질로부터 형성될 수 있다. 후속 도면들에서, 반도체 기판(10), 전기 회로(12), ILD층(14)과, 금속화층(18 및 19)은 예증되지 않는다. 일부 실시에에서, 상단 금속층(20)은 최상단 IMD층상에 상단 금속화층의 일부로서 형성된다.
그런 후에, 접촉 패드(104)는, 상단 금속층(20)을 접촉하도록 형성되고 패터닝되거나, 대안적으로, 비아를 통해 상단 금속층(20)에 전기적으로 연결된다. 일부 실시예에서, 접촉 패드(104)는 알루미늄, 알루미늄 구리, 알루미늄 합금, 구리, 구리 합금 등으로부터 형성될 수 있다. 패시베이션층(106)과 같은 하나 이상의 패시베이션층은 접촉 패드(104) 위에 형성되고 패터닝된다. 일부 실시예에서, 패시베이션층(106)은 CVD, PVD 등과 같은 임의의 적절한 방법에 의해 USG(undoped silicate glass), 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 또는 비다공성 물질과 같은 유전 물질로부터 형성될 수 있다. 패시베이션층(106)은 접촉 패드(104)의 주변 부분을 덮고, 패시베이션층(106) 내의 개구를 통해 접촉 패드(104)의 중앙 부분을 노출시키도록 형성된다. 패시베이션층(106)은 단일 층 또는 적층일 수 있다. 도 4에서, 접촉 패드의 단일층과 패시베이션층이 단지 예증적 목적을 위해 도시된다. 따라서, 다른 실시예는 임의의 개수의 전도층 및/또는 패시베이션층을 포함할 수 있다.
다음으로, 제1 보호층(108)이 패시베이션층(106) 위에 형성되고 패터닝된다. 일부 실시예에서, 제1 보호층(108)은 예를 들면, 폴리머층일 수 있는데, 이러한 층은 접촉층(104)이 노출되는 개구(109)를 형성하도록 패터닝된다. 일부 실시예에서, 비록 다른 비교적 연질의, 종종 유기질인 유전물질이 또한 이용될 수 있지만, 폴리머층은 에폭시, 폴리이미드, BCB(benzocyclobutene), PBO(polybenzoxazole) 등과 같은 폴리머 물질로부터 형성될 수 있다. 형성 방법은 스핀 코팅 또는 다른 방법을 포함한다. 제1 보호층(108)은 약 1 ㎛와 약 10 ㎛ 사이의 범위 내의 두께를 가진다. 예를 들면, 두께는 약 5 ㎛와 약 8 ㎛ 사이의 두께이다.
도 5를 참조하면, 적어도 하나의 금속화층(110)이 제1 보호층(108)상에서 형성되고, 개구(109)를 채우고, 그런 다음, 상호연결층(110)으로 패터닝되며, 이러한 상호연결층(110)은 접촉 패드(104)에 전기적으로 연결되고, 하부 제1 보호층(108)의 일부분을 노출시킬수 있다. 적어도 하나의 실시예에서, 상호연결층(110)은 사후-패시베이션 상호연결(post-passivation interconnect; PPI)층(110)이며, 전력 라인, 재분배 라인(redistribution lines; RDL), 인덕터, 커패시터, 또는 임의의 수동(passive) 컴포넌트로서 또한 기능할 수 있다. PPI층(110)은 상호연결 라인 영역(110A)과 랜딩 패드 영역(110B)을 포함한다. 일부 실시예에서, 상호연결 라인 영역(110A)과 랜딩 패드 영역(110B)이 동시에 형성될 수 있고, 동일 전도 물질로부터 형성될 수 있다. 범프 특징부는 후속 공정에서 랜딩 패드 영역(110B) 위에 형성되고, 이 영역에 전기적으로 연결될 것이다. 일부 실시예에서, PPI층(110)은 도금, 무전해 도금, 스퍼터링, 화학적 증기 증착 방법들 등을 이용해서 구리, 알루미늄, 구리 합금, 또는 다른 이동성(mobile) 전도 물질을 포함할 수 있다. 일 실시예에서, PPI층(110)은 구리층 또는 구리 합금층을 포함한다. 도 5의 실시예에서, 랜딩 패드 영역(110B)은 접촉 패드(104) 바로 위에 있지는 않다. 다른 실시예에서, PPI층(110)의 라우팅(routing)을 통해, 랜딩 패드 영역(110B)이 접촉 패드(104) 바로 위에 있다.
도 5를 참조하면, 그런 다음에, 제2 보호층(112)이 PPI층(110)을 덮도록 기판(10)상에 형성된다. 광리소그래피 및/또는 에칭 공정을 이용해서, 제2 보호층(112)은 PPI층(110)의 랜딩 패드 영역(110B)의 적어도 일부분을 노출시키는 개구(113)를 형성하도록 또한 패터닝된다. 개구(113)의 형성 방법은 리소그래피, 습식 또는 건식 에칭, 레이저 드릴 및/또는 등을 포함할 수 있다. 일부 실시예에서, 비록 다른 비교적 연질의(soft), 종종 유기질인 유전물질이 또한 이용될 수 있지만, 제2 보호층(112)은 에폭시, 폴리이미드, BCB(benzocyclobutene), PBO(polybenzoxazole) 등과 같은 폴리머층으로부터 형성된다. 일부 실시예에서, 제2 보호층(112)은 USG(un-doped silicate glass), 실리콘 질화물, 실리콘 산화질화물, 실리콘 산화물과, 이런 물질의 조합으로부터 선택된 비유기 물질로부터 형성된다.
도 6에 도시된 바와 같이, 제1 UBM층(114a)은 PPI층(110)에 전기적으로 연결되도록, 제2 보호층(112) 및 랜딩 패드 영역(110B)의 노출된 부분을 덮도록 전체 표면상에 형성된다. 그런 다음, 제2 UBM층(114b)이 제1 UBM층(114a)상에 형성되고 패터닝되어, 크랙 스토퍼(116)가 형성될 랜딩 패드 영역(110B) 위에 패터닝된 UBM층(114b)을 생성하게 된다. 그런 다음, 포토레지스층(115)이 UBM층(114a 및 114b)상에 형성되고, 제2 UBM층(114b)의 일부분을 노출시키도록 개구(115a)를 가지게 패터닝된다. 개구(115a)의 형태, 크기 및 위치는 크랙 스토퍼(116)의 형태, 크기 및 위치에 각각 대응한다. UBM층(114a 및 114b)은 금속 증착 방법을 이용함으로써 형성된다. 일부 실시예에서, UBM층(114a 및 114b)은 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 구리(Cu), 구리 합금, 니켈(Ni), 주석(Sn), 금(Au), 또는 이런 물질의 조합을 포함하는 적어도 하나의 금속화층을 포함한다. 일 실시예에서, 제1 UBM층(114a)은 적어도 하나의 Ti-함유층을 포함하고, 제2 UBM층(114b)은 적어도 하나의 Cu-함유층을 포함한다.
도 7에 도시된 바와 같이, 전도 물질은 포토레지스트층(115)의 개구(115a)를 채우고, UBM층(114)에 전기적으로 연결되도록 형성된다. 포토레지스트층(115)을 제거한 후에, UBM층(114b)상에 남겨진 전도 물질층은 도 8에 묘사된 바와 같이 크랙 스토퍼(116)를 형성한다. 적어도 하나의 실시예에서, 크랙 스토퍼(116)는 Cu층을 포함한다. Cu층은 순수 원소 구리, 불가피한 불순물을 함유하는 구리, 및/또는 Ta, 인듐(In), Sn, 아연(Zn), 망간(Mn), Cr, Ti, 게르마늄(Ge), 스트론튬(Sr), 백금(Pt), 마그네슘(Mg), 알루미늄(Al), 또는 지르코늄(Zr)과 같은 원소들의 소량을 함유하는 구리 합금을 포함한다. 크랙 스토퍼(116)는 스퍼터링, 프린팅, 전기도금, 무전해 도금, 전기화학 증착(electrochemical deposition; ECD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 원자층 증착(atomic layer deposition; ALD), 및/또는 일반적으로 이용되는 CVD 방법들에 의해 형성될 수 있다. 일 실시예에서, Cu층은 전기화학 도금(electro-chemical plating; ECP)에 의해 형성된다.
그런 다음, 도 9에 도시된 바와 같이, 제1 UBM층(114a)의 노출된 표면이 에칭되어, UBM층(114)상에 세워진(standing on) 크랙 스토퍼(116)를 남긴다. 일부 실시예에서, UBM 에칭 공정은 습식 에칭 또는 건식 에칭 공정을 이용할 수 있다. 제2 UBM층(114b)은 UBM 에칭 공정 동안 에칭될 수 있고, 그러므로, 제2 UBM층(114b)의 주변부는 크랙 스토퍼(116)의 외부 에지와 실질적으로 정렬될 수 있다.
그런 후에, 범프(118)는 도 1에 설명되고 묘사된 바와 같이, 크랙 스토퍼(116)를 덮도록 UBM층(114)상에 형성된다. 범프(118)는 솔더 범프, Cu 범프, 또는 Ni 또는 Au를 포함하는 금속 범프일 수 있다. 일 실시에에서, 범프(118)는 UBM층(114)상에 솔더 볼을 부착시키고, 그런 다음, 솔더 물질을 열에 의해 리플로(reflow)함으로써 형성된 솔더 범프이다. 일부 실시예에서, 솔더 범프는 무연 사전-솔더층, SnAg, 또는 주석, 납, 은, 구리, 니켈, 비스무트의 합금을 포함하는 솔더 물질, 또는 이러한 물질들의 조합을 포함할 수 있다. 일부 실시예에서, 솔더 범프는 광리소그래피 기술을 이용해 솔더층을 도금하고, 후속하여 리플로(reflow) 공정을 수행함으로써 형성될 수 있다.
범프 형성 후에, 예를 들면, 봉합재(encapsulant)가 형성될 수 있고, 개별 다이(100)를 싱귤레이팅하기 위해 싱귤레이션 공정이 수행될 수 있고, 웨이퍼-레벨 또는 다이-레벨 적층 등이 수행될 수 있다. 하지만, 실시예들이 많은 상이한 상황들에서 이용될 수 있다는 것이 주목되어야 한다. 예를 들면, 실시예들은 다이-투-다이(die-to-die) 본딩 구성, 다이-투-웨이퍼 본딩 구성, 웨이퍼-투-웨이퍼 본딩 구성, 다이 레벨 패키징, 웨이퍼 레벨 패키징 등에서 이용될 수 있다.
도 10은 플립칩 조립체의 예시적인 실시예를 묘사하는 단면도이다. 도 1에 도시된 반도체 다이(100)는 위아래가 뒤집히고, 도 10의 하단에서 다른 하나의 기판(200)에 부착된다. 일부 실시예에서, 기판(200)은 패키지 기판, 기판{예, 인쇄 회로 기판(printed circuit board (PCB)}, 웨이퍼, 다이, 인터포저 기판, 또는 다른 적절한 기판일 수 있다. 범프 구조는 다양한 전도 부착점을 통해 기판(200)에 연결된다. 예를 들면, 전도 영역(202)은 기판(200)상에 형성되고 패터닝된다. 전도 영역(202)은 접촉 패드, 또는 전도 트레이스의 일부분이고, 마스크층(204)에 의해 제공되고(presented), 한정된다. 일 실시예에서, 마스크층(204)은 전도 영역(202)을 노출시키도록 기판(200)상에 형성되고 패터닝된 솔더 레지스트층이다. 마스크층(204)은 솔더 조인트 형성을 위한 윈도우를 제공하는, 마스크 개구를 갖는다. 예를 들면, 주석, 납, 은, 구리, 니켈, 비스무트, 또는 이러한 물질의 조합의 합금을 포함하는 솔더층은 전도 영역(202)상에 제공될 수 있다. 일부 실시예에서, 반도체 다이(100)는 랜딩 패드 영역(110B)과 전도 영역(202) 사이에 조인트 구조(206)를 형성하도록 기판(200)에 연결될 수 있다. 일 실시예에서, 조인트 구조(206)는 솔더 조인트 구조이다. 범프(118) 내에 크랙 스토퍼(116)를 제공함으로써, 더 양호한 조인트 방식 및 공동 없는(voidless) 조인트 구조를 제공하여, 솔더 접합(jointing) 품질을 달성하고, 패키징 조립체 내에 열 피로 수명을 증가시키도록, 조립 공정 후에, 크랙 스토퍼(116)가 솔더 조인트 구조(206) 내에 또한 내장된다(embedded). 예를 들면, 솔더 조인트 구조는 플럭스 도포, 칩 배치, 용융되는 솔더 조인트의 리플로, 및/또는 플럭스 잔여물의 세정을 포함하는 연결 공정에 의해 형성될 수 있다. 반도체 다이(100), 조인트 구조(206), 기판(200)은 패키징 조립체(300), 또는, 본 발명 실시예에서, 플립-칩 패키징 조립체라고 지칭될 수 있다.
대안적 실시예에서, 반도체 다이(100)는 위아래로 뒤집히고, 도 11에 묘사된 바와 같은 비솔더(non-solder) 마스크 한정되는 기술을 이용해 다른 하나의 기판(400)에 부착될 수 있다. 전도 영역(202)은 접촉 패드, 또는 전도 트레이스의 일부분이고, 마스크층(204)에 의해 한정되지 않는다.
일 실시예에 따라, 반도체 소자는 반도체 기판 위에 놓인 UBM층과, UBM층 위에 놓인 크랙 스토퍼를 포함한다. 크랙 스토퍼는 UBM층의 외부 영역을 따라 배치된다. 크랙 스토퍼는 중공 원통(hollow cylinder)이고, 중공 원통을 적어도 두 개의 세그먼트로 분리하는 적어도 두 개의 개구를 가지며, 적어도 두 개의 개구의 제1 면적(A)과 적어도 두 개의 세그먼트의 제2 면적(B)은 다음과 같은 수학식을 만족한다: 0.7*B > A > 0.03*B.
다른 실시예에 따라, 패키징 조립체는 솔더 조인트 구조를 통해 기판에 전기적으로 연결된 반도체 다이를 포함한다. 반도체 다이는 반도체 기판 위에 놓인 UBM층과, UBM층 위에 놓인 크랙 스토퍼를 포함한다. 크랙 스토퍼는 UBM층의 외부 영역을 따라 배치된다. 크랙 스토퍼는 중공 원통이고, 중공 원통을 적어도 두 개의 세그먼트로 분리하는 적어도 두 개의 개구를 가지며, 적어도 두 개의 개구의 제1 면적(A)과 적어도 두 개의 세그먼트의 제2 면적(B)은 다음과 같은 수학식을 만족한다: 0.7 *B > A > 0.03*B.
본 발명의 실시예 및 이에 관한 이점을 자세하게 설명하였지만, 본 발명에 대한 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 한정된 실시예의 정신 및 범위로부터 이탈하지 않고서 행해질 수 있다는 것을 이해해야 한다. 추가적으로, 크랙 스토퍼 물질 및 형성 방법은 실시예의 범위 내에 있으면서, 수정될 수 있다. 추가적으로, 크랙 스토퍼의 정확한 형태는 크랙의 전파를 방지하거나 감소시키는 것을 돕도록 조정될 수 있다.
또한, 본 출원의 범위는 상세한 설명에서 설명된 물질, 수단, 방법, 및 단계의 프로세스, 머신, 제품, 구성의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 공정, 기계, 제조, 물질 조성, 수단, 방법, 또는 단계의 조합이 실시예에 따라 활용될 수 있다는 것을 실시예의 개시(disclosure)로부터 쉽게 알 수 있을 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 프로세스, 머신, 제조품, 구성을 청구항의 범위내에 포함하는 것으로 한다.

Claims (10)

  1. 반도체 소자에 있어서,
    반도체 기판 위에 놓인 언더-범프 금속화(under-bump metallization; UBM)층; 및
    상기 UBM층 위에 놓인 크랙 스토퍼(crack stopper)를
    포함하고,
    상기 크랙 스토퍼는 상기 UBM층의 외부 영역을 따라 배치되고,
    상기 크랙 스토퍼는 적어도 두 개의 개구에 의해 분리된 적어도 두 개의 세그먼트를 포함하는 중공 원통(hollow cylinder)으로서, 링 형태의 모양을 가지며,
    상기 적어도 두 개의 개구의 제1 총 면적(A)과 상기 적어도 두 개의 세그먼트의 제2 총 면적(B)은 수학식 0.7*B > A > 0.03*B를 만족시키고,
    상기 크랙 스토퍼는 두께(W)와 높이(H)를 가지고, 비율 H/W는 1 이상이고,
    상기 UBM층의 직경(D) 및 상기 크랙 스토퍼의 외부 에지와 상기 UBM층의 외부 주변부 사이의 거리(d)는, 수학식 1/3*D > d > 3 ㎛를 만족하는 것인, 반도체 소자.
  2. 삭제
  3. 제1항에 있어서, 상기 크랙 스토퍼는 15 ㎛ 보다 큰 높이(H)를 가지는 것인, 반도체 소자.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 크랙 스토퍼는 구리를 포함하는 것인, 반도체 소자.
  7. 제1항에 있어서, 상기 UBM층 위에 놓이고, 상기 크랙 스토퍼를 덮는 솔더 범프를 또한 포함하는, 반도체 소자.
  8. 제1항에 있어서, 상기 UBM층 아래에 놓인 상호연결층과, 상기 상호연결층 아래에 놓인 패시베이션층을 또한 포함하는, 반도체 소자.
  9. 제8항에 있어서, 상기 상호연결층과 상기 UBM층 사이에 폴리머층을 또한 포함하는, 반도체 소자.
  10. 반도체 다이, 기판, 및 솔더 조인트 구조를 포함하는 조립체에 있어서,
    상기 반도체 다이는 상기 솔더 조인트 구조를 통해 상기 기판에 전기적 및 물리적으로 연결되고;
    상기 반도체 다이는 반도체 기판, 상기 반도체 기판 위에 놓인 언더-범프 금속화(under-bump metallization; UBM)층과, 상기 UBM층 위에 놓이고, 상기 UBM층의 외부 주변부를 따라 배치된 크랙 스토퍼를 포함하고;
    상기 크랙 스토퍼는 중공 원통(hollow cylinder)이고, 적어도 두 개의 개구에 의해 분리된 적어도 두 개의 세그먼트를 가지고, 링 형태의 모양을 가지며;
    상기 적어도 두 개의 개구의 제1 총 면적(A)과 상기 적어도 두 개의 세그먼트의 제2 총 면적(B)은 수학식 0.7*B > A > 0.03*B를 만족시키고,
    상기 크랙 스토퍼는 두께(W)와 높이(H)를 가지고, 비율 H/W는 1 이상이고,
    상기 UBM층의 직경(D) 및 상기 크랙 스토퍼의 외부 에지와 상기 UBM층의 외부 주변부 사이의 거리(d)는, 수학식 1/3*D > d > 3 ㎛를 만족하는 것인, 조립체.
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