KR101429415B1 - 적응 제어를 위한 방법 및 시스템 - Google Patents

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엘앤드엘 엔지니어링 엘엘씨
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Abstract

적응 제어를 위한 방법 및 시스템.

Description

적응 제어를 위한 방법 및 시스템{METHODS AND SYSTEMS FOR ADAPTIVE CONTROL}
시스템의 제어에 디지털 방법을 적용하는 것은 새로운 특성의 창립, 성능 향상, 제품의 더 큰 유연성의 제공, 및 더 낮은 비용의 제공을 보증하는데 적합하다. 개별 부품의 세트의 파라미터보다는 저장된 프로그램에 의해 지령되는 시스템의 동작 특징은 비용 및 공간 절감뿐만 아니라, 상기 특징들의 실시간 적응을 위한 용량성, 제어 알고리즘의 더욱 정교화, 유익한 실시간 기능 데이터를 생성, 저장 및 리콜(recall)하기 위한 능력으로 귀착될 수 있다.
그러나, 디지털 피드백 제어에서는 고해상도 및 고속이 요구된다. 이러한 요구들은 많은 분야에서 디지털 제어의 채택을 제한하고 있다. 저비용 로직의 출현으로 인해, 비용이 민감한 분야들에 디지털 제어 기술들을 적용 가능하게 하고 있다. 디지털 로직의 비용이 감소함에 따라, 새로운 기회가 생기게 되었다.
일반적으로 디지털식으로 제어되는 피드백 시스템은 아날로그-디지털 컨버터, 디지털 루프 보상기(digital loop compensator), 파워 디바이스 드라이버(power device driver), 제어 대상의 외부 시스템을 갖고 있다. 디지털 제어의 애플리케이션의 성능 또는 비용 절감을 향상시킬 수 있는 시스템의 일례로서는 스위칭 파워 서플라이(switching power supply) 또는 DC-DC 컨버터가 있다(그러나, 많은 다른 시스템들도 디지털 제어의 애플리케이션으로부터 이익을 얻고 있음).
예컨대 오락용 유닛(entertainment units), PDA(personal digital assistants), 휴대 전화와 같은 휴대용 소비 가전에 사용되는 충전지 및 배터리 등의 저전력 애플리케이션용 저비용 오프라인 스위칭 파워 서플라이의 전력 낭비, 비용 및 크기를 최소화하는 것이 매우 바람직하다.
PWM 스위칭 파워 서플라이는 실제의 출력 전압과 정확한 기준 전압을 비교하여 도출되는 에러 신호에 의해 제어되는 가변 펄스 폭이 필요하다. 스위칭 간격의 펄스 폭도 최소 및 최대 기간 내에 있도록 억제되어야 한다. 이러한 억제들로 인하여, PWM 파워 서플라이 또는 모터 드라이버 동작의 보정이 필요하게 된다.
도 1에는 디지털식으로 제어되는 시스템의 일례가 도시되어 있다. 도 1에 나타낸 예에서, 상기 시스템은 간단한 벅 스위칭 파워 서플라이(a simple buck switching power supply)이다. 모든 스위칭 파워 서플라이의 기본적인 구성들은 동일하다. 도 1에 도시한 견본 시스템은 3개의 주요 요소(즉, ADC보다 앞의 보상기, PWM 및 파워 스위치) 및 수동 LC 네트워크를 포함하고 있다.
대부분의 전력 관리 설계(power management design)는 주파수 영역 분석(frequency domain analysis)을 이용하는 간단하고 연속적인 보상에 근거하고 있다. 최상의 설계 기술로서는 보데 분석(Bode analysis)이 종종 이용되고 있다.
이산 시간에서의 컨버터의 모델링과 같은, 이득을 설정하기 위한 최적화 기술 또는 극점 배치(pole placement)를 이용하는 현대의 기술들은 통상적으로 고려되지 않고 있다. 최근 개발된 디지털 전력 관리 칩(digital power management chips)은 아날로그 연속 시간 설계(analog continuous time designs)의 디지털 동가물을 이용하고 있다. 설계 절차는 하드웨어로 부품화되어 구현되어 있는 아날로그 프로토타입(analog prototype)에서 시작된다.
개요
일 실시예에서는, 이들 교시된 시스템은, 스위칭 파워 서플라이와, 상기 스위칭 파워 서플라이로부터 출력 전압 및 상기 스위칭 파워 서플라이로의 입력을 수신하고, 상기 스위칭 파워 서플라이의 모델을 제공할 수 있되, 상기 모델은 상기 스위칭 파워 서플라이의 출력 전압 상태의 변화를 반영하고 있는 적응 설비 추정 요소와, 상기 스위칭 파워 서플라이의 모델을 수신하고, 상기 스위칭 파워 서플라이의 출력 전압 상태의 변화를 반영하고 있는 보상기 파라미터를 제공할 수 있는 보상기 설계 요소와, 상기 보상기 파라미터를 수신하고, 입력 제어 신호를 드라이버 요소에 제공할 수 있는 적응 보상기를 포함하고 있다.
다른 실시예에서는, 이들 교시된 콘트롤러는, 적어도 사전 결정된 동작 레이트와 동일한 제 1 샘플링 레이트로 시스템으로부터의 출력 신호 및 상기 시스템으로부터의 입력 신호를 샘플링할 수 있는 샘플링 요소와, 상기 제 1 샘플링 레이트로 샘플링된 상기 출력 신호 및 상기 입력 신호를 수신하여, 상기 제 1 샘플링 레이트로 샘플링되는 복수의 입력 파라미터의 값을 획득할 수 있는 입력 파라미터 획득 요소와, 상기 제 1 샘플링 레이트로 샘플링된 상기 입력 파라미터의 값을 수신하여, 상기 제 1 샘플링 레이트보다 느린 제 2 샘플링 레이트로 샘플링되는 입력 파라미터의 서브샘플링 값을 제공할 수 있는 데시메이터 요소와, 상기 입력 파라미터의 서브샘플링 값을 수신하여, 상기 시스템의 변화를 반영하고 있는 상기 시스템의 모델을 획득할 수 있는 적응 설비 추정 요소와, 상기 시스템의 모델을 수신하여, 상기 시스템의 변화를 반영하고 있는 보상기 파라미터를 제공할 수 있는 보상기 설계 요소를 구비하되, 상기 보상기 파라미터의 값은 상기 제 2 샘플링 레이트로 샘플링되고, 상기 보상기 설계 요소는 상기 보상기 파라미터의 값을 보상기에 제공할 수 있다.
이들 교시된 콘트롤러의 시스템의 다양한 다른 실시예도 개시되어 있다. 이들 교시된 방법의 다양한 실시예도 개시되어 있다.
이들 교시된 것의 용이한 이해를 위해서, 그것의 다른 필요구성요소와 함께, 첨부 도면 및 상세한 설명에 기준을 마련하여, 그 범위를 첨부된 청구의 범위에서 지적하고 있다.
도 1은 종래 시스템을 나타내는 개략적인 도면,
도 2는 이들 교시된 시스템의 일 실시예를 나타내는 개략적인 도면,
도 3은 이들 교시된 시스템의 다른 실시예를 나타내는 개략적인 도면,
도 4는 이들 교시된 시스템의 또 다른 실시예를 나타내는 개략적인 도면,
도 5는 이들 교시된 시스템의 일 실시예의 요소를 나타내는 개략적인 도면,
도 6은 이들 교시된 시스템의 일 실시예의 요소를 나타내는 도면,
도 7은 이들 교시된 시스템의 또 다른 실시예를 나타내는 개략적인 도면,
도 8은 이들 교시된 시스템의 또 다른 실시예를 나타내는 개략적인 도면,
도 9~도 14는 이들 교시된 시스템의 실시예로부터 기인되는 결과를 나타내는 도면,
도 15는 대부분의 일반식에서, 신호가 벡터이고, 이득이 행렬인 상태 공간 추정기(state space estimator)를 나타내는 개략적인 도면,
도 16은 상태 변수가 캐패시터 전압 및 인덕터 전류인 스위칭 파워 서플라이의 상태 추정기의 응답 결과를 나타내는 도면,
도 17a는 이들 교시된 다른 추정기 구성의 실시예를 나타내는 개략적인 도면,
도 17b는 벅 조정기(buck regulator)에 적용되는 이들 교시된 다른 추정기 구성의 실시예를 나타내는 개략적인 도면,
도 18은 도 17b의 실시예를 이용하여 획득된 결과를 나타내는 도면,
도 19는 이들 교시된 또 다른 추정기 구성의 실시예를 나타내는 개략적인 도면,
도 20은 도 19의 실시예를 이용하여 획득된 결과를 나타내는 도면이다.
일 실시예에 있어서, 이들 교시된 시스템은, 스위칭 파워 서플라이와, 상기 스위칭 파워 서플라이로부터의 출력 전압 및 상기 스위칭 파워 서플라이로의 입력을 수신하여, 상기 스위칭 파워 서플라이의 출력 전압 상태의 변화를 반영하고 있는 상기 스위칭 파워 서플라이의 모델을 제공할 수 있는 적응 설비 추정 요소와, 상기 스위칭 파워 서플라이의 모델을 수신하여, 상기 스위칭 파워 서플라이의 출력 전압 상태의 변화를 반영하고 있는 보상기 파라미터를 제공할 수 있는 보상기 설계 요소와, 상기 보상기 파라미터를 수신하여, 입력 제어 신호를 드라이버 요소에 제공할 수 있는 적응 보상기를 포함하고 있다. 상기 스위칭 파워 서플라이는, 출력 전압을 제공하도록 구성된 적어도 2개의 리액티브 요소(reactive components)를 갖고, 하나의 출력 전압 상태로부터 다른 출력 전압 상태로 스위칭할 수 있는 회로와, 상기 회로를 하나의 출력 전압 상태와 다른 출력 전압 상태로 스위칭할 수 있는 스위칭 요소와, 입력 제어 신호를 수신하고, 상기 입력 제어 신호에 응답하여, 하나의 출력 전압 상태와 다른 출력 전압 상태를 스위칭시키도록 상기 스위칭 요소를 구동할 수 있는 드라이버 요소를 포함하고 있다.
도 2는 이들 교시된 시스템의 일 실시예를 나타내는 블럭도이다. 도 2를 참조하면, 스위칭 파워 서플라이(110)는 인덕터(112), 캐패시터(114), 스위칭 요소(116), 드라이버 요소(PWM)(118)를 포함하고 있다. 스위칭 파워 서플라이(110)의 출력 전압은 캐패시터(114)를 경유한 전압이다. 적응 설비 추정 요소(120)는 스위칭 파워 서플라이(110)의 출력 전압(124) 및 스위칭 파워 서플라이(110)의 입력 제어 신호(126)를 수신하고, 스위칭 파워 서플라이(110)의 모델을 제공하며, 상기 모델은 스위칭 파워 서플라이(110) 내의 변화를 반영하고 있다. 스위칭 파워 서플라이(110)의 모델은 보상기 요소 파라미터를 적응 보상기(140)에 제공하는 보상기 설계 요소(130)에 공급된다. 보상기 설계 파라미터는 스위칭 파워 서플라이(110) 내의 변화를 설명하는데 필요한 보상 변화를 반영하고 있다. 어떠한 실시예들에서는, 장애 주입 요소(150)는 실질적으로 스위칭 파워 서플라이(110) 내의 변화 검출시에 부가될 수 있는 작은 노이즈를 제공한다. 어떠한 실시예들에서는, 적응 설비 추정 요소(120)는 스위칭 파워 서플라이(110)의 모델을 제공하기 위해서 LMS 알고리즘(LMS 알고리즘에 대해서는, 예컨대, S. Haykin, Introduction to Adaptive Filters, ISBN 0-02-949460-5, 101~110페이지 참조)을 이용하고 있다. 다른 실시예들에서는, 적응 설비 추정 요소(120)는 RLS 알고리즘(RLS 알고리즘에 대해서는, 예컨대, S. Hayin, Introduction to Adaptive Filters, ISBN 0-02-949460-5, 139~143페이지 참조)을 이용하고 있다.
이들 교시된 대표적 스위칭 파워 서플라이의 실시예가 하나의 대표적인 타입으로서 설명되지만, 부스트(boost), 벅-부스트(buck-boost), 플라이백(flyback), 포워드(forward) 등과 같은 다른 파워 서플라이 구조도 이들 교시된 범위 내에 있음을 유의해야 한다.
일 실시예에 있어서, 이들 교시된 콘트롤러는, 적어도 사전 결정된 동작 레이트와 동일한 제 1 샘플링 레이트로 시스템으로부터의 출력 신호 및 입력 신호를 샘플링할 수 있는 샘플링 요소와, 제 1 샘플링 레이트로 샘플링된 출력 신호 및 입력 신호를 수신하고, 제 1 샘플링 레이트로 샘플링된 복수의 입력 파라미터의 값을 획득할 수 있는 입력 파라미터 획득 요소와, 제 1 샘플링 레이트로 샘플링된 입력 파라미터의 값을 수신하고, 제 1 샘플링 레이트보다 느린 제 2 샘플링 레이트로 샘플링되는 입력 파라미터의 서브샘플링 값을 공급할 수 있는 데시메이터 요소(decimator component)와, 입력 파라미터의 서브샘플링 값을 수신하고, 시스템내의 변수를 반영하는 시스템의 모델을 획득할 수 있는 적응 설비 추정기 요소를 포함하고 있다.
후술하는 실시예들이 특정 제어 요소로 설정하더라도, 후술하는 실시예는 넓은 범위의 다른 제어 요소에 적용될 수 있음을 유의해야 한다.
도 3은 이들 교시된 콘트롤러의 일 실시예를 나타내는 블럭도이다. 도 3을 참조하면, 이하의 실시예는, 사전 결정된 동작 레이트 이상인 제 1 샘플링 레이트로 시스템(210)으로부터의 출력 신호 및 입력 신호를 샘플링하는 샘플링 요소(220)와, 제 1 샘플링 레이트로 샘플링된 출력 신호 및 입력 신호를 수신하고, 제 1 샘플링 레이트로 샘플링되는 복수의 입력 파라미터의 값을 획득할 수 있는 입력 파라미터 획득 요소(230)와, 제 1 샘플링 레이트로 샘플링된 입력 파라미터의 값을 수신하고, 제 1 샘플링 파라미터보다 느린 제 2 샘플링 레이트로 샘플링되는 입력 파라미터의 서브샘플링 값을 공급할 수 있는 데시메이터 요소(240)와, 입력 파라미터의 서브샘플링 값을 수신하고, 시스템내의 변수를 반영하고 있는 시스템(210)의 모델을 획득하는 적응 설비 추정기 요소(250)와, 시스템의 모델을 수신하고, 시스템 내의 변화를 반영하고 있는 보상기 파라미터를 공급하며, 상기 보상기 파라미터의 값이 제 2 샘플링 레이트로 샘플링되는 보상기 설계 요소(260)를 포함하며, 상기 보상기 설계 요소는 상기 보상기 파라미터의 값을 보상기(270)에 공급할 수 있다. 보상기(270)는 사전 결정된 동작 레이트로 작동한다.
하나의 대표적인 실시예에 있어서, 이들 교시된 것은 대표적인 실시예에 한정되는 것이 아니며, 시스템(DC-DC 파워 서플라이)(210)의 파라미터가 매우 느리게 변화한다. 따라서, 상기 파라미터는 더 느린 오프라인 수치 연산(slower offline computation)을 업데이트하도록 할 수 있다. 선형 보상기 타입 설계에 있어서, 아날로그-디지털 컨버터(ADC)(220)는 파워 서플라이(210)의 출력 및 입력 (및 어떠한 실시예들에서 기재되는) 전압을 측정하여, 이들을 보상기(270)에 공급한다. 이는 에러 피드백 및 입력 공급 변화의 보정을 참조하고 있다. ADC 결과는 자기 및 상호상관기(230)도 사용하여, 파워 서플라이(210)의 동작을 측정한다. 그 결과 산물인 상관 계수가 보상기 설계에 이용된다. 파라미터 수치 산정 및 보상기 설계는 더 느린 샘플링 레이트로 오프라인에서 행해진다. 이는, 디지털 로직이 간단한 미크로-시퀀서(simple micro-sequencer)의 형태로 존재하기 때문에, 그 작업의 비용이 더 낮아지게 한다. 바람직하게는, 보상기도, 보상기 설계 단계시에 이루어지는 디지털 조정에 의해서, 아날로그 형태로 구현될 수 있다.
도 4에 나타낸 다른 실시예에 있어서, 이들 교시된 콘트롤로도, 제 1 샘플링 레이트로 샘플링되는 출력 신호 및 적응 설비 추정기 요소(250)로부터의 상태 추정 데이터를 수신하고, 추정된 부하 전류를 제 1 샘플링 레이트로 공급할 수 있는 부하 전류 추정 요소(280)와, 추정된 부하 전류 데이터를 제 1 샘플링 레이트로 수신하고, 추정된 부하 전류 데이터를 사전 결정된 동작 레이트로 보상기(270)에 공급할 수 있는 다른 데시메이터 요소(288)를 포함하고 있다.
일례에 있어서, ADC는 상태 추정기(284)로의 입력을 제공한다. 그 후 추정된 상태는 보상기(270)내에서의 피드백 이득 행렬에 사용되어, 피드백 시스템을 완성한다. 다른 예에서는, 부하 전류 추정기도 포함되어 있다. 부하 전류 추정기(286)는 부하 전류의 변화 영향을 최소화하도록 한다. 부하 전류 추정기(286) 및 상태 추정기(284)로부터의 값은 추정된 부하 전류 데이터를 사전 결정된 동작 레이트로 보상기(270)에 공급하는 다른 데시메이터(288)에 제공된다.
도 5에 도시한 바와 같은 일례에 있어서, ADC는 오버 샘플링(oversampling) ADC, 즉, 본 실시예에 나타낸 델타-시그마 ADC(290)이며, 오버 샘플링 변조기, 즉 본 실시예에 나타낸 델타-시그마 변조기(294) 및 데시메이션(decimation) 필터(296)를 포함하고 있다. 오버 샘플링 변조기(290)는 아날로그 입력 전압을 고속의 디지털 비트 스트림으로 변환한다. 디지털 비트 스트림은 1비트 폭만큼 작을 수도 있다. 디지털 비트 스트림이 매우 고속으로 샘플링되기 때문에, 해당 비트 스트림을 로우패스 필터링하여, 고정밀, 낮은 샘플링 레이트의 아날로그 신호로 복원할 수 있다.
도 6에 나타낸 일 실시예에 있어서, 샘플링 요소(220, 도 3)는 오버 샘플링(일 실시예에서는 시그마-델타) 변조기(310)이고, 제 1 샘플링 레이트는 오버 샘플링 레이트이다. 도 6에 나타낸 본 실시예에 있어서, 입력 파라미터 획득 요소(230, 도 3)는 자기상관 및 상호상관 추정기(320)이다. 입력 파라미터 획득 요소의 다른 실시예도 가능하며, 이들 교시된 범위 내에 있음을 유의해야 한다. 또한, 오버 샘플링(일 실시예에서는 시그마-델타) 변조기(310)가 상태 추정기(284) 및 부하 추정기(286)에 입력을 공급할 수 있는 실시예임을 유의해야 한다.
DC-DC 컨버터 애플리케이션을 포함하고, 특히 상호 및 자기 상관 기능을 이용하는 실시예의 많은 애플리케이션에 있어서, 데시메이션 필터(데시메이터) 기능이 빌트-인(built-in)될 수 있다. 이것은, 1비트 승산기가 단일 게이트이기 때문에 비용을 줄이고 있지만, 고정밀도 디지털 승산기는 설계에 비용이 많이 들 수 있다.
도 7은 오버 샘플링(일 실시예에서는 시그마-델타) 변조기(310)가 샘플링 요소로서 사용되는 이들 교시된 시스템의 일 실시예를 나타낸다. 도 7에 나타낸 본 실시예에 있어서, 상기 시스템은 스위칭 파워 서플라이 또는 일반적 파워 서플라이이다. 스위칭 파워 서플라이내의 드라이버 요소는 일반적으로 PWM(pulse width modulator)이다. 많은 예에서의 특정 관심 분야에 대해서, 특히, 드라이버 요소가 PWM인 경우에만 한정되지 않고, 제 1 샘플링 레이트(또는 일례에서는 오버 샘플링 레이트)가 실질적으로 상기 시스템의 동작 레이트(드라이버가 PWM인 실시예에서의 PWM 레이트)의 2배와 동일한 특정 실시예가 그것이다. 도 7에 나타내는 본 실시예에서는, 데시메이터는 자기상관 및 상호상관 추정기(320)에 내장된다.
도 8은 오버 샘플링(일 실시예에서는 시그마-델타) 변조기(310)가 샘플링 요소로서 이용되고, 부하 전류 및 상태 추정도 행해지는 이들 교시된 시스템의 일 실시예를 나타낸다. 도 8에 나타내는 본 실시예에서는, 데시메이터는 자기상관 및 상호상관 추정기(320)에 내장되고, 다른 데시메이터(288, 도 4)도 빌트-인된다. 디지털 컨버터 제어를 위한 고속의 비트 스트림의 사용은, 속도 형태로 구현되는 경우, 상관기뿐만 아니라 보상기, 특히 간단한 PID(proportional-integral-derivative) 보상기에도 적용된다. 이 보상기는, 에러 신호가 이득, 이득과 미분 계수의 곱, 이득과 2배의 미분 계수의 곱의 합으로 처리된다. 그 후 처리 결과가 적분된다. 본 실시예에서의 데시메이션 기능은 최종 적분기 및 파워 서플라이의 역학 관계에 의해 얻어진다.
일 실시예에 있어서, 이들 교시된 방법은, 적어도 사전 결정된 동작 레이트와 동일한 제 1 샘플링 레이트로 시스템으로부터의 출력 신호 및 상기 시스템으로부터의 입력 신호를 샘플링하는 단계와, 샘플링 출력 신호 및 샘플링된 입력 신호로부터 제 1 샘플링 레이트로 샘플링되는 복수의 입력 파라미터의 값을 획득하는 단계와, 제 1 샘플링 레이트보다 느린 제 2 샘플링 레이트로 샘플링되는 복수의 서브샘필링 입력 파라미터의 값을 획득하기 위해 입력 파라미터의 값을 간축하는 단계와, 서브샘플링된 입력 파라미터로부터 시스템의 모델을 획득하는 단계와, 시스템의 모델로부터 보상기 파라미터를 획득하는 단계와, 상기 보상기 파라미터를 적응 보상기에 공급하는 단계를 포함한다.
본 교시된 방법의 전술한 실시예의 일례에 있어서, 시스템의 모델을 생성하는 입력 파라미터는 자기상관 및 상호상관이다. 일례에 있어서, 간단화된 하드웨어는 자기 및 상호상관의 연산에 이용될 수 있다. 많은 예에 있어서, 보상기는 매 사이클마다 업데이트되지 않아, 이에 따라 계획된 추정의 연산은 매우 낮은 샘플링 레이트로 수행될 수 있다. 이는, 전문화된 하드웨어로 구현되는 알고리즘의 고속 부분 및 매우 낮은 비용의 일반적 목적용 마이크로프로세서로 구현되는 알고리즘의 저속 부분을 제공한다.
일례로서, 고속 알고리즘은, 후술하는 바와 같이, ADC 변환 소자로서 델타-시그마 변조기를 이용할 수도 있다. 고속, 작은 비트 폭, 오버 샘플링 데이터 변환 방법은 더 간단한 하드웨어를 제공한다. 일반적인 델타-시그마 ADC 데시메이터는 상관 필터로 통합되거나 치환될 수 있다. 따라서, 상관 필터는 하드웨어가 간소화된다.
다수의 종래기술(알고리즘)은 미지의 다이나믹 시스템의 적응 식별성을 위해 사용될 수 있다. 이들 종래기술의 하나로서는 LMS(the least mean squares) 알고리즘이 있다. 이 기술은 쉽게 구현될 수 있다. 그러나, LMS 알고리즘은 느리게 수렴될 수 있다. LMS 알고리즘은, 우수한 초기 추측이 주어지기 때문에, 파워 서플라이 컨버터 애플리케이션에 효과적이어서, 어떠한 적응이 획득되기 전에 파워 서플라이가 적절히 작동한다. 많은 애플리케이션에 있어서, 시스템의 단기간의 변화와 시스템의 변화 경유 시간의 비교시에 파워 서플라이의 역학 관계를 식별할 수 있는 알고리즘을 이용하는 것이 바람직하다. 예컨대, 이 경우, 개시 시 및 조정 개시 전에, 파워 서플라이에 관련된 파워 일렉트로닉을 제어할 객체의 역학 관계를 알고리즘이 결정하는 것이 바람직하다.
고속 설비 식별을 위한 종래기술의 하나는 RLS(Recursive Least Squares) 알고리즘이다. 이 기술은 고속 수렴에 제공되지만, 높은 연산 부담을 제공할 수 있다. 또한, RLS 알고리즘의 일반식도 매우 높은 고속 성능을 제어하는 점의 약간의 전제를 가진다.
시스템 식별을 위한 자기상관 및 상호상관의 사용 근거는, Wiener 필터의 평균 제곱 오차(mean square error)를 최소화하는 통계 해석법에서 도출되고, 이하의 식 (1)로 주어지며,
Figure 112013096046272-pat00001
은 추정된 필터 계수의 벡터, Rxx는 입력 신호의 상관 행렬, rxy는 입력 및 출력 신호의 상호상관 벡터이다.
Figure 112013032564020-pat00002
식별할 설비(시스템)의 관찰된 입력 및 출력 신호로부터 자기상관 행렬 및 상호상관 벡터를 수치적으로 추정하는 것이 가능하다. 이들 추정은 추정된 가중치 벡터(estimated weight vector)를 직접 연산하는데 이용될 수도 있다. 본 교시된 방법의 일 실시예에 있어서, 연산 부하는 2개의 세그먼트, 즉 새로운 데이터 샘플마다 행해야 하는 세그먼트, 가중치 추정의 업데이트 요구시에만 행해야 하는 세그먼트로 분리된다. 데이터보다 저속의 레이트로 가중치 업데이트를 스케줄링함으로써, 알고리즘의 전체적인 연산 부담을 줄일 수 있다. 그러나, 연산 시에, 가중치 추정은 해당 시점에서의 데이터 모두를 여전히 사용해야 할 것이다. 따라서, 이 방법은 가중치 업데이트 레이트에만 손해가 있으며, 추정 품질에는 손해가 없다. 식 (2)는 자기상관 행렬 및 상호상관 벡터의 수치적 추정을 나타낸다. 개개의 항목은 식 (3) 및 (4)를 이용하여 산출될 수 있다. 추가적으로, 이들 표현식은, 이하의 식 (5) 및 (6)과 같이, 각각의 새로운 데이터 포인트로 점차적으로 업데이트되는 순환 방식으로 개서되며, 제 2 인덱스는 이산 오프셋이다.
Figure 112013032564020-pat00003
수치적 추정에 근거한 최적 가중치 벡터는 이하의 식 (7)로 표현될 수 있다. 자기상관 행렬이 Toeplitz 구조를 가지므로, 전체 표현식의 연산에 2P 순환 추정만이 필요하다. 또한, 이 구조는 이 대칭성을 사용하는 능률적인 행렬 반전 기술을 사용하여 필요한 연산의 수를 줄이도록 한다.
Figure 112013032564020-pat00004
다른 실시예에 있어서, 이들 교시된 방법은, 시스템으로부터의 출력 신호 및 상기 시스템으로부터의 입력 신호를 샘플링하는 단계와, 샘필링된 출력 신호 및 샘플링된 입력 신호로부터, 최소 제곱법의 역행렬로부터의 행 및 열의 사전 결정된 유한 수 및 행 벡터의 사전 결정된 유한 수의 값을 획득하는 단계와, 최소 제곱법의 역행렬로부터의 행 및 열의 사전 결정된 유한 수 및 행 벡터의 사전 결정된 유한 수의 값으로부터 시스템의 모델을 획득하는 단계를 포함하고 있다. 시스템의 모델이 획득될 때마다, 적응 제어 방법이 구현될 수 있다.
이론에 구속될 필요가 없는 한, 전술한 실시예에 기인하는 하나의 원리를 이하에 나타낸다. 상기 식 (7)의 결과는 무한 데이터일 경우에, 일괄 최소 제곱법으로서의 동일 답을 제공한다. 그러나, 모든 데이터의 유한 간격에 대해서, 상기 결과 및 일괄 최소 제곱 결과는 상이할 것이다. 이것은, 식 (9)에서의 최소 제곱 가중치 벡터로 기인되는 동일 시간 간격 [0,N-1]을 통해 식 (8)로 주어진 일괄 모드 최소 제곱법을 직접 연산함으로써 참조될 수 있다. 식 (7)과 (9)의 해의 비교는 자기상관 행렬에서 차이가 있다. 사실, 식 (9)의 최소 제곱 자기 상관 행렬은 어떠한 유한 데이터 세트에 대해서 Toeplitz가 불필요하다. 고정 입력 신호에 대해서, 수치적 합이 정확한 통계값에 도달할 때에, 2개의 해(식 (7) 및 (9))가 동일하다. 그러나, 많은 애플리케이션에 있어서, 짧은 유한 간격의 데이터가 최상의 추정을 가지도록 하는 것이 바람직하다. 식 (9)로 주어지는 추정은 어떠한 유한 데이터 세트를 통해 합 제곱 오차를 최소화한다.
Figure 112013032564020-pat00005
Figure 112013032564020-pat00006
식 (9)의 개개의 항들은, 일 실시예에 있어서, 반복 해로서 표현될 수 있으며, 연산 부하는 가중치 벡터 해가 서브샘플링 레이트로 행해지도록 전술한 바와 같이 분리될 수 있다. 그러나, 현재 자기상관 행렬에서
Figure 112013032564020-pat00007
의 유일 무이한 엔트리가 있다. 각 항에 따른 요소가 식 (10)으로 주어진 바와 같이 항의 제 1 요소의 유예 버전을 간소하게 하기 때문에, 이들 각각을 개별적으로 연산하는 것이 불필요하다.
Figure 112013032564020-pat00008
전술한 특징 및 행렬의 대칭성이 주어짐으로써, P 런닝 추정(P running estimates)만이 연산에 필요하고, 각각의 추정의 적당한 과거 값을 저장해야 한다. 이들 값으로부터 자기상관 행렬이 직접 연산될 수 있다. 이하, 모든 유한 간격의 데이터를 통해 최소 제곱법을 정확히 구현하기 위해서, 교시된 방법의 본 실시예도 반복 최소 제곱법을 참조한다.
일반적으로, 전술한 실시예는 FIR 및 IIR 필터에 적용 가능하다. 전술한 실시예가 IIR 필터에 적용되는 경우에, 입력 행렬은 과거와 현재 입력뿐만 아니라 과거의 출력의 혼합식을 포함한다.
전술하는 실시예는 스위칭 파워 서플라이를 제외한 폭 넓은 제어 요소에 적용될 수 있음을 유의해야 할 것이다.
본 교시된 시스템 및 방법을 용이하게 설명하기 위해서, 몇 개의 대표적인 실시예의 결과 및 상세를 후술한다. 이들 교시된 방법 및 시스템은 후술하는 예시적 실시예에 한정(또는 실시예에 의해서 한정)되는 것은 아님을 유의해야 할 것이다.
일 예시적인 실시예에 있어서, 식 (9)의 반복 최소 제곱법은 통상적인 수치 상관 추정을 이용하는 식 (7)의 방식과 비교된다. 일례로서, 2개의 실시예는 무잡음 환경 하에서 시뮬레이션된다. 식별되는 시스템은 식 (9)에서 주어진 계수를 갖는 5 탭 FIR 필터이며, 균등 분배 난수 시퀀스로 제공된다.
Figure 112013032564020-pat00009
도 9는 무잡음 환경의 예에 있어서, 2개의 필터 계수 대 시간을 나타낸다. 수평 점선은 반복 최소 제곱법이고, 톱니 실선은 종래의 수치 상관 추정 방법이다. 무잡음의 경우의 시뮬레이션에 있어서, 반복 최소 제곱법은 5번의 단계(FIR 필터 길이) 이후에 보정되는 한편, 수치적으로 연산된 상관성에 근거하는 해는 더욱 수렴으로의 반복이 행해진다. 도 11은 무잡음의 경우에 각 시간 단계에서 실제와 추정 가중치 벡터간의 합 제곱 오차를 나타낸다. 도 11에 있어서, 실선은 종래의 상관 추정을 나타내고, 점선 또는 하부 선은 반복 최소 제곱법이다.
일례에 있어서, 반복 최소 제곱법 및 종래의 수치 상관 추정 해는 1차 여기 신호의 10% 진폭을 갖는 균등 분배 랜덤 잡음에 의해 관찰 결과(필터 출력)에 오류가 있는 경우에 대해 시뮬레이션된다. 2개의 필터 계수 대 시간의 시뮬레이션 결과를 도 10에 도시하였다. 도 12는 10%의 화이트 측정 노이즈가 나타난 경우에 대한 전술한 오차 신호를 나타낸다.
다른 예시적인 실시예에 있어서, 콘트롤러는 제 2 차수 보상기를 가정하여, 폐루프 이송 함수를 푸는 것에 의해 설계된다. 폐루프 이송 함수의 분모는 요구되는 전달 함수와 동일하게 된다(요구되는 전달 함수를 폐루프 전달 함수의 분모와 동일하게 하여 얻어지는 다항식은 디오판투스 방정식(Diophantine equation)으로 알려져 있다. 예컨대, Kelly, A., Rinne, K, Control of dc-dc converters by direct pole placement and adaptive feedforward gain adjustment, Twentieth Annual IEEE Applied Power Electronics Conference and Exposition, 2005; APEC 2005, Volume 3, Date : 6~10 March 2005, Pages : 1970-1975).
동일화에 의해 얻어지는 "설비" 이송 함수가 2개의 다항식의 비 n(q)/d(q)에 의해 주어지며, 각 다항식이 z 천이 변수의 다항식이고, 제 2 차수 직진식 콘트롤러(the second order deadbeat controller)도 2개의 다항식의 비 b(q)/a(q)에 의해 표현되는 경우, 폐루프 이송 함수는,
Figure 112013032564020-pat00010
와 같이 개서될 수 있으며, 상기 표현식의 분모는 z의 다항식의 형태이다. 전술한 동등식의 분모와 요구된 특성 다항식을 동일하게 하는 것은 소위 디오판투스 방정식을 제공한다. 디오판투스 방정식을 풀 때, 요구된 특성 다항식 및 설비를 기술하는 다항식이 주어지면, 콘트롤러 제어기 다항식을 푸는 것을 목적으로 한다. 따라서, 정의 극점 배치에 의해서 콘트롤러를 설계하는 것이 가능하다. 이하에 대표적인 실시예를 기술한다.
b(q)/a(q) = 제 2 차수 직진식 보상기
n(q)/d(q) = 설비 이송 함수
디오판투스 방정식:
Figure 112013032564020-pat00011
디오판투스 방정식 계수:
Figure 112013032564020-pat00012
방정식 계수의 행렬 형태:
Figure 112013032564020-pat00013
검증을 위한 상기 표현식의 곱:
Figure 112013032564020-pat00014
시스템 동일성으로부터, 상기 설비는 n/d =
Figure 112013032564020-pat00015
이다.
디오판투스 방정식 행렬 계수:
Figure 112013032564020-pat00016
디오판투스 해:
Figure 112013032564020-pat00017
극점 위치(폐루프 및 보상기):
Figure 112013032564020-pat00018
폐루프 극점: 보상기 극점:
Figure 112013032564020-pat00019
도 13은 10A 내지 13A의 부하 전류의 변화 단계에서, 이들 교시된 방법을 이용하여 설계되는 직진식 콘트롤러의 오버 응답을 나타낸다. 도 13에 있어서, 상부 트레이스(upper trace)는 출력 전압이고, 하부 트레이스는 지령된 듀티 사이클이다.
도 14는 제어 신호가 최대 듀티 사이클로 포화되어 있는 5A 내지 25A로부터의 큰 부하 전류 단계에서, 이들 교시된 방법을 이용하여 설계되는 직진식 콘트롤러의 응답을 나타낸다(도 14에 있어서, 상부 곡선은 출력 전압을 반영하고, 하부 곡선은 지령된 듀티 사이클을 반영하고 있다).
전술한 바와 같이, 상태 추정기는 측정 가능한 변수와 그들의 모델 대응 수량 간의 에러의 구동에 이용되는 여분 입력으로 제어되는 시스템의 모델을 제공한다. 상태를 관찰할 수 있으면, 안정한 추정기에 기인하는 이 여분의 입력을 위한 이득을 설계하는 것이 가능하다. 그러나, 추정된 상태와 실제 추정 가능한 상태간의 영 오차는 특히 미지의 장애 요소의 존재로 인해 항상 얻어지지 않는다. 이것은, 일반적으로 상태 공간 추정을 적용할 때 및 특히 파워 서플라이에 상태 공간 추정을 적용할 때의 제한이다. 이들 교시된 것에 이용되는 상태 추정기의 어떠한 실시예를 후술한다.
스위칭 파워 서플라이는 독립 변수로서의 시간에 관한 미분 방정식의 세트에 의해 모델링될 수 있다. 일례로서, 벅형 파워 서플라이의 모델링에 이용되는 미분 방정식은 이하와 같다.
Figure 112013032564020-pat00020
여기서: u는 입력 벡터
x는 상태 벡터
y는 출력 벡터
Ae, Be, Ce, De는 이득 행렬
PWM(하나의 고정 모드에서의 기간 동안)이 공급 전압과 동일한 일정 이득으로서 모델링된다고 가정하면, 상태 벡터는 캐패시터 전압 및 컨덕터 전류이고, 당해 입력은 듀티 사이클 커맨드이고, 출력은 출력 전압이며, 이득 행렬은 다음과 같다.
Figure 112013032564020-pat00021
여기서: v는 캐패시터 전압
i는 인덕터 전류
Vdd는 공급 전압
듀티는 PWM 듀티 사이클
L은 인덕터의 인덕턴스
C는 캐패시터의 캐패시턴스
Rc는 캐패시터의 기생 저항(parasitic resistance)
Rl은 인덕터의 기생 저항
Ae, Be, Ce, De는 전술한 방정식으로부터 쉽게 증명될 수 있다. 상태 추정을 위한 추가 입력은 그들의 측정 값과 그들의 모델링 값간의 오차이며, 이 오차는 이득 L이 곱해지고, 상태 벡터가 더해진다. 본 실시예에서, 제 1 방정식은 이하와 같이 변형된다.
Figure 112013032564020-pat00022
여기서: xest는 추정 상태
yest는 추정 출력
Le는 추정기 이득 행렬
Le는 종래기술에 의한 연산기일 수 있다.
도 15는 상태 공간 추정기를 나타내는 개략적인 도면이다. 벅형 컨버터 방정식을 이용하는 대표적인 시뮬레이션의 결과를 도 16에 나타낼 수 있다. 인덕터 전류에서 DC 오차가 존재함을 알 수 있다. 또한, 부하 전류가 결정되어 있지 않다.
이들 교시된 추정기의 다른 실시예는, 입력으로서 듀티 사이클 대신에, 우선, 모델링된 출력 전압과 측정된 출력 전압간의 오차가 미지의 부하 전류로 귀착되는 상태 공간 추정기를 위한 차동 구조를 이용한다. 입력으로서 듀티 사이클 입력 대신에 부하 전류를 이용함으로써, DC 오차를 충분히 줄인다. 또한, 비례 적분 제어는 출력 전압과 모델링된 출력 전압간의 평균 DC 오차를 없애는데 이용된다. 도 17a는 이들 교시된 다른 추정기 구조의 실시예를 개략적으로 나타내는 도면이다.
도 17a를 참조하면, 2개의 입력 듀티 사이클(410) 및 출력 전압(420)이 존재한다. PWM 또는 pulse with modulator는 일정 이득(430)으로서 모델링되고, 그 출력은 스위칭 파워 서플라이(460)의 모델로 들어간다. 추정된 출력 전압과 측정된 출력 전압의 차, 즉 감산기(440)의 출력은 본 실시예에서 나타낸 비례 적분 보상기인 보상기(450)를 구동하는데 이용된다. 보상기의 출력은 부하 전류 장애 성분의 추정(480)이고, 스위칭 파워 서플라이의 모델(460)의 부하 전류 입력으로 공급된다. 피드백 동작은 요구되는 추정 부하 장애 요인이 보상기에 의해 발생됨을 보증하고 있다. 스위칭 파워 서플라이의 모델(460)은 상태(470)의 추정 및 출력 전압(490)의 추정도 공급한다.
도 17b는 스위칭 파워 서플라이의 모델(460)의 일례로서의 일반적 벅형 컨버터의 이산 모델을 나타낸다. 제 1 적분기(510)는 인덕터 전류의 모델링에 이용되고, 제 2 적분기(520)는 캐패시터 전류의 모델링에 이용된다. 인덕터 전류 및 부하 전류는 더해져서 캐패시터 전류를 생성한다. 인덕터 전류의 기호는 일반적 부하의 기호와 매칭되도록 선택됨을 유의하자. 이것은 출력 전압의 감소를 발생시키는 인덕터 전류의 증가를 의미한다. Rind 및 Rcap 모델을 포함하는 루프에 있어서, 손실 및 출력 전압은 기생 저항의 영향이다.
도 18은 도 17a, 도 17b의 실시예를 대표적인 예로서 이용하여, 회득되는 결과를 나타내는 도면이다. 출력 전압이 거의 정확하게 추정되고, 인덕터 전류가 실질적으로 기대 DC 정보를 포함하며, 부하 전류가 추정됨을 유의하자.
도 19는 듀티 사이클이 디지털 보상기에서 생길 때에 취해지고, 이산 컨버터 모델, 로우패스 필터 및 추정 보상기가 디지털식으로 구현되는 추가 실시예를 나타낸다. 본 실시예에 있어서, 디지털 샘플링 레이트는 PWM 레이트의 곱이 되도록 선택된다. 상기 추정기와 저해상도의 DAC의 조합이 추정 오차의 샘플링 버전의 노이즈를 제공한다. 아날로그 요소는 비교기와 DAC이다. 대안으로서, 시그마 델타 변조기 또는 다른 오버 샘플링 변조기가 이용될 수 있었다. 이러한 접근법에 있어서, 로우패스 필터는 설비 모델이고, 추가적 필터링의 큰 지연은 초래되지 않았다. 도 19는 에러 피드백 경로에서, 비교기 및 DAC와 같은 시그마 델타 또는 다른 오버 샘플링 변조기를 이용하는 오버 샘플링 상태 추정기의 대표적인 실시예이다. 상기 실시예는 스위칭 파워 서플라이의 제어 외에 시스템을 제어하는 애플리케이션이고, 다른 실시예들보다 더 작은 지연을 초래할 수 있다.
도 20은, 대표적은 예로서, 도 19의 실시예를 이용하여 획득된 결과를 나타내는 도면이다.
전술한 설명에서 대표적 실시예로서 벅형 컨버터를 이용하더라도, 이들 교시된 것들은 상기 실시예에 한정되지 않음을 유의해야 할 것이다. 또한, 전술한 설명에서 오버 샘플링 변조기의 대표적 실시예로서 시그마 델타 변조기를 이용하고 있지만, 다른 오버 샘플링 변조기들은 본 발명의 범위 내에 있다(예컨대, 미국 출원 공개 번호 2XXX/XXXXXX, 즉 대응 미국 특허 출원 11/550,893(발명의 명칭 디지털 제어를 위한 시스템 및 방법)에 개시된 오버 샘플링 변조기에 한정되지 않음을 참조).
본 발명은 다양한 실시예에 대해서 설명하고 있지만, 이들 발명은, 본 발명의 사상 내에서 또 다른 실시예의 넓은 변형도 실현할 수도 있을 것이다.

Claims (12)

  1. 디지털식 제어 시스템에 있어서,
    출력 전압을 공급하도록 구성되고 하나의 출력 전압 상태로부터 다른 출력 전압 상태로 스위칭될 수 있는 적어도 2개의 리액티브 요소(reactive components)를 포함하는 회로와, 상기 회로를 상기 하나의 출력 전압 상태와 상기 다른 출력 전압 상태 간에 스위칭하는 스위칭 요소와, 입력 제어 신호를 수신하고 상기 스위칭 요소를 구동하여 상기 회로로 하여금 상기 입력 제어 신호에 응답하여 상기 하나의 출력 전압 상태와 상기 다른 출력 전압 상태간을 스위칭하게 하는 드라이버 요소를 포함하는 스위칭 파워 서플라이와,
    상기 출력 전압 및 상기 스위칭 파워 서플라이로의 입력을 수신하고, 상기 스위칭 파워 서플라이의 모델을 제공하는 적응 설비 추정 요소 - 상기 모델은 상기 스위칭 파워 서플라이의 출력 전압 상태의 변화를 반영함 - 와,
    상기 스위칭 파워 서플라이의 모델을 수신하고 보상기 파라미터를 제공하는 보상기 설계 요소 - 상기 보상기 파라미터는 상기 스위칭 파워 서플라이의 출력 전압 상태에서의 변화를 보상하기에 필요한 변화를 반영하고, 상기 보상기 설계 요소는 상기 보상기 파라미터를 생성하기 위해 극점 및 영점 배치를 사용함 - 와,
    상기 보상기 파라미터를 수신하고, 상기 입력 제어 신호를 상기 드라이버 요소에 제공하는 적응 보상기와,
    상기 스위칭 파워 서플라이의 출력 전압 상태의 변화를 검출하는 데 도움이 되도록 노이즈 신호를 제공하는 장애 성분 주입 요소를 포함하는
    디지털식 제어 시스템.
  2. 제 1 항에 있어서,
    상기 적응 설비 추정 요소는 LMS 알고리즘을 이용하는
    디지털식 제어 시스템.
  3. 제 1 항에 있어서,
    상기 적응 설비 추정 요소는 RLS 알고리즘을 이용하는
    디지털식 제어 시스템.
  4. 삭제
  5. 삭제
  6. 스위칭 파워 서플라이를 제어하는 상태 추정기에 있어서,
    파워 서플라이의 모델 - 상기 모델은 상기 파워 서플라이 내 변화를 반영함 - 을 제공하고 추정된 장애 성분을 입력으로서 수신하는 파워 서플라이 모델 요소와,
    상기 파워 서플라이의 감지된 출력과 상기 파워 서플라이 모델 요소에 의하여 생성된 추정된 출력간의 차이로부터 상기 추정된 장애 성분을 제공하는 장애 성분 추정 요소를 포함하고,
    상기 파워 서플라이 모델 요소는 사전 결정된 이득이 승산된 듀티 사이클을 입력으로서 수신하고 상기 파워 서플라이의 추정된 상태 및 상기 추정된 출력을 상기 듀티 사이클에 기초하여 제공하고,
    상기 사전 결정된 이득은 이득 행렬이고,
    상기 이득 행렬은, 인덕턴스, 캐패시턴스, 상기 인덕턴스의 기생 저항(a parasitic resistance) 및 상기 캐패시턴스의 기생 저항을 포함하는 상기 파워 서플라이의 요소의 값들로부터 유도된 구성요소들을 포함하는
    상태 추정기.
  7. 제 6 항에 있어서,
    상기 추정된 장애 성분은 추정된 부하 전류이고,
    상기 장애 성분 추정 요소는 비례 적분 요소를 포함하는
    상태 추정기.
  8. 제 7 항에 있어서,
    상기 감지된 출력과 상기 추정된 출력간의 차이는 오버 샘플링 변조기로부터 획득되고,
    상기 차이는 오버 샘플링된 차이이고,
    상기 오버 샘플링된 차이는 상기 장애 성분 추정 요소에 제공되고,
    상기 장애 성분 추정 요소의 출력은 오버 샘플링되는 추정된 장애 성분이며,
    상기 상태 추정기는 상기 오버 샘플링되는 추정된 장애 성분을 수신하고 상기 추정된 장애 성분을 제공하는 로우패스 필터를 더 포함하는
    상태 추정기.
  9. 제어 시스템을 위한 상태 추정기에 있어서,
    파워 서플라이의 감지된 출력과 상기 파워 서플라이의 모델 - 상기 모델은 상기 파워 서플라이 내 변화를 반영함 - 에 의하여 생성된 추정된 출력간의 차이를 제공하는 요소를 포함하되,
    상기 요소는 상기 감지된 출력과 상기 추정된 출력간의 오버 샘플링된 차이를 제공하는 오버 샘플링 변조기를 포함하고,
    상기 요소는 상기 파워 서플라이의 추정된 상태 및 상기 추정된 출력을 상기 오버 샘플링된 차이에 기초하여 제공하고,
    상기 요소는 사전 결정된 이득이 승산된 듀티 사이클을 입력으로서 수신하고 상기 파워 서플라이의 상기 추정된 상태 및 상기 추정된 출력을 상기 듀티 사이클에 기초하여 제공하고,
    상기 사전 결정된 이득은 이득 행렬이고,
    상기 이득 행렬은, 인덕턴스, 캐패시턴스, 상기 인덕턴스의 기생 저항 및 상기 캐패시턴스의 기생 저항을 포함하는 상기 파워 서플라이의 요소의 값들로부터 유도된 구성요소들을 포함하는
    상태 추정기.
  10. 스위칭 파워 서플라이의 제어를 위한 상태 추정 방법에 있어서,
    파워 서플라이의 감지된 출력과 상기 파워 서플라이의 모델 - 상기 모델은 상기 파워 서플라이 내 변화를 반영함 - 로부터의 추정된 출력간의 차이를 획득하는 단계와,
    상기 차이로부터 추정된 파워 서플라이 장애 성분을 획득하는 단계와,
    상기 추정된 파워 서플라이 장애 성분을 입력으로서 상기 파워 서플라이의 모델에 제공하는 단계와,
    상기 파워 서플라이의 모델로 제공되는 사전 결정된 이득이 승산된 듀티 사이클에 기초하여 상기 파워 서플라이의 추정된 상태 및 상기 추정된 출력을 제공하는 단계를 포함하되,
    상기 사전 결정된 이득은 이득 행렬이고,
    상기 이득 행렬은, 인덕턴스, 캐패시턴스, 상기 인덕턴스의 기생 저항 및 상기 캐패시턴스의 기생 저항을 포함하는 상기 파워 서플라이의 요소의 값들로부터 유도된 구성요소들을 포함하는
    상태 추정 방법.
  11. 시스템 제어를 위한 상태 추정 방법에 있어서,
    파워 서플라이의 감지된 출력과 상기 파워 서플라이의 모델 - 상기 모델은 상기 파워 서플라이 내 변화를 반영함 - 에 의하여 생성된 추정된 출력간의 차이를 획득하는 단계와,
    상기 차이를 오버 샘플링하는 단계와,
    상기 추정된 출력 내 에러를 줄이기 위해서 상기 오버 샘플링된 차이를 이용하는 단계와,
    상기 파워 서플라이의 모델로 제공되는 사전 결정된 이득이 승산된 듀티 사이클에 기초하여 상기 파워 서플라이의 추정된 상태 및 상기 추정된 출력을 제공하는 단계를 포함하되,
    상기 사전 결정된 이득은 이득 행렬이고,
    상기 이득 행렬은, 인덕턴스, 캐패시턴스, 상기 인덕턴스의 기생 저항 및 상기 캐패시턴스의 기생 저항을 포함하는 상기 파워 서플라이의 요소의 값들로부터 유도된 구성요소들을 포함하는
    상태 추정 방법.
  12. 시스템의 디지털 제어 방법에 있어서,
    시스템으로부터의 출력 신호와 상기 시스템으로부터 입력 신호를 샘플링하는 단계와,
    상기 샘플링된 출력 신호와 상기 샘플링된 입력 신호로부터, 역행렬의 사전 결정된 유한 수의 행 및 열에 대한 값과 최소 제곱법에서의 사전 결정된 유한 수의 행 벡터에 대한 값을 획득하는 단계와,
    상기 역행렬의 사전 결정된 유한 수의 행 및 열에 대한 값과 상기 사전 결정된 유한 수의 행 벡터에 대한 값으로부터 상기 시스템의 모델을 획득하는 단계를 포함하는
    디지털 제어 방법.
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