KR101424004B1 - 횡전계 방식 액정표시장치용 어레이기판과 그 제조방법 - Google Patents

횡전계 방식 액정표시장치용 어레이기판과 그 제조방법 Download PDF

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Abstract

본 발명은 횡전계형 액정표시장치에 관한 것으로, ΔVp전압을 최소화하는 동시에 공통전압과 화소전압을 최소화하여 소비전력을 최소화 할 수 있는 횡전계 방식 액정표시장치용 어레이기판의 구조 및 이를 이용한 구동방법에 관한 것이다.
본 발명은 횡전계 방식 액정표시장치용 어레이 기판을 구성함에 있어, 단일 화소에 공통전극과 화소 전극을 이격하여 구성하고, 상기 공통전극은 n-1번째 게이트 배선에 연결된 제 1 박막트랜지스터로부터 신호를 받고, 상기 화소 전극은 n번째 게이트 배선에 연결된 제 2 박막트랜지스터로부터 신호를 받도록 구성하는 것을 특징으로 한다.
이때, 상기 공통 전극과 화소전극에 인가되는 전압은 교류 구동하는 것을 특징으로 한다.
이와 같이 하면, 공통 전극과 화소 전극의 작용에 의해 ΔVp전압을 최소화 할 수 있는 동시에, 공통 전압 및 화소 전압의 전압차를 낮출 수 있어 구동전압을 줄일 수 있는 장점이 있다.

Description

횡전계 방식 액정표시장치용 어레이기판과 그 제조방법{An array substrate for IPS mode LCD and method for fabricating of the same}
도 1은 일반적인 액정표시장치의 구성을 개략적으로 도시한 분해 사시도이고,
도 2는 종래에 따른 횡전계 방식 액정표시장치용 어레이 기판의 일부를 확대한 평면도이고,
도 3은 도 2의 Ⅲ-Ⅲ을 따라 절단한 단면도이고,
도 4는 종래에 따른 횡전계 방식 액정표시장치의 구동파형을 도시한 도면이고,
도 5는 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판의 일부를 확대한 평면도이고,
도 6은 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판의 일부를 개략적으로 도시한 평면도이고,
도 7은 본 발명에 따른 횡전계 방식 액정표시장치의 구동파형을 도시한 도면이고,
도 8a 내지 도 8h와 도 9a 내지 도 9h는 도 6의 Ⅵ-Ⅵ,Ⅶ-Ⅶ을 따라 절단하 여, 본 발명의 공정순서에 따라 도시한 공정 단면도이다.
<도면의 주요부분에 대한 간단한 설명>
100 : 기판 102 : 게이트 배선
104 : 게이트 전극
124a ~ 124c : 드레인 전극의 제 1 내지 제 3 연장부
128 : 소스 전극 129 : 데이터 배선
130a : 제 1 드레인 전극 130b : 제 2 드레인 전극
132 : 액티브층 138a,138b : 화소 전극
140a,140b : 공통 전극
본 발명은 횡전계 방식 액정표시장치에 관한 것으로 특히, ΔVp를 최소화 하여 고화질을 구현할 수 있는 동시에, 전체적인 구동전압이 감소될 수 있는 횡전계 방식 액정표시장치용 어레이기판의 구조와 구동방법에 관한 것이다.
일반적으로, 액정표시장치는 합착된 두 기판 사이에 충진된 액정의 광학적 이방성과 복굴절 특성을 이용하여 화상을 표현하는 박형의 표시장치이다.
이하, 도면을 참조하여 액정표시장치의 일반적인 구성을 설명한다.
도 1은 종래에 따른 액정표시장치를 개략적으로 도시한 사시도이다.
도시한 바와 같이, 일반적인 컬러 액정표시장치(11)는 컬러필터 기판(B1)과 어레이기판(B2)이 액정층(14)을 사이에 두고 합착된 상태로 제작된다.
상기 컬러필터 기판(B1)은, 다수의 화소 영역(P)이 정의된 투명한 제 1 기판(5)과, 상기 제 1 기판(5)의 일면에 상기 각 화소영역(P)마다 구성된 컬러필터(7a,7b,7c)와, 상기 컬러필터(7a,7b,7c)사이에 구성된 블랙 매트릭스(6)를 포함한다.
상기 어레이 기판(B2)은, 다수의 화소 영역(P)이 정의된 투명한 제 2 기판(22)과, 상기 제 2 기판(22)상에 상기 화소 영역(P)의 일 측과 이에 수직한 타 측마다 구성된 게이트 배선(12)과 데이터 배선(24)과, 상기 두 배선(12,24)의 교차지점에 위치하고, 게이트 전극(30)과 액티브층(32)과 소스 전극(34)과 드레인 전극(36)으로 구성된 박막트랜지스터(T)를 포함한다.
또한, 상기 화소 영역(P)에 위치하고 상기 드레인 전극(36)과 접촉하는 화소 전극(17)을 포함한다.
전술한 구성에서, 상기 액정층(14)은 상기 컬러필터기판(B1)과 어레이기판(B2)사이에 위치하고 표면이 러빙 처리된 배향막(미도시)에 의해 초기 배열된다.
전술한 구성에서, 상기 화소 전극(17)과 공통 전극(18) 사이에 전압을 인가하게 되면 세로 방향으로 전기장이 발생하게 되며, 이 전기장에 의해 상기 액정(14)이 구동하게 되어, 이에 따라 달라지는 빛의 투과율에 의해 화상을 표현할 수 있게 된다.
그러나, 상기와 같은 수직전계에 의한 구동은, 액정패널의 시야각 측면에서 광시야각을 구현하기 힘든 문제가 있다.
따라서, 이를 해결하기 위해 수평전계로 액정을 구동하는 방식이 제안되었다. 수평전계로 액정을 구동하게 되면 종래의 수직전계 모드에 비해 광시야각을 구현할 수 있는 장점이 있다.
도 2는 종래에 따른 횡전계 방식 액정표시장치용 어레이 기판의 일부를 확대한 평면도이고, 도 3은 도 2의 Ⅱ-Ⅱ를 따라 절단한 단면도이다.
도시한 바와 같이, 종래에 따른 횡전계 방식 액정표시장치용 어레이 기판은, 투명한 절연기판(50)상에 일 방향으로 연장된 게이트 배선(52)과, 상기 게이트 배선과 교차하여 화소 영역(P)을 정의하는 데이터 배선(66)이 구성된다.
상기 화소 영역(P)의 둘레에는 상기 게이트 배선(52)과 양측에 데이터 배선(66)과 이격된 제 1 내지 제 4 변으로 구성된 공통 배선(56a,56b,56c,56d)이 구성된다.
상기 게이트 배선(52)과 데이터 배선(66)의 교차지점에는 게이트 전극(54)과 액티브층(60)과 소스 전극(62)과 드레인 전극(64)을 포함하는 박막트랜지스터(T)가 구성된다.
상기 화소 영역(P)에는 상기 드레인 전극(64)과 접촉하는 수평부(70a)와 상기 수평부(70a)에서 수직 연장된 다수의 수직부(70b)로 구성된 화소 전극(70a,70b)이 구성되고, 상기 공통 배선의 제 3 변(56c)과 접촉하는 수평부(72a)와 상기 수평부(72a)에서 상기 화소 전극의 수직부(70b)와 평행하게 이격되는 위치로 수직 분기 된 다수의 수직부(72b)로 구성된 공통 전극(72a,72b)이 구성된다.
이때, 상기 게이트 배선(52)과 평행한 공통 배선의 제 1 변(56a)을 제 1 전극으로 하고, 상기 제 1 전극(56a)의 상부에 겹쳐 구성된 상기 화소 전극(70a)을 제 2 전극으로 하는 스토리지 캐패시터(Cst)가 구성된다.
전술한 바와 같이 구성된 횡전계 방식의 구동방법을 아래 도 4를 참조하여 설명한다.
도 4는 종래에 따른 횡전계 방식 액정표시장치의 구동방법을 설명하기 위한 파형도이다.(도 3을 참조하여 설명한다.)
일반적으로, 액정패널에 구성된 다수의 게이트 배선(52)에는 시간차를 두고 순차적으로 스캔신호(게이트 전압,Vg)가 인가되고, 상기 게이트 신호(Vg)가 인가된 게이트 배선(52)에 연결된 스위칭 소자(T)가 온 상태(on state)가 되는 동시에, 상기 데이터 배선(66)을 통해 영상신호(Vp)가 상기 스위칭 소자(T)를 통해 화소 전극(70a,70b)으로 인가되는 형태로 구동된다. 이때, 상기 영상신호(Vp)는 신호 딜레이에 의해 실제 실효전압(Vrms)이 인가된다.
이때, 상기 스토리지 캐패시터(Cst)는 다음 게이트 신호(Vg)가 인가될 때 까지, 액정 캐패시터를 유지하기 위한 보조 용량의 역할을 하게 된다.
단위 화소를 예를 들어 설명하면, 게이트 배선(52)에 주사신호(게이트 전압)가 상기 게이트 배선(52)에 연결된 박막트랜지스터(T)의 게이트 전극(54)이 온 상태(on state)가 되고, 이때 상기 액티브층(60)에 채널이 형성된다.
상기 액티브층(60)에 채널이 형성되면 상기 데이터 배선(66)을 통해 흐르던 영상신호(데이터 전압,Vrms가 상기 박막트랜지스터(T)의 소스 전극(62)과 상기 액티브층(60)과 드레인 전극(60)을 통해 화소 전극(70a,70b)과 상기 스토리지 캐패시터(Cst)의 제 1 전극(106a)으로 입력된다.
상기 공통 전극(72a,72b)에는 약 5V의 직류 공통 전압(Vcom)이 흐르게 되며, 상기 데이터 전압(Vrms)을 상기 직류전압을 중심으로 인버젼(inversion)구동하게 되며, 상기 공통 전압(Vcom)과 상기 데이터 전압(Vrms)의 전압차로 액정층(도 1의 14)을 구동하게 된다.
이때, 특징적인 것은, 상기 박막트랜지스터(T)를 통해 인가된 데이터 전압(Vrms)은 상기 게이트 전극(52)과 드레인 전극(56)간 발생한 기생캐패시터(Cgd)에 의해 ΔVp만큼 전압이동(voltage shift)이 발생하게 되는데 이를 킥백전압(kick back voltage)이라 한다.
상기 킥백전압을 아래 식(1)로 나타낼 수 있다.
ΔVp = Cgd/(Cgd+Clc+Cst)ΔVg - - - - - - - (1)
전술한 식에서, ΔVg는 게이트 전압의 로우값과 하이값의 차이값이고, Clc는 액정캐패시터이고, Cst는 스토리지 캐패시터값이고, Cgd는 게이트 전극과 드레인 전극 간 겹침 면적에서 발생한 기생용량값이다.
앞서 언급한 바와 같이, 액정을 구동할 때는 액정의 신뢰성 개선을 위해 인버젼 구동 즉, 교류구동하게 되는데 상기 ΔVp에 의해 상기 화소에 실제 인가되는 실효전압(Vrms)의 정극성(positive polarity) 성분과 부극성(negative polarity)성분의 비대칭이 발생하게 되고 이로 인해 직류성분이 남게 되어 플리커(flicker), 잔상 등과 같은 패널특성 불량을 유발하는 문제가 있다.
본 발명은 전술한 문제를 해결하기 위해 제안된 것으로, 전술한 ΔVp를 최소화하고 구동전압을 낮출 수 있는 횡전계 방식 액정표시장치를 구동하는 방법 및 이를 위한 횡전계 방식 액정표시장치용 어레이기판의 구조와 그 제조방법을 제안하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본원 발명에
이하, 첨부한 도면을 참조하여, 본 발명에 따른 바람직한 실시예를 설명한다.
-- 실시예 --
본 발명의 특징은, 공통 전극을 n-1번째 게이트 배선에 연결된 제 1 박막트랜지스터로부터 신호를 받도록 구성하고, 상기 화소 전극을 n번째 게이트 배선에 연결된 제 2 박막트랜지스터로부터 신호를 받도록 구성하는 것을 특징으로 한다.
이하, 도 5는 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판의 일부를 확대한 평면도이다. (박막트랜지스터와 게이트 배선 및 데이터 배선은 배열 순서에 상관없이 동일한 부호로 표기한다.)
도시한 바와 같이, 교차하여 화소 영역(P1,P2)을 정의하는 다수의 게이트 배선(102)과 데이터 배선(129)을 구성한다.
상기 게이트 배선(102)과 데이터 배선(129)의 교차지점에는 게이트 전극(104)과, 상기 게이트 전극(104) 상부에 위치한 액티브층(132)과 오믹 콘택층(미도시)과, 상기 오믹 콘택층(미도시)의 상부에 구성되고, 상기 데이터 배선(129)과 연결된 소스 전극(128)과, 상기 소스 전극(128)을 중심으로 양측에서 이와 이격되어 위치한 제 1 드레인 전극(130a)과 제 2 드레인 전극(130b)으로 구성된 듀얼 구조의 박막트랜지스터(T)를 구성한다.
상기 상,하로 이웃한 화소영역(P2,P1)에는 상기 n-1번째 박막트랜지스터(T)의 제 1 드레인 전극(130)과 접촉하는 공통 전극(140a,140b)과, 상기 n번째 박막트랜지스터(T)의 제 2 드레인 전극(130b)과 접촉하는 화소 전극(138a,138b)을 각각 구성한다.
따라서, 화소영역(P1,P2) 각각은 n-1번째 박막트랜지스터(T)와 연결된 공통 전극(140a,140b)과, n번째 박막트랜지스터(T)와 연결된 화소 전극(138a,138b)이 평행하게 이격된 형상이 된다.
이러한 구조에 의해, 단일 박막트랜지스터(T)가 구동하게 되면, 이웃한 화소영역(P1,P2)에 각각 위치한 공통전극(140a,140b)과 화소 전극(138a,138b)이 동시에 구동되는 것을 특징으로 한다.
이때, 상기 화소전극(138a,138b)은 제 2 드레인 전극(130b)과 접촉하는 제1 수평부(138a)와 상기 제 1 수평부(138a)에서 화소영역(P2)으로 연장된 제 1 수직부(138b)로 구성하고, 상기 공통 전극(140a,140b)은 상기 제 1 드레인 전극(130a)과 접촉하는 제 2 수평부(138a)와, 상기 제 2 수평부(138a)에서 상기 화소영역(P1)으로 연장된 제 2 수직부(138b)로 구성한다.
이때, 상기 제 2 드레인 전극(130b)에서 상기 화소 영역(P1,P2)에 위치한 화소 전극의 제 1 수평부로 연장된 제 1 연장부(124a)와, 상기 제 1 연장부(124a)의 일 측과 타 측에서 상기 화소 영역(P1,P2) 양측에 위치한 상기 공통 전극의 제 2 수직부 (140b)의 하부로 연장된 제 2 연장부(124b)와 제 3 연장부(124c)를 형성한다.
전술한 구성을 통해, 상기 화소 영역(P1,P2)의 양측에는 상기 드레인 전극의 제 2 및 제 3 연장부(124b,124c)를 제 1 전극으로 하고, 상기 제 1 전극(124b,124c)의 상부에 위치한 공통 전극의 제 2 수직부(140b)를 제 2 전극으로 한 제 1 스토리지 캐패시터(Cst1)와 제 2 스토리지 캐패시터(Cst2)가 각각 형성된다.
이하, 도 6과 도 7를 참조하여, 전술한 어레이기판을 포함하는 횡전계 방식 액정표시장치의 구동 특성을 설명한다.
도 6은 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판의 일부를 개략적으로 도시한 평면도이고, 도 7은 본 발명에 따른 횡전계 방식 액정표시장치의 구동파형을 도시한 도면이다.
앞서 언급한 바와 같이, 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판은 게이트 배선(102a,102b)과 데이터 배선(129)의 교차지점에 듀얼 구조의 박막트랜지스터(T)가 구성되며, 동일한 신호가 상,하로 이웃한 화소영역(Pn-1,Pn)으로 인가되는 구조이다.
상기 화소 영역(Pn-1,Pn)에는 각각 다수의 공통 전극(140a,140b)과 화소 전극(138a,138b)의 제 1 수직부(140a)와 제 2 수직부(138a)가 평행하게 일대일 이격하여 구성되며, 상기 공통 전극(140a,140b)은 n-1번째 게이트 전극(104a)이 연결된 듀얼구조의 n-1번째 박막트랜지스터(Tn-1)와 연결되고, 상기 화소 전극(138a,138b)은 n번째 게이트 전극(104b)이 연결된 n번째 박막트랜지스터(Tn)와 연결된 구조이다.
따라서, n-1번째 게이트 배선(102a)과 n번째 게이트 배선(102b)이 순차 구동하면서 상기 두 게이트 배선(102a,102b) 사이에 위치한 화소 영역(P1,P2)의 공통 전극(140a,140b)과 화소 전극(138a,138b)간에 횡전계가 발생하게 되고, 상기 횡전계에 의해 액정층(미도시)이 구동하게 된다.
이때, 도 7에 도시한 바와 같이, 단일 화소 영역에 대응하여 n-1번째 게이트 배선(102a)과 n번째 게이트 배선(102b)에 인가된 게이트 신호(Vg(n-1), Vgn)에 의해, n-1번째 박막트랜지스터(Tn-1)와 n번째 박막트랜지스터(Tn)가 구동하게 되면, 화소 영역(Pn)에 구성된 공통 전극(140a,140b)과 화소 전극(138a,138b)에는 각각 공통전압(Vcom)과 화소 전압(Vp)이 인가된다.
이때, 상기 공통 전압(Vcom)은 n-1번째의 화소 영역(Pn-1)에 인가된 화소전압(Vp(n-1))과 동일한 값이고, 상기 화소 전압은 n+1번째 화소영역(미도시)에 인가 된 공통전압과 동일한 값이다.
상기 공통 전압(Vcom)과 상기 화소 전압(Vp)은 정극성과 부극성의 파형이 교대로 반전되는 인버젼 구동하는 동시에 동일한 주기로 구동하는 것을 특징으로 한다.
이때, 도시한 바와 같이 프레임(frame) 단위로 인버젼 구동할 수 있다.
따라서, 상기 공통 전압(Vcom)과 화소 전압(Vp)간의 전압차이로 인해 블랙 및 화이트(black and white)그리고 그레이 레벨(gray level)을 구현할 수 있게 된다.
이때, 상기 공통 전압(Vcom)과 화소 전압(Vp)은 로우 신호 및 하이 신호가 각각 0V와 15V로 구동하게 된다.
이때 도시한 바와 같이, 액정(미도시)을 구동하는 구동전압은 실제 상기 공통 전압(Vcom)과 화소 전압(Vp)의 전압차에 해당하며 따라서, 상기 동일한 극성으로 인가되는 공통 전압(Vcom)과 화소 전압(Vp)간 차이는 종래의 전압레벨의 비해 상당히 낮은 전압레벨이 된다.
이는, 액정을 구동하는 구동전압이 종래에 비해 낮아짐을 의미하며, 종래와 비교하여 최대 50%로 낮출 수 있으므로, 패널의 구동 소비전력을 낮출 수 있다.
또한, 전술한 형태는 화소전극(138a,138b)과 공통 전극(140a,140b)이 모두 게이트 전극(102a,102b)의 온/오프 상태에 따라 데이터 배선(129)으로부터 전압이 인가되고, 게이트 전극(102a,102b) 오프(off)시 발생하는 화소전극(138a,138b)의 ΔVp 전압(R)의 드롭(drop)이 상기 공통 전극(140a,140b)에도 동시에 발생하게 되 어, 화소 전극(138a,138b)과 공통 전극(140a,140b)간의 전압차의 변동을 억제할 수 있으므로 화상특성과 신뢰성 특성이 개선될 수 있다.
전술한 구성은 종래와 달리 별도의 공통전원을 필요로 하지 않는다.
이하, 공정도면을 참조하여 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판의 제조방법을 설명한다.
도 8a 내지 도 8g와 도 9a 내지 도 9g는 도 5의 Ⅵ-Ⅵ,Ⅶ-Ⅶ을 따라 절단하여 본 발명의 공정순서에 따라 도시한 공정 단면도이다.
도 8a와 도 9a는 제 1 마스크 공정을 나타낸 도면이다.
도 8a와 9a에 도시한 바와 같이, 기판(100)상에 스위칭 영역(S)을 포함하는 화소 영역(P)과 데이터 영역(D)과 제 1 내지 제 2 스토리지 영역(C1,C2)을 정의한다.
상기 다수의 영역(S,P,C1,C2,D)이 정의된 기판(100)상에 상기 화소 영역(P)의 일 측에 위치하여 일 방향으로 연장된 게이트 배선(102)과, 상기 게이트 배선(102)과 연결되고 상기 스위칭 영역(S)에 위치하는 게이트 전극(104)을 형성한다.
상기 게이트 전극(104)은 상기 게이트 배선(102)의 일 부 일 수 있고, 상기 게이트 배선(102)에서 분기된 돌출형태로 구성할 수 있다.
다음으로, 상기 게이트 배선 및 게이트 전극(102,104)이 형성된 기판(100)의 전면에 게이트 절연막(108)을 형성한다.
이때, 상기 게이트 배선(102)과 게이트 전극(104)은 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄(Al)/크롬(Cr)(또는 몰리브덴(Mo))등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성하고, 상기 게이트 절연막(108)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)등이 포함된 무기절연물질 또는 경우에 따라서는 벤조사이클로부텐(BCB)과 아크릴(Acryl)계 수지(resin)등이 포함된 유기절연물질 중 하나를 증착하여 형성한다.
다음으로, 도 8b 내지 도 8e도 9b 내지 도 9e는 제 2 마스크 공정을 나타낸 도면이다.
도 8b와 도 9b에 도시한 바와 같이, 상기 게이트 절연막(108)의 전면에 비정질 실리콘층(110)과 불순물 비정질 실리콘층(112)과 도전성 금속층(114)을 형성한다.
상기 비정질 실리콘층(110)은 순수한 비정질 실리콘(a-Si:H)을 증착하여 형성하고, 상기 불순물 비정질 실리콘층(112)은 불순물이 포함된 비정질 실리콘(n+a-Si:H)을 증착하거나, 상기 비정질 실리콘층(110)의 표면에 불순물을 도핑하는 공정을 통해 형성할 수 있다.
또한, 상기 도전성 금속층(114)은 앞서 언급한 도전성 금속 그룹 중 선택된 하나로 형성할 수 있다.
다음으로, 상기 도전성 금속층(114)이 형성된 기판(100)의 전면에 포토레지스트(photo resist)를 도포하여 감광층(116)을 형성한다.
다음으로, 상기 감광층(116)의 이격된 상부에 투과부(B1)와 차단부(B2)와 반투과부(B3)로 구성된 마스크(M)를 위치시킨다.
이때, 상기 스위칭 영역(S1,S2)에는 반투과부(B3)와, 반투과부(B3)의 양측에 차단부(B2)가 위치하도록 하고, 상기 데이터 영역(D)과 제 1 및 제 2 스토리지 영역(C1,C2)에 차단부(B2)가 위치하도록 한다.
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여, 하부의 감광층(116)을 노광한 후, 현상액을 이용하여 상기 빛에 노광된 부분만을 제거하는 현상공정을 진행한다.
도 8c와 도 9c에 도시한 바와 같이, 상기 스위칭 영역(S)과 데이터 영역(D)과 제 1 및 제 2 스토리지 영역(C1,C2)의 상부에 패턴된 제 1 내지 제 3 감광패턴(118a~118c)을 형성한다.
이때, 상기 제 1 감광패턴(118a)은 앞서 언급한 마스크의 반투과부(도 8b의 B3)가 위치한 부분이 낮은 높이로 형성되며, 이 부분(F)은 상기 게이트 전극(104)마다 동일한 형태로 상.하로 이격되어 위치하게 된다.
다음으로, 상기 제 1 내지 제 3 감광패턴(118a~118c)의 주변으로 노출된 상기 도전성 금속층(114)과 그 하부의 불순물 비정질 실리콘층(112)과 순수 비정질 실리콘층(110)을 제거하는 공정을 진행 한다.
이때, 일반적으로 상기 도전성 금속층(114)은 약액을 이용하여 습식식각 방식으로 제거할 수 있으며, 상기 불순물 비정질 실리콘층(112)과 상기 순수 비정질 실리콘층(110)은 건식식각 공정을 통해 제거할 수 있다.
도 8d와 9d에 도시한 바와 같이, 전술한 제거공정을 완료하게 되면, 상기 제 1 감광패턴(118)의 하부에는 소스.드레인 금속패턴(120)이 형성된다.
상기 화소영역(P)의 양측및 상기 제 1 감광패턴(118a)의 일 측과 연결된 상기 제 3 감광패턴(118c)의 하부에는 상기 소스.드레인 금속패턴(120)에서 상기 게이트 배선(102)과 인접한 화소 영역(P)으로 연장된 제 1 연장부(124a)와, 상기 제 1 연장부(124a)에서 연장된 제 2 연장부(124b)와 제 3 연장부(124c)가 형성된다.
상기 제 1 감광패턴(118a)의 타 측과 연결된 상기 제 2 감광패턴(118b)의 하부에는 데이터 배선(129)이 형성된다.
이때, 상기 데이터 배선(129)과 소스,드레인 금속패턴(120)과 상기 제 1 내지 제 3 연장부(124a~124c)의 하부에는 패턴된 불순 비정질 실리콘층(112)과 순수 비정질 실리콘층(110)이 위치하며 이를 통칭하여 반도체 패턴(122)이라 한다.
다음으로, 상기 제 1 감광 패턴(118a)중, 상기 게이트 전극(104)의 중심에 대응하여 높이가 낮은 부분(F)을 제거하여 하부의 소스.드레인 금속패턴(120)을 노출하기 위한 애싱 공정(ashing process)을 진행한다.
도 8e와 도9e에 도시한 바와 같이, 상기 애싱공정을 통해 제거된 감광패턴의 하부로, 상기 게이트 전극(104)에 대응하여 상,하로 동일한 형태로 상기 소스 및 드레인 금속패턴(120)이 노출된다.
이때, 상기 제 1 내지 제 3 감광패턴(118a~118c)의 주변으로, 상기 소스.드레인 금속패턴(120)과 데이터 배선(129)과 상기 제 1 내지 제 3 연장부(124a~124c)의 일부가 노출되는 형상이 된다.
다음으로, 상기 노출된 소스.드레인 금속패턴(120)을 식각하여 하부의 불순물 비정질 실리콘 패턴(126b)을 노출하는 공정을 진행한 후, 상기 제 1 내지 제 3 감광패턴(118a~118c)을 제거하는 공정을 진행한다.
도 8f와 9f에 도시한 바와 같이, 전술한 공정을 통해 상기 게이트 전극(104)d의 상부에 구성된 소스 전극(128)과, 상기 소스 전극과 양측으로 이격하여 구성된 제 1 및 제 2 드레인 전극(130a,130b)이 형성되고, 상기 소스 및 드레인 전극(128)(130a,130b)의 이격된 영역으로 하부의 순수 비정질 실리콘 패턴(110)이 노출된 형상이 된다.
이때, 상기 게이트 전극(104)의 상부에 위치한 순수 비정질 실리콘패턴(110)과 불순물 비정질 실리콘 패턴(112)은 각각 채널 및 오믹 콘택의 기능을 하므로 액티브층(132) 그리고 오믹 콘택층(134)이라 칭한다.
이상으로, 상기 도 8b 내지 도 8f와 도 9b 내지 도 9f의 공정을 통해 제 2 마스크 공정을 완료하였다.
전술한 공정을 통해, 게이트 전극(104)과 액티브층(132)과 오믹 콘택층(134)과 소스 전극(128)과 이와 이격된 제 1 및 제 2 드레인 전극(130a,130b)을 포함하는 박막트랜지스터(T)가 형성된다.
이하, 도 8g와 도 9g는 제 3 마스크 공정을 나타낸 도면이다.
도 8g와 도 9g에 도시한 바와 같이, 상기 소스 및 드레인 전극(128)(130a,130b)과 데이터 배선(129)과, 상기 제 1 내지 제 3 연장부(124a~124c)가 형성된 기판(200)의 전면에 보호막(136)을 형성하고 패턴하여, 상 기 박막트랜지스터 마다 상기 제 1 드레인 전극(130a)과 제 2 드레인 전극(130b)을 노출하는 제 1 콘택홀(CH1)과 제 2 콘택홀(CH2)을 형성한다.
도 8h와 도 9h는 제 4 마스크 공정을 나타낸 도면이다.
도 8h와 도 9h에 도시한 바와 같이, 상기 박막트랜지스터의 제 1 및 제 2 드레인 전극(130a,130b)이 노출된 보호막(136)이 형성된 기판(100)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택된 하나를 증착하고 패턴하여, 각각 다수의 수직부와 이를 하나로 연결하는 수평부로 구성된 화소 전극(138a,138b)과 공통 전극(140a,140b)을 형성한다.
상기 제 1 드레인 전극(130a)과 접촉하면서 상기 화소영역(P)으로 연장하여 공통 전극(140a,140b)을 형성하고, 상기 제 2 드레인 전극(130b)과 접촉하면서 상기 공통 전극(140a,140b)이 위치한 화소영역(P)과는 상,하로 이웃한 화소 영역(P)으로 연장하여 화소 전극(138a,138b)을 형성한다.
따라서, 단일 화소영역(P)의 관점에서 상기 공통 전극(140a,140b)과 화소 전극(38a,138b)의 형태를 설명하면, 상기 화소전극(138a,138b)은 n번째 박막트랜지스터(T)의 제 2 드레인 전극(130b)과 접촉한 형태이고, 상기 공통전극(140a,140b)은 n-1번째 박막트랜지스터의 제 1 드레인 전극(130a)과 접촉 하도록 구성된 형태이며, 상기 화소 전극(138a,138b)과 공통 전극(140a,140b)이 서로 평행하게 이격된 형태이다.
이때, 상기 화소 전극(138a,138b)과 공통 전극(140a,140b)은 서로 다른 전압이 인가되며 앞서 도 6과 도 7에서 설명한 바와 같이, 상기 공통전극(138a.138b) 과 화소 전극(140a,140b)사이에 횡전계가 발생하여 액정층(미도시)을 구동하게 된다.
전술한 공정을 통해 본 발명에 따른 횡전계 방식 액정표시장치용 어레이 기판을 제작할 수 있다.
따라서, 단일 화소에 공통 전극과 화소 전극을 이격하여 구성하고, 상기 공통 전극은 n-1번째 게이트 배선에 연결된 제 1 박막트랜지스터로부터 신호를 받고, 상기 화소 전극은 n번째 게이트 배선에 연결된 제 2 박막트랜지스터로부터 신호를 받도록 구성하는 것을 특징으로 한다.
이때, 단일 화소영역에 위치한 상기 공통 전극과 화소 전극에 인가되는 전압은 교류 구동하도록 하고 동일한 주기로 동작하도록 함으로써, ΔVp전압을 최소화 할 수 있는 동시에, 공통 전압 및 화소 전압의 전압차를 낮출 수 있어 소비전력을 줄일 수 있는 장점이 있다.
또한, 별도의 공통전원을 구성하지 않아도 되는 효과가 있다.

Claims (15)

  1. 기판과;
    상기 기판 상에 교차하여 복수의 화소 영역을 정의하는 복수의 게이트 배선과 데이터 배선과;
    상기 복수의 게이트 배선과 데이터 배선의 교차지점에 위치하고, 게이트 전극과 액티브층및 오믹 콘택층과, 오믹 콘택층의 상부에 위치하고 소스 전극과 상기 소스 전극을 중심으로 양측으로 이격된 제 1 및 제 2 드레인 전극을 포함하는 복수의 박막트랜지스터와;
    상기 제 2 드레인 전극과 접촉하는 화소전극과, 상기 화소전극이 형성된 화소영역과 이웃한 화소영역에 위치하며 상기 제 1 드레인 전극과 접촉하는 공통전극
    을 포함하는 횡전계 방식 액정표시장치용 어레이 기판.
  2. 제 1 항에 있어서,
    상기 공통 전극은 상기 제 1 드레인 전극과 접촉하는 수평부와, 상기 수평부에서 연장된 다수의 수직부로 구성되고, 상기 화소 전극은 상기 제 2 드레인 전극과 접촉하는 수평부와, 상기 수평부에서 연장된 다수의 수직부로 구성된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판.
  3. 제 2 항에 있어서,
    상기 단일 화소영역에는 n-1번째 게이트 배선과 연결된 박막트랜지터의 제 1 드레인 전극과 접촉하는 상기 공통전극과, n번째 게이트 배선과 연결된 박막트랜지스터의 제 2 드레인 전극과 접촉하는 상기 화소 전극이 평행하게 이격하여 구성된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판.
  4. 제 1 항에 있어서,
    상기 드레인 전극에서 상기 게이트 배선과 근접한 화소영역으로 연장된 제 1 연장부와, 상기 제 1 연장부의 일 측과 타 측에서 상기 화소 영역으로 연장된 제 2 연장부와 제 3 연장부를 더욱 포함하는 횡전계 방식 액정표시장치용 어레이기판.
  5. 제 4 항에 있어서,
    상기 공통 전극의 복수의 수직부 중 상기 화소 영역의 일 측과 타 측에 위치한 수직부는 상기 제 2 연장부와 제 3 연장부와 겹쳐 구성되는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판.
  6. 제 5 항에 있어서,
    상기 드레인 전극의 제 2 연장부와 제 3 연장부를 각각 제 1 전극으로 하고, 상기 제 1 전극의 상부에 위치한 상기 공통전극의 수직부를 제 2 전극으로 하는 제 1 스토리지 캐패시터와 제 2 스토리지 캐패시터가 형성되는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    기판을 준비하는 단계와;
    상기 기판 상에 교차하여 복수의 화소 영역을 정의하는 복수의 게이트 배선과 데이터 배선을 형성하는 단계와;
    상기 복수의 게이트 배선과 복수의 데이터 배선의 교차지점에 위치하고, 게이트 전극과 액티브층및 오믹 콘택층과, 오믹 콘택층의 상부에 위치하고 소스 전극과 상기 소스 전극을 중심으로 양측으로 이격된 제 1 및 제 2 드레인 전극을 포함하는 복수의 박막트랜지스터를 형성하는 단계와;
    상기 제 2 드레인 전극과 접촉하는 화소전극과, 상기 화소전극이 형성된 화소영역과 이웃한 화소영역에 위치하며 상기 제 1 드레인 전극과 접촉하는 공통전극을 형성하는 단계
    를 포함하는 횡전계 방식 액정표시장치용 어레이 기판 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 복수의 화소 영역 중 n 번째 화소영역에는 n-1번째 게이트 배선과 연결된 박막트랜지터의 제 1 드레인 전극과 접촉하는 상기 공통전극과, n번째 게이트 배선과 연결된 박막트랜지스터의 제 2 드레인 전극과 접촉하는 상기 화소 전극이 평행하게 이격하여 구성된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 드레인 전극에서 상기 게이트 배선과 근접한 화소영역으로 연장된 제 1 연장부와, 상기 제 1 연장부의 일 측과 타 측에서 상기 화소 영역으로 연장된 제 2 연장부와 제 3 연장부를 형성하는 단계를 더욱 포함하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 공통 전극의 복수의 수직부 중 상기 화소 영역의 일 측과 타 측에 위치한 수직부는 상기 제 2 연장부와 제 3 연장부와 겹쳐 형성되는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이 기판 제조방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항 및 제 11 항 중 선택된 한 항에 있어서,
    상기 드레인 전극의 제 2 연장부와 제 3 연장부를 각각 제 1 전극으로 하고, 상기 제 1 전극의 상부에 위치한 상기 공통전극의 수직부를 제 2 전극으로 하는 제 1 스토리지 캐패시터와 제 2 스토리지 캐패시터가 형성되는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.
  13. 제 1 항 내지 제 6 항 중 선택된 한 항에 의한 횡전계 방식 액정표시장치용 어레이기판을 포함하는 액정표시장치의 구동방법은,
    상기 복수의 게이트 배선에 순차로 게이트 신호를 인가하는 단계와;
    n-1번째 게이트 배선과 n번째 게이트 배선이 온상태가 되면, n-1번째 박막트랜지스터와 연결된 공통 전극과 n번째 박막트랜지스터와 연결된 화소전극에 교류 구동하는 화소전압과 공통 전압이 인가되는 단계
    를 포함하는 액정표시장치의 구동방법.
  14. 제 13 항에 있어서,
    상기 화소 전극과 상기 공통 전극에는 동일한 주기의 화소 전압과 공통 전압이 인가되는 것을 특징으로 하는 액정표시장치 구동방법.
  15. 제 14 항에 있어서,
    상기 공통전압은 상기 n-1번째 박막트랜지스터에 인가된 화소전압과 동일한 값이고, 상기 화소전압은 n+1번째 박막트랜지스터에 인가된 공통전압과 동일한 값인 것을 특징으로 하는 액정표시장치 구동방법.
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