KR101408259B1 - 액정표시장치 - Google Patents

Abstract

본 발명은 액정표시장치에 관한 것으로서, 특히 각 화소에 형성된 박막 트랜지스터에 화소신호가 인가되는 구간을 최소로 하여 박막 트랜지스터의 스트레스를 최소화할 수 있는 액정표시장치에 관한 것이다. 이러한 본 발명은, 게이트 라인과 데이터 라인이 교차하여 정의된 다수의 화소로 이루어진 다수의 수직 화소열과 수평 화소열이 정의된 제 1 기판; 상기 각 화소의 게이트 라인과 데이터 라인이 교차하는 영역에 형성되되, 수직 화소열을 기준으로 하여 홀수 번째 화소와 짝수 번째 화소 간에는 서로 다른 데이터 라인과 연결된 박막 트랜지스터; 외부로부터 입력된 신호들을 이용하여 상기 각 화소를 구동하기 위한 게이트 제어신호와 데이터 제어 신호를 발생하고 외부로부터의 화소 데이터 재정렬하여 출력하는 타이밍 제어부; 상기 게이트 제어신호의 제어 하에 상기 게이트 라인을 하나씩 순차적으로 구동하되, 서로 인접한 게이트 라인의 구동 구간의 일부가 오버랩되도록 구동하는 게이트 구동부; 및 상기 데이터 제어신호의 제어 하에 서로 인접한 게이트 라인이 오버랩되어 구동되는 구간 동안 해당 데이터 라인에 화소신호를 공급하되, 홀수 번째 데이터 라인과 짝수 번째 데이터 라인에 서로 반대 극성의 화소신호를 공급하는 데이터 구동부; 에 의해 달성된다.

액정표시장치, 도트 인버젼

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}

본 발명은 액정표시장치에 관한 것으로, 특히 각 화소 내에 형성된 박막 트랜지스터가 수직 화소열을 기준으로 하여 홀수 번째 화소와 짝수 번째 화소 간에는 서로 다른 게이트 라인과 연결된 구조에 있어서 박막 트랜지스터에 화소신호가 인가되는 구간을 최소로 하여 박막 트랜지스터의 스트레스를 최소화할 수 있는 액정표시장치에 관한 것이다.

일반적으로 액정표시장치는 경량, 박형, 저소비 전력구동 등의 특징으로 인해 그 응용범위가 점차 넓어지고 있는 추세에 있다. 이에 따라 액정표시장치는 노트북 PC와 같은 휴대용 컴퓨터, 사무 자동화 기기, 오디오/비디오 기기 등으로 널리 이용되고 있다.

통상적으로 액정표시장치는 매트릭스 형태로 배열된 다수의 제어용 스위칭 소자에 인가되는 화소신호에 따라 광의 투과량이 조절되어 화면에 원하는 화상을 표시하게 된다.

이러한 액정표시장치는 상부기판인 컬러필터(color filter) 기판과 하부기판인 박막트랜지스터 어레이(Thin film Transistor Array) 기판이 서로 대향하고 그 사이에는 액정층이 충진된 액정패널과, 상기 액정패널에 주사신호 및 화상정보를 공급하여 액정패널을 동작시키는 구동부를 포함하여 구성된다.

이와 같은 액정표시장치는, 액정의 열화를 방지하기 위하여 서로 인접한 화소에 반대 극성의 화소신호를 인가하는 인버젼(inversion) 방식이 많이 이용되고 있으며, 이러한 인버젼 방식으로는 라인 인버젼, 컬럼 인버젼, 도트 인버젼 등의 다양한 예가 있다.

이하, 첨부한 도면을 참조하여 도트 인버젼을 구현한 종래의 일반적인 액정표시장치에 대하여 설명하도록 한다.

도 1에 도시한 바와 같이 도트 인버젼 방식의 종래의 액정표시장치는, 제 1 기판(1) 및 제 2 기판(미도시)이 구비되며, 상기 제 1 기판(1)에는 게이트 라인(GL1~GLm)과 데이터 라인(DL1~DLn)이 교차하여 정의된 다수의 화소로 이루어진 다수의 수직 화소열과 수평 화소열이 정의되고, 상기 제 1 기판(1)의 수직 화소열을 이루는 각 화소에는 동일 데이터 라인(DL1~DLn)과 연결된 박막 트랜지스터(2)가 형성되며, 상기 각 화소에는 박막 트랜지스터(2)와 연결된 화소전극(5)이 형성된다. 그리고, 상기 제 2 기판에는 상기 화소전극(5)과 함께 전계를 형성하여 각 화소를 구동하는 공통전극(미도시)이 형성된다.

상기 제 1 기판(1) 상의 각 화소에는 인접한 화소의 화소전극(5)에 공급되는 화소신호와 반대되는 극성의 화소신호가 공급된다. 즉, 상기 공통전극에 공급되는 공통전압을 기준 전압이라고 하였을 때, 상기 데이터 라인(DL1~DLn)을 통해 각 화소의 화소전극(5)에 공급되는 전압은 기준 전압에 대하여 서로 반대되는 극성을 가 지는 화소신호가 공급되어, 도트 인버젼(dot inversion)이 구현된다.

이와 같은 종래의 액정표시장치는 데이터 라인(DL1~DLn)을 통해 공급되는 화소신호의 극성이 기준전압에 대하여 정극성 및 부극성이 되도록 반복적으로 스윙하므로 화소 충전 시간이 길어지고 데이터 구동부에서 높은 열이 발생하게 되는 문제점이 있어왔다.

이와 같은 문제점을 해결하기 위하여 도 2에 도시한 바와 같은 종래의 액정표시장치가 제안되었다.

도 2를 참조하면, 상기 종래의 액정표시장치는, 제 1 기판(10) 및 제 2 기판(미도시)이 구비되며, 상기 제 1 기판(10)에는 게이트 라인(GL1~GLm)과 데이터 라인(DL1~DLn)이 교차하여 정의된 다수의 화소로 이루어진 다수의 수직 화소열과 수평 화소열이 정의되고, 상기 각 화소에는 수직 화소열을 기준으로 하여 홀수 번째 화소와 짝수 번째 화소 간에는 서로 다른 데이터 라인(DL1~DLn)과 연결된 박막 트랜지스터(12)가 형성되며, 각 화소에는 박막 트랜지스터(12)와 연결된 화소전극(15)이 형성된다. 그리고, 상기 제 2 기판에는 상기 화소전극(15)과 함께 전계를 형성하여 각 화소를 구동하는 공통전극(미도시)이 형성된다.

상기 데이터 라인(DL1~DLn) 중에 홀수 번째 데이터 라인(DL1, DL3, DL[n-1])과 짝수 번째 데이터 라인(DL2, DL4, DLn)에는 기준 전압, 즉 공통전압에 대하여 서로 반대되는 극성의 화소신호(V_data)가 공급된다.

이에 따라, 인접한 각 화소에는 서로 반대되는 극성을 가지는 화소신호(V_data)가 공급되므로 도트 인버젼이 구현된다.

상기와 같은 액정표시장치에 있어서, 각 화소의 박막 트랜지스터(12)의 소스 단자에는 한 프레임에 있어서 동일 극성의 화소신호(V_data)가 지속적으로 인가되므로 박막 트랜지스터(12)가 스트레스를 받아 특성이 변화되는 문제점이 있다. 즉, 도 3에 i 번째 프레임과 [i+1] 번째 프레임의 화소신호(V_data)의 파형을 도시하였는데, 이를 참조하면, 하나의 프레임 구간 동안에 각 데이터 라인(DL1~DLn)을 통해 박막 트랜지스터(12)의 소스 단자에는 동일한 극성의 화소신호(V_data)가 지속적으로 인가된 상태를 이루므로 박막 트랜지스터(12)가 스트레스를 받아 특성이 변화되어 수직 크로스 토크(cross talk)의 발생 원인으로 작용하게 된다.

따라서, 도 4에 도시한 바와 같이 각 화소의 박막 트랜지스터(12)의 소스 단자에 공급되는 화소신호(V_data)에 있어서, 각 화소신호(V_data)의 경계마다 기준 전압, 즉 공통전압과 동일한 전압 레벨의 구간을 마련하여 박막 트랜지스터(12)의 스트레스 정도를 줄이려는 시도가 있어왔다.

하지만, 각 화소신호(V_data)의 경계마다 마련한 기준 전압 구간이 긴 경우에는 각 화소의 충전량이 부족하여 원하는 화상과는 다른 왜곡된 화상이 구현되게 되는 문제점이 있어, 기준 전압 구간을 충분히 마련하는 것이 불가능한 단점이 있어왔다.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 각 화소 내에 형성된 박막 트랜지스터가 수직 화소열을 기준으로 하여 홀수 번째 화소와 짝수 번째 화소 간에는 서로 다른 데이터 라인과 연결된 구조에 있어서 박막 트랜지스터에 화소신호가 인가되는 시간을 최소로 하여 박막 트랜지스터의 스트레스를 최소화하여 화면 표시 품질이 높아진 액정표시장치를 제공하는 것이다.

상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 액정표시장치는, 게이트 라인과 데이터 라인이 교차하여 정의된 다수의 화소로 이루어진 다수의 수직 화소열과 수평 화소열이 정의된 제 1 기판; 상기 각 화소 내에는 상기 데이터 라인과 연결되도록 하나씩 형성되되, 수직 화소열을 기준으로 하여 홀수 번째 화소와 짝수 번째 화소 간에는 서로 다른 데이터 라인과 연결된 박막 트랜지스터; 외부로부터 입력된 신호들을 이용하여 상기 각 화소를 구동하기 위한 게이트 제어신호와 데이터 제어 신호를 발생하고 외부로부터의 화소 데이터를 재정렬하여 출력하는 타이밍 제어부; 상기 게이트 제어신호의 제어 하에 상기 게이트 라인을 하나씩 순차적으로 구동하되, 서로 인접한 게이트 라인의 구동 구간의 일부가 오버랩되도록 구동하는 게이트 구동부; 및 상기 데이터 제어신호의 제어 하에 서로 인접한 게이트 라인이 오버랩되어 구동되는 구간 동안 해당 데이터 라인에 화소신 호를 공급하되, 홀수 번째 데이터 라인과 짝수 번째 데이터 라인에 서로 반대 극성의 화소신호를 공급하는 데이터 구동부; 를 포함하여 구성된다.

상기와 같은 구성을 가지는 액정표시장치는, 서로 인접한 게이트 라인이 구동 구간의 일부가 오버랩되도록 구동되므로 각 수평 화소열을 구성하는 화소는 이전 수평 화소열을 구성하는 화소와 오버랩되어 구동되는 구간 동안 선충전(pre-charging)이 이루어거나 별도의 선충전 전압 공급에 의해 선충전이 이루어지므로, 각 화소신호의 경계마다 기준 전압을 공급하는 시간을 최대화할 수 있는 장점이 있다.

이에 따라, 박막 트랜지스터의 스트레스가 최소화되어 특성 변화가 최소화되므로 화면 표시 품질을 높일 수 있는 효과가 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 액정표시장치에 대하여 설명한다.

도 5에 도시한 바와 같이 본 발명에 따른 액정표시장치는, 게이트 라인(GL1~GLm)과 데이터 라인(DL1~DLn)이 교차하여 정의된 다수의 화소로 이루어진 다수의 수직 화소열과 수평 화소열이 정의된 제 1 기판(101); 상기 각 화소의 게이트 라인(GL1~GLm)과 데이터 라인(DL1~DLn)이 교차하는 영역에 형성되되, 수직 화소열을 기준으로 하여 홀수 번째 화소와 짝수 번째 화소 간에는 서로 다른 데이터 라인(DL1~DLn)과 연결된 박막 트랜지스터(102); 외부로부터 입력된 신호들을 이용하여 상기 각 화소를 구동하기 위한 게이트 제어신호와 데이터 제어신호를 발생하고 외부로부터의 화소 데이터를 재정렬하여 출력하는 타이밍 제어부(103); 상기 게이트 제어신호의 제어 하에 상기 게이트 라인(GL1~GLm)을 하나씩 순차적으로 구동하되, 서로 인접한 게이트 라인(GL1~GLm)의 구동 구간의 일부가 오버랩되도록 구동하는 게이트 구동부(104); 및 상기 데이터 제어신호의 제어 하에 서로 인접한 게이트 라인(GL1~GLm)이 오버랩되어 구동되는 구간 동안 해당 데이터 라인(DL1~DLn)에 화소신호(V_data)를 공급하되, 홀수 번째 데이터 라인(DL1, DL3 ... DL[n-1])과 짝수 번째 데이터 라인(DL2, DL4 ... DLn)에 서로 반대 극성의 화소신호(V_data)를 공급하는 데이터 구동부(105); 를 포함하여 구성된다.

이와 같은 구성을 가지는 본 발명의 바람직한 실시예에 따른 액정표시장치의 구성 요소에 대하여 상세히 설명하면 다음과 같다.

본 발명의 바람직한 실시예에 따른 액정표시장치는 박막 트랜지스터 어레이 기판인 제 1 기판(101)과 컬러필터 기판인 제 2 기판(미도시)으로 구성된 액정패널이 구비되며, 상기 제 1 기판(101)과 제 2 기판 사이에는 액정층(미도시)이 형성된다.

도 5를 참조하면, 상기 제 1 기판(101)은 게이트 라인(GL1~GLm)과 데이터 라인(DL1~DLn)이 교차하도록 형성됨으로써 다수의 화소가 정의되며, 상기 다수의 화소는 다수의 수평 화소열과 수직 화소열을 이룬다.

그리고, 상기 각 화소의 게이트 라인(GL1~GLm)과 데이터 라인(DL1~DLn)이 교차하는 영역의 어느 하나에는 게이트 라인(GL1~GLm) 및 데이터 라인(DL1~DLn)과 연 결된 박막 트랜지스터(102)가 형성되는데, 이러한 박막 트랜지스터(102)는 수직 화소열을 기준으로 하여 홀수 번째 화소와 짝수 번째 화소 간에는 서로 다른 데이터 라인(DL1~DLn)과 연결된다.

그리고, 상기 각 화소에는 박막 트랜지스터(102)의 드레인 단자와 연결되어 화소신호(V_data)가 공급되는 화소전극(106)이 형성된다.

도면에 상세히 도시하지는 않았지만, 상기 제 2 기판에는 공통전압이 공급되는 공통전극이 형성되며, 상기 공통전극은 액정을 사이에 두고 화소전극(106)과 함께 액정셀(C_LC)을 이룬다. 즉, 상기 공통전극에 공급되는 공통전압은 화소전극(106)에 공급되는 화소신호(V_data)와 함께 전계를 형성하여 액정을 구동한다.

도 5를 참조하면, 본 발명의 바람직한 실시예에 따른 액정표시장치는, 제 1 기판(101)의 화소전극(106)에 화소신호(V_data)를 공급하고 공통전극에 공통전압을 공급하여 각 화소를 구동하기 위하여 타이밍 제어부(103), 게이트 구동부(104), 데이터 구동부(105)와 같은 다양한 구동 수단이 구비된다.

상기 타이밍 제어부(103)는 외부로부터 입력된 신호들을 이용하여 게이트 구동부(104)를 제어하기 위한 게이트 제어신호와, 데이터 구동부(105)를 제어하기 위한 데이터 제어신호를 발생하며, 외부로부터의 화소 데이터를 재정렬한 후 데이터 구동부(105)에 공급한다.

상기 게이트 제어신호로서 게이트 스타트 펄스(Gate Start Pulse ; GSP), 게이트 시프트 클럭(Gate Shift Clock ; GSC), 게이트 출력 인에이블 신호(Gate Output Enable ; GOE) 등이 있으며, 데이터 제어신호로서 소스 스타트 펄스(Sourse Start Pulse ; SSP), 소스 시프트 클럭(Sourse Shift Clock ; SSC), 소스 출력 인에이블 신호(Sourse Output Enable ; SOE), 극성제어 신호(Polarity ; POL) 등이 있다.

도 5를 참조하면, 상기 게이트 구동부(104)는 타이밍 제어부(103)로부터 공급받은 게이트 스타트 펄스(GSP)를 게이트 시프트 클럭(GSC)에 따라 시프트시켜 게이트 라인(GL1~GLm)에 순차적으로 게이트 온 신호를 공급하여 해당 게이트 라인(GL1~GLm)에 연결된 박막 트랜지스터(102)가 턴온(turn on)되도록 하고, 게이트 라인(GL1~GLm)에 게이트 온 신호를 공급하지 않는 기간에는 게이트 오프 신호를 공급한다. 즉, 게이트 구동부(104)는 게이트 온 신호와 게이트 오프 신호로 이루어진 게이트 신호(V_GL)를 게이트 라인(GL1~GLm)에 공급한다.

이러한 게이트 구동부(104)는 상술한 바와 같이 상기 게이트 제어신호의 제어 하에 상기 게이트 라인(GL1~GLm)을 하나씩 순차적으로 구동하되, 서로 인접한 게이트 라인(GL1~GLm)의 구동 구간의 일부가 오버랩되도록 구동한다. 즉, 각 게이트 라인(GL1~GLm)은 이전 게이트 라인(GL1~GLm)과도 구동 구간의 일부가 오버랩되며 이후 게이트 라인(GL1~GLm)과도 구동 구간의 일부가 오버랩된다.

이와 같이 서로 인접한 게이트 라인(GL1~GLm)의 구동 구간의 일부가 오버랩되면, 오버랩되는 구간 동안에는 해당 두 게이트 라인(GL1~GLm)과 연결된 두 박막 트랜지스터(102)가 턴온되며, 턴온된 박막 트랜지스터(102)와 연결된 화소전극(106)에는 동일한 화소신호(V_data)가 공급된다.

임의의 한 게이트 라인(GL1~GLm)을 기준으로 하여 더욱 상세히 설명하면, 해당 게이트 라인(GL1~GLm)이 이전의 게이트 라인(GL1~GLm)과 함께 구동될 시에는 해당 게이트 라인(GL1~GLm)에 연결된 화소는 화소신호(V_data)에 의해 선충전(pre-charging)이 이루어지며, 이전의 게이트 라인(GL1~GLm)에 연결된 화소는 화소신호(V_data)에 의해 충전이 완료된다. 그리고, 해당 게이트 라인(GL1~GLm)이 이후의 게이트 라인(GL1~GLm)과 함께 구동될 시에는 해당 게이트 라인(GL1~GLm)에 연결된 화소는 화소신호(V_data)에 의해 충전이 완료되며, 이후의 게이트 라인(GL1~GLm)에 연결된 화소는 화소신호(V_data)에 의해 선충전이 이루어진다.

즉, 각 게이트 라인(GL1~GLm)에 연결된 화소는 이전 게이트 라인(GL1~GLm)에 연결된 화소의 충전이 이루어지는 동안 선충전(pre-charging)이 이루어진다.

단, 한 프레임의 첫 번째 게이트 라인(GL1)과 이전 프레임의 마지막 게이트 라인(GLm)은 구동 구간이 오버랩되지 않으며, 한 프레임의 첫 번째 게이트 라인(GL1)에 연결된 화소는 화소신호(V_data)의 입력 전에 소정 구간 동안 데이터 라인(DL1~DLn)을 통해 별도의 선충전 전압을 입력받음으로써 선충전이 이루어진다.

그리고, 도 5를 참조하면, 상기 데이터 구동부(105)는 타이밍 제어부(103)로부터 공급받은 소스 스타트 펄스(SSP)를 소스 시프트 클럭(SSC)에 따라 시프트시켜 샘플링 신호를 발생하며, 상기 샘플링 신호에 응답하여 상기 화소 데이터를 일정 단위씩 순차적으로 입력하여 래치한 후에, 래치된 하나의 수평화소열 분의 화소 데이터를 아날로그 화소신호(V_data)로 변환하여 데이터 라인(DL1~DLn)에 공급한다. 이에 따라, 게이트 온 신호에 의해 턴온된 박막 트랜지스터(102)와 연결된 화소전 극(106)에는 화소신호(V_data)가 공급되게 된다.

이러한 데이터 구동부(105)는 상술한 바와 같이 서로 인접한 게이트 라인(GL1~GLm)의 구동 구간의 일부가 오버랩되는 구간 동안 상기 데이터 제어신호의 제어 하에 해당 데이터 라인(DL1~DLn)에 화소신호(V_data)를 공급하되 홀수 번째 데이터 라인(DL1, DL3, ... DL[n-1])과 짝수 번째 데이터 라인(DL2, DL4, ... DLn)에는 서로 반대되는 극성의 화소신호(V_data)를 공급하며, 화소신호(V_data)를 공급하는 구간 외의 구간은 기준전압을 공급한다. 이때, 상기 기준전압은 공통전극에 공급되는 공통전압과 동일한 레벨의 전압이며, 상기 화소신호(V_data)는 상기 기준전압을 기준으로 하여 정극성(+)과 부극성(-)으로 구분된다.

그리고, 상기 데이터 구동부(105)는 기준 전압을 공급하는 구간이 화소신호(V_data)를 공급하는 구간의 1 배 이하가 되도록 데이터 라인(DL1~DLn)을 구동한다. 물론, 이와 같은 구동 구간은 타이밍 제어부(103)로부터의 데이터 제어신호에 의해 제어된다.

이와 같이 데이터 라인(DL1~DLn)에 기준 전압을 공급하는 구간을 최대화하는 것이 가능한 것은, 상술한 바와 같이 각 게이트 라인(GL1~GLm)에 연결된 화소는 이전 게이트 라인(GL1~GLm)에 연결된 화소의 충전이 이루어지는 동안 선충전이 이루어지거나 혹은 별도의 선충전 전압을 입력받아 선충전이 이루어지기 때문이다.

여기서, 도 6에는 데이터 라인(DL1~DLn)에 기준 전압을 공급하는 구간과 화소신호(V_data)를 공급하는 구간이 1:1인 것을 그 예로 하였지만, 본 발명이 이에 한정되는 것은 아니며, 데이터 라인(DL1~DLn)에 기준 전압을 공급하는 구간과 화소 신호(V_data)를 공급하는 구간은 데이터 라인(DL1~DLn)에 기준 전압을 공급하는 구간이 화소신호(V_data)를 공급하는 구간의 1 배가 넘지 않는 범위 내에서 다양한 변경이 가능하다.

참고로, 도 6은 게이트 신호(V_GL)와 화소신호(V_date)의 파형을 도시한 파형도로서, 설명의 편의를 위하여 임의의 i 번째 프레임의 일부와 [i+1] 번째 프레임의 일부만을 나타내었다.

이와 같은 도 6을 참조하여 본 발명의 바람직한 실시예에 따른 액정표시장치에 구비된 화소의 선충전 및 충전에 대하여 i 번째 프레임의 일부와 [i+1]번째 프레임의 일부를 일 예로 하여 상세히 설명하면 다음과 같다.

도 5 및 도 6을 참조하면, 상기 게이트 구동부(104)는 게이트 제어신호의 제어 하에 i 번째 프레임 구동 시에 제 1 게이트 라인(GL1)에 제 1 게이트 신호(V_GL1)를 공급하고 제 2 게이트 라인(GL2)에 제 2 게이트 신호(V_GL2)를 공급하며 제 3 게이트 라인(GL3)에 제 3 게이트 신호(V_GL3)를 공급하며, 제 m 게이트 라인(GLm)에 제 m 게이트 신호(V_GLm)를 공급한다. 그리고, 상기 게이트 구동부(104)는 게이트 제어신호의 제어 하에 [i+1]번째 프레임 구동 시에 제 1 게이트 라인(GL1)에 제 1' 게이트 신호(V_GL1')를 공급하고 제 2 게이트 라인(GL1)에 제 2' 게이트 신호(V_GL2')를 공급하며 제 3 게이트 라인(GL3)에 제 3' 게이트 신호(V_GL3')를 공급한다.

먼저, i 번째 프레임 구동과 관련하여 설명하면 다음과 같다.

상기 제 1 게이트 신호(V_GL1)는 제 2 게이트 온 신호와 제 2 게이트 오프 신호로 이루어지는데, 제 1 게이트 온 신호는 제 1 게이트 라인(GL1)에 연결된 화소를 선충전하기 위한 도 6의 ⓐ구간과, 기준전압을 공급하는 ⓑ구간과, 제 1 게이트 라인(GL1)에 연결된 화소를 충전하기 위한 ⓒ구간으로 이루어진다. 여기서, 상기 제 1 게이트 온 신호의 ⓒ구간은 제 2 게이트 신호(V_GL2)의 게이트 온 신호의 ⓓ구간과 오버랩되며, 이로써 제 1 게이트 라인(GL1)에 연결된 화소는 충전되고 제 2 게이트 라인(GL2)에 연결된 화소는 선충전된다.

상기 제 1 게이트 온 신호의 ⓐ구간 동안에 데이터 구동부(105)는 데이터 라인(DL1~DLn)에 선충전 전압을 공급하며, ⓒ구간에는 제 1 게이트 라인(GL1)에 연결된 화소를 충전함과 동시에 제 2 게이트 라인(GL2)에 연결된 화소를 선충전하기 위한 화소신호(V_data)를 공급한다. 이때, 제 1 게이트 온 신호의 ⓐ구간 동안의 데이터 라인(DL1~DLn)에 공급되는 선충전 전압은 도 6의 ①과 같으며, 이러한 선충전 전압은 i 번째 프레임 동안 데이터 라인(DL1~DLn)에 공급되는 화소신호(V_data)의 극성과 동일한 극성을 가진다. 그리고, 상기 ⓒ구간 동안 데이터 라인(DL1~DLn)에 공급되는 화소신호(V_data)는 ②와 같다.

따라서, 제 1 게이트 라인(GL1)에 연결된 화소는 상기 ⓐ구간으로 인해 이미 선충전된 상태에서 ⓒ구간 동안 충전이 이루어지므로 빠른 충전이 이루어지며, ⓒ구간 동안 데이터 라인(DL1~DLn)에 공급되는 화소신호(V_data) ②의 공급 시간을 최소화하는 것이 가능하다. 여기서, 기준전압을 공급하는 ⓑ구간은 데이터 라인(DL1~DLn)에 공급되는 화소신호(V_data) ②의 공급 시간의 1 배가 넘지 않는 범위 내에서 자유로운 설계가 가능하다.

그리고, 상기 제 2 게이트 신호(V_GL2)는 제 2 게이트 온 신호와 제 2 게이트 오프 신호로 이루어지는데, 제 2 게이트 온 신호는 제 2 게이트 라인에 연결된 화소를 선충전하기 위한 도 6의 ⓓ구간과, 기준전압을 공급하는 ⓔ구간과, 제 2 게이트 라인에 연결된 화소를 충전하기 위한 ⓕ구간으로 이루어진다. 여기서, 상기 제 2 게이트 온 신호의 ⓕ구간은 제 3 게이트 신호(V_GL3)의 게이트 온 신호의 ⓖ구간과 오버랩되며, 이로써 제 2 게이트 라인(GL2)에 연결된 화소는 충전되고 제 3 게이트 라인(GL3)에 연결된 화소는 선충전된다.

상기 제 2 게이트 온 신호의 ⓓ구간 동안에 데이터 구동부(105)는 제 2 게이트 라인(GL2)에 연결된 화소를 선충전함과 동시에 제 2 게이트 라인(GL2)에 연결된 화소를 충전하기 위한 화소신호(V_data)를 공급하며, ⓕ구간에는 제 2 게이트 라인(GL2)에 연결된 화소를 충전함과 동시에 제 3 게이트 라인(GL3)에 연결된 화소를 선충전하기 위한 화소신호(V_data)를 공급한다. 이때, 상기 제 2 게이트 온 신호의 ⓓ구간 동안 데이터 라인(DL1~DLn)에 공급되는 화소신호(V_data)는 도 6의 ②와 같으며, ⓕ구간 동안 데이터 라인(DL1~DLn)에 공급되는 화소신호(V_data)는 도 6의 ③과 같다.

따라서, 제 2 게이트 라인(GL2)에 연결된 화소는 상기 ⓓ구간으로 인해 이미 선충전된 상태에서 ⓕ구간 동안 충전이 이루어지므로 빠른 충전이 이루어지며, ⓕ구간 동안 데이터 라인(DL1~DLn)에 공급되는 화소신호(V_data) ③의 공급 시간을 최소화하는 것이 가능하다. 여기서, 기준전압을 공급하는 ⓔ구간은 데이터 라인(DL1~DLn)에 공급되는 화소신호(V_data) ③의 공급 시간의 1 배가 넘지 않는 범 위 내에서 자유로운 설계가 가능하다.

그리고, 상기 제 m 게이트 신호(V_GLm)는 제 m 게이트 온 신호와 제 m 게이트 오프 신호로 이루어지는데, 제 m 게이트 온 신호는 제 m 게이트 라인에 연결된 화소를 선충전하기 위한 ⓗ구간과, 기준전압을 공급하는 ⓘ구간과, [i+1]번째 프레임의 제 1' 게이트 온 신호와 오버랩되지 않고 독립적으로 구동되는 ⓙ구간으로 이루어진다.

상기 제 m 게이트 온 신호의 ⓗ구간에는 제 m 게이트 라인(V_GLm)에 연결된 화소를 선충전함과 동시에 제 [m-1] 게이트 라인(GL[m-1])에 연결된 화소를 충전하기 위한 화소신호(V_data)를 공급한다. 이때, 상기 제 m 게이트 온 신호의 ⓗ구간 동안 데이터 라인(DL1~DLn)에 공급되는 화소신호(V_data)는 도 6의 ④와 같으며, ⓙ구간 동안 데이터 라인(DL1~DLn)에 공급되는 화소신호(V_data)는 도 6의 ⑤와 같다.

이하, [i+1] 번째 프레임의 구동과 관련하여 설명하면 다음과 같다.

상기 제 1' 게이트 신호(V_GL1')는 제 1' 게이트 온 신호와 제 1' 게이트 오프 신호로 이루어지는데, 제 1' 게이트 온 신호는 제 1 게이트 라인(GL1)에 연결된 화소를 선충전하기 위한 도 6의 ⓚ구간과, 기준전압을 공급하는 ⓜ구간과, 제 1 게이트 라인(GL1)에 연결된 화소를 충전하기 위한 ⓝ구간으로 이루어진다. 여기서, 상기 제 1' 게이트 온 신호의 ⓝ구간은 제 2' 게이트 신호(V_GL2')의 게이트 온 신호의 ⓟ구간과 오버랩되며, 이로써 제 1 게이트 라인(GL1)에 연결된 화소는 충전되고 제 2 게이트 라인(GL2)에 연결된 화소는 선충전된다.

상기 제 1' 게이트 온 신호의 ⓚ구간 동안에 데이터 구동부(105)는 데이터 라인(DL1~DLn)에 선충전 전압을 공급하며, ⓝ구간에는 제 1 게이트 라인(DL1)에 연결된 화소를 충전함과 동시에 제 2 게이트 라인(DL2)에 연결된 화소를 선충전하기 위한 화소신호(V_data)를 공급한다. 이때, 제 1' 게이트 온 신호의 ⓚ구간 동안 데이터 라인(DL1~DLn)에 공급되는 선충전 전압은 도 6의 ⑥과 같으며, 이러한 선충전 전압은 [i+1] 번째 프레임 동안 데이터 라인(DL1~DLn)에 공급되는 화소신호(V_data)의 극성과 동일한 극성을 가진다. 그리고, 상기 ⓝ구간 동안 데이터 라인(DL1~DLn)에 공급되는 화소신호(V_data)는 ⑦과 같다.

따라서, 제 1 게이트 라인(GL1)에 연결된 화소는 상기 ⓚ구간으로 인해 이미 선충전된 상태에서 ⓝ구간 동안 충전이 이루어지므로 빠른 충전이 이루어지며, ⓝ구간 동안 데이터 라인(DL1~DLn)에 공급되는 화소신호(V_Data) ⑦의 공급 시간을 최소화하는 것이 가능하다. 여기서, 기준전압을 공급하는 ⓜ구간은 데이터 라인(DL1~DLn)에 공급되는 화소신호(V_data) ⑦의 공급 시간의 1 배가 넘지 않는 범위 내에서 자유로운 설계가 가능하다.

그리고, 상기 제 2' 게이트 신호(V_GL2')는 제 2' 게이트 온 신호와 제 2' 게이트 오프 신호로 이루어지는데, 제 2' 게이트 온 신호는 제 2 게이트 라인(GL2)에 연결된 화소를 선충전하기 위한 도 6의 ⓟ구간과, 기준전압을 공급하는 ⓠ구간과, 제 2 게이트 라인(GL2)에 연결된 화소를 충전하기 위한 ⓡ구간으로 이루어진다. 여기서, 상기 제 2' 게이트 온 신호의 ⓡ구간은 제 3' 게이트 신호의 게이트 온 신호의 ⓢ구간과 오버랩되며, 이로써 제 2 게이트 라인(GL2)에 연결된 화소는 충전되고 제 3 게이트 라인(GL3)에 연결된 화소는 선충전된다.

상기 제 2 게이트 온 신호의 ⓟ구간 동안에 데이터 구동부(105)는 제 2 게이트 라인(GL2)에 연결된 화소를 선충전함과 동시에 제 1 게이트 라인(GL1)에 연결된 화소를 충전하기 위한 화소신호(V_data)를 공급하며, ⓡ구간에는 제 2 게이트 라인(GL2)에 연결된 화소를 충전하고 제 3 게이트 라인(GL3)에 연결된 화소를 선충전하기 위한 화소신호(V_data)를 공급한다. 이때, 상기 제 2' 게이트 온 신호의 ⓟ구간 동안 데이터 라인(DL1~DLn)에 공급되는 화소신호(V_data)는 도 6의 ⑦과 같으며, ⓕ구간 동안 데이터 라인(DL1~DLn)에 공급되는 화소신호(V_data)는 도 6의 ⑧과 같다.

따라서, 제 2 게이트 라인(GL2)에 연결된 화소는 상기 ⓟ구간으로 인해 이미 선충전된 상태에서 ⓡ구간 동안 충전이 이루어지므로 빠른 충전이 이루어지며, ⓡ구간 동안 데이터 라인(DL1~DLn)에 공급되는 화소신호(V_data) ⑧의 공급 시간을 최소화하는 것이 가능하다. 여기서, 기준전압을 공급하는 ⓠ구간은 데이터 라인(DL1~DLn)에 공급되는 화소신호(V_data) ⑧의 공급 시간의 1 배가 넘지 않는 범위 내에서 자유로운 설계가 가능하다.

상술한 바와 같이 본 발명에 따른 액정표시장치에 구비된 각 화소는 이전 수평 화소열을 구성하는 화소와 오버랩되어 구동되는 구간 동안 선충전이 이루어지거나 별도의 선충전 전압 공급에 의해 선충전이 이루어지므로, 각 화소신호(V_data)의 경계마다 기준전압을 공급하는 시간을 최대로 할 수 있어, 박막 트랜지스터(102)의 스트레스가 최소화되는 장점이 있다.

도 1은 종래의 일반적인 액정표시장치의 일 예를 도시한 평면도.

도 2는 종래의 일반적인 액정표시장치의 다른 예를 도시한 예시도 평면도.

도 3은 도 2의 화소신호(V_data)의 파형의 일 예를 도시한 파형도.

도 4는 도 2의 화소신호(V_data)의 파형을 다른 예를 도시한 파형도.

도 5는 본 발명의 바람직한 실시예에 따른 액정표시장치를 도시한 블록도.

도 6은 도 5의 게이트 신호(V_GL)와 화소신호(V_date)의 파형을 도시한 파형도.

**도면의 주요 부분에 대한 부호의 설명**

101 : 제 1 기판 102 : 박막 트랜지스터

GL1~GLm : 게이트 라인 DL1~DLn : 데이터 라인

103 : 타이밍 제어부

104 : 게이트 구동부 105 : 데이터 구동부

Claims (8)

1. 게이트 라인과 데이터 라인이 교차하여 정의된 다수의 화소로 이루어진 다수의 수직 화소열과 수평 화소열이 정의된 제 1 기판;

   상기 각 화소의 게이트 라인과 데이터 라인이 교차하는 영역에 형성되되, 수직 화소열을 기준으로 하여 홀수 번째 화소와 짝수 번째 화소 간에는 서로 다른 데이터 라인과 연결된 박막 트랜지스터;

   외부로부터 입력된 신호들을 이용하여 상기 각 화소를 구동하기 위한 게이트 제어신호와 데이터 제어 신호를 발생하고 외부로부터의 화소 데이터를 재정렬하여 출력하는 타이밍 제어부;

   상기 게이트 제어신호의 제어 하에 상기 게이트 라인을 하나씩 순차적으로 구동하되, 서로 인접한 게이트 라인의 구동 구간의 일부가 오버랩되도록 구동하는 게이트 구동부; 및

   상기 데이터 제어신호의 제어 하에 서로 인접한 게이트 라인이 오버랩되어 구동되는 구간 동안 해당 데이터 라인에 화소신호를 공급하되, 홀수 번째 데이터 라인과 짝수 번째 데이터 라인에 서로 반대 극성의 화소신호를 공급하는 데이터 구동부를 포함하고,

   상기 화소는,

   각 게이트 라인이 구동될 때, 상기 데이터 라인을 통해 선충전(pre-charging) 전압, 기준전압 및 상기 화소신호가 순차적으로 충전되는 것을 특징으로 하는 액정표시장치.
2. 삭제
3. 제 1 항에 있어서, 상기 각 화소에는 박막 트랜지스터와 연결되어 화소신호가 공급되는 화소전극이 추가로 형성되고,

   공통전압이 공급되어 상기 화소전극과 함께 해당 화소를 구동하는 공통전극이 형성된 제 2 기판이 추가로 구비되며,

   상기 기준 전압은 공통전압과 동일한 레벨의 전압인 것을 특징으로 하는 액정표시장치.
4. 제 1 항에 있어서, 상기 타이밍 제어부는 데이터 라인에 화소신호를 공급하는 구간 외의 구간이 화소신호를 공급하는 구간의 1 배 이하가 되도록 구성된 것을 특징으로 하는 액정표시장치.
5. 제 1 항에 있어서, 상기 각 수평 화소열을 구성하는 화소는 이전 수평 화소열을 구성하는 화소와 오버랩되어 구동되는 구간 동안 선충전(pre-charging)이 이루어지는 것을 특징으로 하는 액정표시장치.
6. 제 1 항에 있어서, 상기 타이밍 제어부는 첫 번째 수평 화소열에 연결된 게이트 라인을 구동할 시에는,

   각 데이터 라인에 선충전(pre-charging) 전압을 먼저 출력한 후에, 다음 게이트 라인과 오버랩 구동되는 구간 동안 첫 번째 화소신호를 출력하도록 구성된 것을 특징으로 하는 액정표시장치.
7. 제 1 항에 있어서, 상기 제 1 기판에 형성된 다수의 화소 전체를 한 번 구동하는 구간을 하나의 프레임이라 하면,

   상기 타이밍 제어부는 이전 프레임 시에 각 화소에 공급했던 화소신호의 극성에 반대되는 극성의 화소신호를 각 화소에 공급하도록 구성된 것을 특징으로 하는 액정표시장치.
8. 제 7 항에 있어서, 상기 타이밍 제어부는,

   각 프레임의 첫 번째 게이트 라인을 이전 프레임의 마지막 번째 게이트 라인과 독립적으로 구동하고,

   각 프레임의 첫번째 게이트 라인을 구동할 시에는, 데이터 라인에 선충전(pre-charging) 전압을 먼저 출력한 후에 화소신호를 출력하도록 구성된 것을 특징으로 하는 액정표시장치.

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