KR101396769B1

KR101396769B1 - 써프레서

Info

Publication number: KR101396769B1
Application number: KR1020120065673A
Authority: KR
Inventors: 정준환; 이승철; 정연수; 윤국호
Original assignee: 주식회사 아모텍
Priority date: 2011-07-11
Filing date: 2012-06-19
Publication date: 2014-05-20
Also published as: KR20130007969A

Abstract

본 발명은 써프레서에 관한 것으로, 제1 내부전극(11) 및 제2 내부전극(13)이 인쇄되는 시트들로 이루어진 소체(21)와, 상기 제1 내부전극(11)과 제2 내부전극(13) 사이의 간극에 배치되는 방전물질(15)을 포함하며, 상기 방전물질(15)은 SiC-ZnO계로 이루어진다. 본 발명은 방전물질이 SiC 입자 표면에 ZnO를 반응시켜 한층 더 높은 절연성을 부여하고 ESD 내성을 향상시키는 이점이 있다.

Description

써프레서{Suppressor}

본 발명은 써프레서에 관한 것으로, 더욱 상세하게는 정전기로부터 내부 회로를 보호하기 위한 써프레서에 관한 것이다.

이상전압으로부터 회로를 보호하기 위해 바리스터(varisator)를 사용한다. 바리스터는 인가전압에 따라 저항이 변하기 때문에 과전압(서지전압) 및 정전기로부터 중요 전자부품과 회로를 보호하는 보호용 소자로 널리 사용된다.

또한, 과전압 및 정전기를 제거하는 소자로 ESD(Electrostatic Discharge) 흡수기가 있다. 통상적으로 ESD 흡수기(absorber)는 내부전극 사이에 소정의 빈공간을 배치하여 비교적 큰 과전압이나 과전류를 차단한다. ESD는 정전기를 의미한다.

그런데, 바리스터는 낮은 레벨의 ESD 전압에 대한 감쇄 동작을 제대로 수행하지 못하는 경우가 허다하고, ESD 흡수기는 높은 레벨의 ESD 전압일수록 우수한 감쇄 성능을 보이지만 낮은 레벨의 ESD 전압(예컨대, 대략 ESD 3KV 이하)에서는 동작을 하지 않는 문제점이 있다.

또한, 종래 정전기로부터 내부 회로를 보호하기 위한 써프레서는 소체가 LTCC로 되고, 방전물질 조성이 바리스터 하소 파우더, 은(Ag), 글래스(glass)로 이루어지며, 내부전극이 Ag, Pd로 되므로 저온소결에는 유리하나 ESD에 취약하고 DC부하시 쇼트(short)가 발생하며, 방전물질이 내부전극과 반응하는 문제점이 있다.

이와 관련된 선행기술로는 국내등록특허 제10-0672235호(2007.01.22) "바리스터 및 그 제조방법"이 있다.

본 발명의 목적은 SiC 입자 표면에 ZnO를 반응시켜 한층 더 높은 절연성을 부여한 방전물질을 개발하여 ESD 내성을 향상시킨 써프레서를 제공하는 것이다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명은 제1 내부전극 및 제2 내부전극을 포함하는 소체와, 상기 제1 내부전극과 상기 제2 내부전극 사이의 간극에 배치되는 방전물질을 포함하며, 상기 방전물질은 SiC-ZnO계 성분을 포함한다.

상기 방전물질은 SiC: 75wt% 이상 100wt% 미만, ZnO: 0 초과 25wt% 이하를 포함한다.

상기 소체는 저온소결이 가능한 LTCC 재료를 포함한다.

상기 방전물질은 열처리에 의해 소성진행되어 SiC 입자 표면에 SiC-ZnO 반응층이 형성된 것이다.

상기 방전물질은 상기 제1 내부전극과 제2 내부전극 중 적어도 하나 이상에 분말 형태로 인쇄하고, 상기 소체와 동시 소성진행 한 것이다.

상기 제1 및 제2 내부전극은 Ag, Pd 중 선택된 1종 이상의 성분을 포함한다.

본 발명의 써프레서는 방전물질이 SiC-ZnO계 성분으로 이루어지므로 SiC 입자 표면에 절연층인 SiC-ZnO 반응층을 형성하여 ESD 내성을 향상시키고 DC부하시 쇼트가 방지되는 효과가 있다.

또한, 본 발명의 방전물질은 SiC-ZnO 반응층이 한층 더 높은 절연성을 부여하므로 정전용량 조절이 용이하여 0.1pF이하 샘플 제작도 가능한 효과가 있다.

도 1은 본 발명에 의한 써프레서의 바람직한 실시예를 보인 구성도.
도 2는 SiC 입자 표면에 ZnO를 반응시켜 SiC-ZnO 반응층을 형성한 모습을 보을 모식도.
도 3은 SiC와 ZnO의 반응성을 확인한 조직사진.
도 4는 SiC:ZnO=4:1인 경우 방전물질을 EDX로 관찰한 그래프.

이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.

본 발명의 써프레서는, 제1 내부전극(11)과 제2 내부전극(13) 사이의 간극에 배치되는 방전물질(15)을 포함하며, 방전물질(15)은 SiC-ZnO계 성분으로 이루어진다.

제1 내부전극과 제2 내부전극 및 방전물질의 배치 형상은 다양한 실시예가 채용될 수 있다.

일 실시예로, 도 1의 (a)에 도시된 바와 같이, 제1 내부전극(11)과 제2 내부전극(13)은 일부가 중첩되게 배치되며, 제1 내부전극(11)과 제2 내부전극(13)의 중첩되는 사이에 방전물질(15)이 배치된다. 구체적으로, 제1 내부전극(11)과 제2 내부전극(13)은 상하로 이격되고 제1 내부전극(11)과 제2 내부전극(13)의 일부가 서로 간극을 가지고 중첩되게 배치된 형상이며, 중첩된 사이에 방전물질(15)이 배치된다.

다른 실시예로, 도 1의 (b)에 도시된 바와 같이, 제1 내부전극(11)과 제2 내부전극(13)은 동일선상에 이격되게 배치되고, 제1 내부전극(11)의 일부와 제2 내부전극(13)의 마주보는 일부에 방전물질(15)이 겹쳐지게 배치된다.

또 다른 실시예로, 도 1의 (c)에 도시된 바와 같이, 제1 내부전극(11)과 제2 내부전극(13)은 일부가 중첩되게 배치되며, 제1 내부전극(11)과 제2 내부전극(13)의 중첩되는 영역을 내부에 포함하도록 방전물질(15)이 제1 내부전극(11)과 제2 내부전극(13)에 배치된다.

일 실시예는 제1 내부전극(11)과 제2 내부전극(13)에 방전물질(15)이 배치되는 기본적인 구조이고, 다른 실시예는 정전용량을 낮추고 ESD에 대한 내성을 좋게 하기 위한 구조이며, 또 다른 실시예는 정전용량을 낮추고 ESD에 대한 내성을 좋게 하는 것에 추가하여 동작전압을 낮추기 위한 구조이다.

제1 내부전극(11)의 일단은 제1 외부전극(17)에 연결되고, 제2 내부전극(13)의 일단은 제2 외부전극(19)에 연결되어 전기적으로 접속된다. 외부전극은 Ag, Ni, Sn 성분 중 선택된 1종 이상을 포함한다.

제1 내부전극(11) 및 제2 내부전극(13)은 도전성 재질로 이루어진다.

제1 내부전극(11) 및 제2 내부전극(13)은 Ag, Pd 성분 중 선택된 1종 이상을 포함한다.

Ag는 전기 전도성이 우수하고 낮은 저항특성과 저온소결의 장점을 갖는다.

제1 내부전극(11) 및 제2 내부전극(13)은 100wt% Ag 성분으로 이루어질 수 있다. 제1 내부전극(11) 및 제2 내부전극(13)이 모두 100wt% Ag인 경우 칩 동작시 전압 인가, 습도, 온도 등의 환경영향에 의해 Ag 이온이 방출되고 방출된 Ag 이온이 방전물질과 반응하여 방전물질에 부분적으로 Ag 패스(path)를 형성한다. Ag 패스 형성은 부도체인 방전물질을 전도체로 변화시켜 쇼트를 발생시키고 ESD 내성을 취약하게 한다.

제1 내부전극(11) 및 제2 내부전극(13)은 Ag와 Pd 성분으로 이루어질 수 있다. 제1 내부전극(11) 및 제2 내부전극(13)이 Ag, Pd로 이루어지는 경우, Ag는 내부전극 총 중량에 대하여 99.5wt%를 초과하면 방전물질에 부분적으로 Ag 패스가 형성되는 문제점이 발현되고, 80wt% 미만이면 전기 전도도 특성이 낮아진다.

Pd는 내부전극 총 중량에 대하여 0.5wt%를 미만이면 방전물질에 부분적으로 Ag 패스가 형성되어 ESD 내성 강화가 어렵고, 20wt%를 초과하면 상대적인 Ag함량 감소로 전기 전도도가 낮아진다.

써프레서로 작동하기 위해서는 유전율이 낮고 전도도가 없으며, DC부하시 쇼트(short)가 없어야 한다. 이를 위해, 제1 내부전극(11)과 제2 내부전극(13) 사이의 간극에 방전물질이 배치된다.

방전물질(15)은 Ag 성분, 또는 Ag와 Pd 성분으로 이루어지는 내부전극간 절연층 형성을 통해 경시적 쇼트 현상을 방지한다.

방전물질(15)은 제1 내부전극(11) 및 제2 내부전극(13)과 반응하지 않도록 SiC-ZnO계 성분으로 이루어진다.

SiC-ZnO계 성분 방전물질은 Ag 패스를 차단하기 위해 적용된다. 내부전극의 Ag 이온 방출로 인해 발생할 수 있는 부분적인 Ag 패스는 부도체인 방전물질을 전도체로 변화시켜 쇼트를 발생시키고 ESD 내성을 취약하게 한다.

SiC(Silicn carbide) 성분은 열적 안정성이 우수하고, 산화 분위기에서 안정성이 우수하며, 일정한 도전성과 도열성을 가지고 있으며, 낮은 유전율을 갖는 특성이 있다.

ZnO 성분은 우수한 비직선 저항특성 및 방전특성이 있다.

SiC와 ZnO는 각각 사용시 둘 다 전도성이 있으나, 서로 혼합 후 소성 진행하면 SiC 입자 표면에 ZnO가 결합됨으로써 부도성이 낮은 물질인 절연층을 형성한다.

도 2에 도시된 바와 같이, 절연층은 SiC와 ZnO가 완전히 반응하여 SiC 입자 표면에 SiC-ZnO 반응층을 형성한 것이다. 절연층은 Ag 패스를 차단하여 방전물질에 한층 더 높은 절연성을 부여하고, ESD 내성을 향상시켜 써프레서를 전자부품에 장착시 DC 쇼트 현상을 해결한다.

또한, 써프레서의 ESD 내성 향상은 정전용량 조절이 용이하여 0.1pF 이하 써프레서 샘플 제작이 가능하게 한다. 정전용량은 제1 내부전극(11)과 제2 내부전극(13)이 중첩되는 부분의 면적의 크기에 비례하여 증가하므로, 중첩되는 면적의 크기를 줄이거나, 내부전극의 수를 조절함으로써 정전용량을 조절할 수 있다.

방전물질(15)은 SiC: 75wt% 이상 100wt% 미만, ZnO: 0 초과 25wt% 이하를 포함한다. 방전물질을 구성하는 SiC-ZnO의 함량비는 SiC와 ZnO를 완전히 반응시켜 SiC 표면에 SiC-ZnO 반응층을 형성하기 위한 범위이다.

SiC와 ZnO의 반응 후 쇼트를 유발하는 ZnO의 잔류가 없애야 부도성이 낮은 물질인 절연층이 형성된다. 방전물질은 SiC 단독으로 사용하거나, SiC와 ZnO가 완전히 반응하지 않아 ZnO가 잔류하면 쇼트를 유발한다.

방전물질(15)은 100wt% SiC로 구성되면 SiC가 전도성이 있어 쇼트를 발생시키고, SiC가 75wt% 미만이면 상대적인 ZnO 함량이 많아지므로 미반응된 ZnO가 잔류하여 쇼트를 유발하거나 정전기 내성 특성이 열화된다. 마찬가지로 ZnO가 25wt%를 초과하면 상대적인 SiC 함량이 많아져 미반응 ZnO가 잔류하고 쇼트를 유발하게 된다.

방전물질은 상기한 SiC, ZnO 성분을 함유하고, 제조설비 등 상황에 따라 불가피하게 포함되는 불순물의 미세한 혼입도 허용한다.

방전물질(15)의 합성은 열처리하여 구성하거나, 열처리하지 않고 소체와 동시 소성하여 구성한다. 방전물질의 열처리는 800~1000℃의 저온에서 수행할 수 있다. 열처리는 800℃ 미만이면 SiC와 ZnO의 반응이 제대로 이루어지지 않아 SiC 입자 표면에 SiC-ZnO 반응층이 형성되지 않는다. 1000℃는 칩상태로 제조하는 조건을 고려한 것으로 1000℃ 초과는 비용측면에서 바람직하지 않다.

소체(21)는 저온소결이 가능한 LTCC(Low Temperature Co-fire Ceramic) 재료로 이루어진 시트들로 형성된다. 시트들에 제1 내부전극(11) 및 제2 내부전극(13)이 인쇄된다.

LTCC 재료는 저온소결과 고주파 부품의 소형화 고기능화 복합화를 실현하는 장점이 있다. LTCC는 일반적인 세라믹의 소결온도가 1300~1600℃인 것에 비하여 50~65%정도 수준인 1000℃ 이하에서 소결이 가능하다. LTCC 재료로는 SiO₂ 또는 Al₂O₃ 계열을 이용할 수 있다.

도 1의 (a), (b), (c)에는 제1 내부전극(11) 및 제2 내부전극(13)이 각각 하나씩 존재하는 것으로 도시하였으나, 이들 제1 내부전극(11) 및 제2 내부전극(13)은 교대로 다수회 적층되어 있는 것으로 보아도 되고 그 수에는 제한이 없으며 원하는 정전용량의 특성에 따라 변경 가능하다.

이하, 써프레서를 제조하는 방법을 설명한다.

우선, 소체에서 써프레서를 구성할 수 있는 복수의 성형 시트를 제조하기 위해 슬러리(slurry)를 제조한다. 예를 들어, SiO₂ 또는 Al₂O₃ 계 LTCC 재료에 물 또는 알코올 등을 용매로 24시간 볼밀(ball mill)하여 원료분말을 준비한다.

준비된 원료분말에 첨가제로 PVB계 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입한다. 그 후, 소형 볼밀로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리를 제조한다. 상기에서 예시된 수치들은 하나의 예일 뿐 제조환경 및 필요에 따라 달라질 수 있다.

이러한 슬러리를 닥터 블레이드(doctor blade) 등의 방법으로 원하는 두께(예컨대, 15㎛정도)의 시트를 제조한다. 제조된 시트를 원하는 길이 단위로 절단하여 복수개의 시트를 만든다.

시트의 두께를 15㎛정도로 하는 것은 추후의 적층, 압착, 소성 공정에서의 수축을 고려한 것이다. 추후의 적층, 압착, 소성 공정을 거치게 되면 하나의 성형 시트의 두께가 대략 10㎛정도가 된다.

이후, 각 시트들에 제1 내부전극 및 제2 내부전극을 인쇄한다. 제1 내부전극 및 제2 내부전극은 Ag와 Pd로 이루어지는 분말을 이용한 페이스트로 인쇄된다.

이후, 제2 내부전극을 최하층으로 하여 그 위에 방전물질을 배치하고 제1 내부전극을 적층한다. 이와 같이 하여 복수개의 내부전극이 적층되어 소체가 만들어지면, 적층 이후에 소체를 압착한다. 적층과 압착시 대략 500~3000psi의 압력을 사용한다.

이때, 방전물질은 SiC와 ZnO 분말을 3:1 또는 4:1로 혼합하고 열처리하여 제2 내부전극의 위에 배치할 수도 있고, 열처리 없이 SiC와 ZnO를 3:1 또는 4:1로 혼합한 분말을 제2 내부전극의 위에 인쇄한 후 소체와 동시 소성하여 구성할 수도 있다.

다음으로 적층 및 압착에 의해 형성된 소체에 대해 탈지 및 소성공정을 실시한다. 대략 300℃에서 탈지 공정을 수행한 후에 대략 800~1000℃에서 소성진행 한다.

이와 같은 적층, 압착, 소성 공정을 순차적으로 거치게 되면 방전물질에 SiC-ZnO 반응층이 포함되고, SiC-ZnO 반응층이 Ag 패스를 차단하여 ESD 내성이 향상된 써프레서가 제조된다.

이하에서, 실험을 통해 본 발명을 더욱 상세하게 설명한다. 그러나, 본 발명이 하기의 실험에 의하여 한정되는 것은 아님을 밝혀둔다.

<실험 1>

ESD 내성 검증 실험

실험방법: 써프레서를 PCB에 실장 후 인가 전압별로 100회식 ESD 인가 후 누설전류를 측정하였다.

표 1은 SiC 100wt% 방전물질을 적용하였을 때의 누설전류(㎂)를 측정한 것이다.

구분	8kV	15kV	20kV	30kV
1	0.001	0.026	0.972	1434
2	0.401	0.598	0.311	9.953
3	0.006	0.359	0.371	839
4	0.001	2.322	2.521	3551
5	0.007	0.919	0.009	3.152
6	0.038	0.024	2.265	7915
7	0.001	0.124	5.741	4.089
8	0.004	254	4437	38.751
9	0.001	668	81.187	9574
10	0.001	0.006	0.916	51.283
Min.	0.001	0.006	0.009	3.152
Avg.	0.0461	92.6378	453.129	2342.02
Max	0.401	668	4437	9574
DC 부하 short (%)	1.37	2.1	2.8	2.5

표 2는 SiC와 ZnO가 4:1 비율인 SiC+ZnO 방전물질을 적용하였을 때의 누설전류(㎂)를 측정한 것이다.

구분	8kV	15kV	20kV	30kV
1	0.001	0.001	0.065	2.519
2	0.001	0.004	0.195	3.766
3	0.001	0.001	0.001	0.005
4	0.001	0.006	0.004	0.565
5	0.001	0.059	0.005	0.002
6	0.001	0.022	0.001	0.049
7	0.001	0.001	0.216	0.117
8	0.001	0.001	0.002	3.246
9	0.005	0.015	0.002	0.031
10	0.001	0.003	0.001	0.086
Min.	0.001	0.001	0.001	0.002
Avg.	0.0014	0.0113	0.0492	1.0386
Max.	0.005	0.059	0.216	3.766
DC 부하 short (%)	0.00	0.00	0.00	0.00

표 1과 표 2를 살펴보면, SiC 100wt% 방전물질을 적용한 경우 누설전류가 컸으며 DC 부하시 쇼트가 발생하였다.

반면, SiC와 ZnO가 4:1 비율인 방전물질을 적용한 경우, 누설전류가 최소화되었으며 쇼트가 발생하지 않았다. SiC+ZnO 방전물질 적용시 ESD 내성이 우수하고 쇼트 발생이 방지됨이 검증된다.

<실험 2>

SiC + ZnO 반응성 확인 실험

실험방법: SiC 100wt%, SiC:ZnO=1:1, SiC:ZnO=2:1, SiC:ZnO=3:1, SiC:ZnO=4:1로 구성되는 방전물질을 850℃에서 열처리하여 SiC+ZnO 반응성을 확인하였다.

도 3을 살펴보면, SiC 100wt%인 경우는 반응이 없고, SiC:ZnO=1:1, SiC:ZnO=2:1인 경우는 반응 후 쇼트를 유발시키는 ZnO 입자가 잔류함이 확인된다.

SiC:ZnO=3:1, SiC:ZnO=4:1인 경우는 ZnO와 SiC가 완전히 반응하여 ZnO 입자가 완전히 없어지는 것이 확인된다.

이를 통해, SiC: 75wt% 이상 100wt% 미만, ZnO: 0 초과 25wt% 이하로 방전물질의 구성을 선정함이 바람직함을 알 수 있다.

도 4는 SiC:ZnO=4:1인 경우 방전물질을 EDX로 관찰한 그래프이다. EDX는 주사전자현미경과 에너지 분산형 엑스선 분광기를 결합한 실험장치이다.

도 4를 살펴보면, 반응 후 완전히 없어진 ZnO가 검출되는 것으로 보아 SiC+ZnO 반응층이 형성되었음이 증명된다.

이와 같은 본 발명의 기본적인 기술적 사상의 범주 내에서 당업계의 통상의 지식을 가진 자에게 있어서는 다른 많은 변형이 가능함은 물론이고, 본 발명의 권리범위는 첨부한 특허청구 범위에 기초하여 해석되어야 할 것이다.

11:제1 내부전극 13:제2 내부전극
15:방전물질 17:제1 외부전극
19:제2 외부전극 21:소체

Claims

제1 내부전극 및 제2 내부전극을 포함하는 소체와,
상기 제1 내부전극과 상기 제2 내부전극 사이의 간극에 배치되고 상기 제1내부전극과 상기 제2내부전극간 절연층 형성을 통해 경시적 쇼트 현상을 방지하는 방전물질을 포함하며,
상기 방전물질은 SiC-ZnO로 이루어지며,
상기 방전물질은 열처리에 의해 소성진행되어 SiC 입자 표면에 SiC-ZnO 반응층이 형성된 것임을 특징으로 하는 써프레서.
청구항 1에 있어서,
상기 방전물질은 SiC: 75wt% 이상 100wt% 미만, ZnO: 0 초과 25wt% 이하를 포함하는 것을 특징으로 하는 써프레서.
청구항 1에 있어서,
상기 소체는 저온소결이 가능한 LTCC 재료를 포함하는 것을 특징으로 하는 써프레서.
삭제
청구항 1에 있어서,
상기 방전물질은 상기 제1 내부전극과 제2 내부전극 중 적어도 하나 이상에 분말 형태로 인쇄하고, 상기 소체와 동시 소성진행 한 것임을 특징으로 하는 써프레서.
청구항 1에 있어서,
상기 제1 내부전극 및 제2 내부전극은 Ag, Pd 중 선택된 1종 이상의 성분을 포함하는 것을 특징으로 하는 써프레서.