KR101394797B1 - 상전이 메모리를 위한 이중 펄스 기록 방법 - Google Patents

Abstract

본 발명은 상전이 물질을 높은 리셋트(RESET) 상태로부터 약해진 리셋트 상태로 기록하는 제1 단계와, 상전이 물질을 상기 약해진 리셋트 상태로부터 셋트 상태로 기록하는, 제1 단계보다 낮은 전류를 갖는 제2 단계와, 상전이 물질의 파라미터를 확인하는 단계로 파라미터가 셋트 상태에 대한 목표치보다 높으면 제1 단계의 기록과 제2 단계의 기록과 상기 확인 단계를 파라미터가 목표치보다 낮아질 때까지 반복하고, 여기서 제1 단계에 대한 전류는 제2 단계에 대한 전류보다 낮아지지 않도록 매 반복시마다 감소폭만큼 감소하는 단계를 포함하는 방법을 개시한다.

Description

상전이 메모리를 위한 이중 펄스 기록 방법{DOUBLE-PULSE WRITE FOR PHASE CHANGE MEMORY}

본 발명은 반도체와 같은 전자 소자 분야에 관한 것으로, 보다 구체적으로는 상전이 랜덤 액세스 메모리(phase change random access memory)를 위한 기록 방법을 향상시키는 기술에 관한 것이다.

동적 랜덤 액세스 메모리(Dynamic Random Access Memory: DRAM)와 정적 랜덤 액세스 메모리(Static Random Access Memory: SRAM)는 컴퓨터와 같은 전자 장치에서 정보를 저장하기 위해서 널리 이용된다. 그러나, DRAM과 SRAM은 모두 휘발성 메모리로서 전력이 차단되면 저장된 정보를 잃어버린다.

따라서 중요한 정보는, 특히 휴대용 인터넷 장치(mobile internet device: MID)와 같은 휴대용 전자 장치에 있어서, 비휘발성 메모리에 저장하는 것이 바람직하다.

플래시 메모리는 비휘발성 메모리의 한 가지 유형이다. 그러나, 플래시 메모리는 매우 작은 규모로 스케일러블(scaleable)하지 않은데, 이는 정보가 부동 게이트(floating gate)에 전하로 저장되고, 비트당 전자의 개수를 줄이면 저장된 정보의 신뢰성이 저하되기 때문이다.

더욱이, 플래시 메모리는 일반적으로 NAND 또는 NOR 아키텍처를 사용한다. NAND 장치는 한 번에 한 페이지씩을 삭제하고, NOR 장치는 한 번에 한 블록씩을 삭제한다.

이와 대조적으로, 상전이 램(phase-change RAM: PRAM)은 비휘발성 메모리의 일종으로, 매우 작은 규모로 스케일러블한데, 이는 정보의 각 비트가 물질 내에 저항으로 저장되고, 이 저항은 매우 정밀하게 측정될 수 있는 물리적 특성이기 때문이다.

상기한 PRAM은 또한 한 번에 한 비트씩을 삭제하는데, 이는 모든 메모리 셀이 비트열(bit line)과 워드열(word line)의 조합을 선택함으로써 분리하여 지정될 수 있기 때문이다.

그러나, PRAM은 판독 동작(read operation)보다 기록 동작(write operation)이 느리다. 또한, 기록 동작은 비대칭적이다. 구체적으로는, 이진 논리를 사용할 때 셋트 상(SET phase)(0)를 기록하는 것이 리셋트 상(RESET phase)(1)보다 더 느리다.

따라서, PRAM의 기록 동작을 개선하는 것이 바람직하다.

도 1은 본 발명의 실시예에 따라 비트열과 워드열로 조직화된 상전이 메모리 셀 어레이를 도시하는 도면.
도 2는 본 발명의 실시예에 따라 셋트 상태에서 리셋트 상태로 기록하는 PCM의 입면도.
도 3은 본 발명의 실시예에 따라 리셋트 상태에서 셋트 상태로 PCM을 기록하는 2단계 작업을 도시하는 도면.
도 4는 본 발명의 실시예에 따라 리셋트 상태에서 셋트 상태로 PCM을 기록하는 이중 펄스(double pulse) 작업을 도시하는 도면.

이하의 설명에서, 다수의 상세, 예시 및 실시예는 본 발명의 완전한 이해를 제공하기 위해 제시되었다. 그러나, 당업자에게는 본 발명이 제시된 상세, 예시 및 실시예에 한정되지 않음과, 상기 발명이 묘사된 특정 상세, 예시 및 실시예의 일부를 제외하고도 실시될 수 있음이 명확하고 분명할 것이다. 더욱이, 잘 알려진 특정 상세, 예시 및 실시예들이 본 발명이 모호해지는 것을 피하기 위해서 구체적으로 묘사되지 않았다는 것도 당업자는 이해할 수 있을 것이다.

시스템은 메모리 장치에 결합된(coupled) 프로세서를 포함할 수 있다. 메모리 장치는 저항 전이 메모리(resistance change memory)와 같은 비휘발성 메모리 장치를 포함할 수 있다. 구체적으로는, 저항 전이 메모리는 저항 랜덤 액세스 메모리(resistive random access memory: RRAM) 또는 상전이 랜덤 액세스 메모리(phase change random access memory: PRAM)를 포함할 수 있다.

도 1의 본 발명의 실시예에서 보는 바와 같이, PRAM(50)은 행과 열로 조직화된 메모리 셀 어레이를 포함한다. 메모리 셀(5)에 액세스하기 위해 열 내의 비트열(105)과 행 내의 워드열(205)이 지정될(addressed) 수 있다. 상기 비트열(105)과 워드열(205)은 도전성 물질(conductive material)로 구성된 도전체를 포함한다. 상기 도전성 물질은 구리를 포함할 수 있다.

도 1에 도시된 일부 구성은 특정 PRAM 아키텍처에는 없을 수 있다. 어떤 경우에는, 선택 소자(select device; 10)가 존재하지 않는다. 예를 들어, 선택 소자(10)는 메모리 소자(memory element; 20)와 결합될 수 있다. 다른 경우, 가열기(heater; 15)가 없을 수 있다. 예를 들면, 가열기(15)는 메모리 소자(20)와 결합될 수 있다.

반대로, 특정 구성들은 PRAM 아키텍처에 포함될 수 있지만 도 1에는 도시되어 있지 않을 수 있다. 예시로는 펄스 생성기 회로(pulse generator circuit)가 있다. 또 다른 예시로는 센스 증폭기 회로(sense amplifier circuit)가 있다. 또 다른 예시로는 전압 승강 회로(voltage step-up circuit)가 있다.

본 발명의 일 실시예에서는, 선택 소자(10)는 (존재하는 경우) 메모리 셀(5) 내의 메모리 소자(20)에 액세스를 제어하기 위해 직렬로(in series) 연결된다. 상기 선택 소자(10)의 예시로는 PN 다이오드, NMOS 트랜지스터 및 바이폴라 정션 트랜지스터(bipolar junction transistor)가 있다.

본 발명의 다른 실시예에서는, PRAM(50)의 구성의 논리적 배열 또는 물리적 배치는 그 레이아웃이 변할 수 있다. 예를 들어, 선택 소자(10)는 (존재하는 경우) 메모리 소자(20)의 워드열(205) 방향으로(도 1 참조), 또는 메모리 소자(20)의 비트열(105) 방향으로 위치할 수 있다(도시되지 않음).

메모리 셀(5) 내의 메모리 소자(20)는 전압(또는 전류)을 인가하는 것에 의해 프로그램된다. 상기 선택 소자(10)가 (존재하는 경우) 켜진 후에, 전류가 가열기(15)(존재하는 경우) 및 그와 연결된 메모리 소자(20)를 통과하여 흐른다.

가열기(15)는 (존재하는 경우) 도전성 물질로 구성된 도전체를 포함한다. 상기 도전성 물질은 티타늄(Ti), 질화 티타늄(TiN), 텅스텐 티타늄(TiW), 탄소(C), 탄화 규소(SiC), 질화 알루미늄 티타늄(TiAlN), 질화 규소 티타늄(TiSiN), 다결정 실리콘 또는 질화 탄탈룸(TaN) 등을 포함할 수 있다.

가열기(15)는 (존재하는 경우) 일렬로 연결된 메모리 소자(20) 내의 상전이 물질(phase change material: PCM)을 가열하는 저항성 소자다. PCM은 다음 두 가지의 특성을 갖는 물질이다. a) 상온에서, 수년 정도의 장기간 동안 결정질화(crystallize)하지 않은 채 국부적으로 비정질상(amorphous phase)으로 존재할 수 있다. b) 상기 비정질상은 온도가 약 섭씨 100도에서 350도까지 올라가면 나노초와 밀리초의 시간 범위에서 급격히 결정질화할 수 있다.

매우 다양한 잠재적으로 유용한 PCM이 사용되어 넓은 범위의 서로 다른 특성이 실행될 수 있다. PCM은 공융(eutectic) 또는 포정(peritectic) 물질일 수 있다. PCM은 화학양론적(stoichiometric) 또는 비화학양론적(non-stoichiometric) 화합물일 수 있다. PCM은 단일상(single-phase) 또는 다중상(multiphase) 물질을 포함할 수 있다. 본 발명의 다양한 실시예에서, PCM은 이원, 삼원 또는 사원 조성을 가질 수 있다. PCM은 다양한 원소로 도핑될(doped) 수 있으며 그 결과로 생긴 화합물은 2개에서 5개 또는 그 이상의 원소를 포함할 수 있다. 본 발명의 다른 실시예에서는, PCM은 의사-이원 조성(pseudo-binary composition)을 가질 수 있다.

본 발명의 일 실시예에서는, PCM은 칼코겐 이원 합금(chalcogenide alloy)일 수 있는데, 이는 그 정의에 따르면 주기율표의 16족에 속한 적어도 하나의 원소, 예를 들어 황, 셀레늄 및 텔러륨을 포함할 수 있다. 본 발명의 일 실시예에서는, 상기 16족에 속한 원소는 PCM의 0~95 원자%를 차지한다.

본 발명의 일 실시예에서는, PCM은 주기율표의 14족에 속한 하나 또는 두 가지의 원소, 예를 들어 규소, 게르마늄 및 주석을 포함할 수 있다. 본 발명의 일 실시예에서는, 상기 14족에 속한 원소는 PCM의 0~60 원자%를 차지한다. 예시로는 GeTe와 TeGeSn이 있다.

본 발명의 일 실시예에서는, PCM은 주기율표의 15족에 속한 하나 또는 두 가지의 원소, 예를 들어 인, 비소, 안티몬 및 비스무트를 포함할 수 있다. 본 발명의 일 실시예에서는, 상기 15족에 속한 원소는 PCM의 2~90 원자%를 차지한다. 예시로는 SbSe, SbTe, BiSe 및 BiSeSb가 있다.

일부 PCM은 14족, 15족, 16족에 속한 원소들을 포함한다. 예시에는 GeSbTe 및 SnSbTe가 포함된다.

본 발명의 일 실시예에서는, PCM은 주기율표의 13족에 속한 하나 또는 두 가지의 원소, 예를 들어 갈륨 및 인듐을 포함할 수 있다. 본 발명의 일 실시예에서는, 상기 13족에 속한 원소는 PCM의 0.5~25 원자%를 차지한다. 예시로는 InSe가 있다.

일부 PCM은 13족, 15족, 16족에 속한 원소들을 포함한다. 예시에는 GaSbTe 및 InSbTe가 있다.

또 다른 본 발명의 실시예에서는, PCM은 주기율표의 다른 원소, 예를 들어 11족에 속하는 은이나 금을 포함할 수 있다. 예시에는 AgSbTe, GeSbTeAg, AgInSbTe, AuInSbTe 및 TeGeSnAu가 포함된다.

또 다른 본 발명의 실시예에서는, PCM은 주기율표의 또 다른 원소, 예를 들어 8족에서 10족에 속하는 코발트 및 팔라듐을 포함할 수 있다. 예시에는 InSeTeCo 및 TeGeSnPd가 포함된다.

본 발명의 일 실시예에서는, PCM은 16족에 속한 원소를 하나도 포함하지 않을 수 있으며, 따라서 칼코겐 합금이 아닐 수 있다. 예시에는 GeSb, GaSb 및 InSb가 포함된다.

상기 PCM은 특정 온도까지 가열한 후 소정의 속도로 식힘으로써 프로그래밍 가능한 고유 저항(resistivity)을 갖는다. 이 공정은 줄 가열(joule heating)을 포함한다. 시간의 함수인 온도의 프로파일에 따라, 상기 상전이 물질은 비정질(리셋트) 상과 결정질(셋트) 상 사이에서 전이할 수 있으며 이 두 상태는 전기적 저항성에서 큰 차이가 있다.

도 2의 입면도에 도시된 바와 같이, 메모리 셀(5)은 가열기(15)(존재하는 경우)와 메모리 소자(20)를 포함할 수 있다. 상기 가열기(15)는 (존재하는 경우) (도 2에 도시된 바와 같은) 랜스(lance) 또는 (도시되지 않은) 마이크로 트렌치를 포함할 수 있다.

PCM의 두 상(논리적 상태) 사이의 저항비(resistivity ratio)는 102 내지 105의 범위에서 선택될 수 있다. 도 2에 도시된 바와 같은 본 발명의 실시예에서, 리셋트 상태(21)는 106~108 옴과 같은 높은 저항성 상태를 포함하고, 반면 셋트 상태(25)는 103~104 옴와 같은 낮은 저항성 상태를 포함한다.

전류의 함수로서의 PCM의 파라미터의 그래프가 단일 곡선으로 도 3에 도시된다. 상기 PCM의 파라미터는 저항(옴) 또는 임계 전압(볼트)를 포함할 수 있다. 본 발명의 일 실시예에서는, 상기 PCM의 전류는 0.1에서 2.0rnA 사이에서 변할 수 있다. PCM의 파라미터의 변동성은 도 3에 도시된 단일 곡선과 유사한 곡선 패밀리(도시되지 않음)로 나타날 수 있다.

본 발명의 일 실시예에서는, PCM의 저항은 103에서 108옴까지 변할 수 있다. 본 발명의 일 실시예에서는, PCM의 임계 전압은 예를 들어 0에서 3.5볼트까지 변할 수 있다. 상전이 물질은 셋트 상태에서 0인 VTH를 가질 것이다. 도 3에서 곡선의 좌측 또는 우측으로 평평하거나 거의 수평에 가까운 부분은 도 2에 도시된 대응 상태의 보다 큰 안정성을 표시한다.

PRAM(50)은 메모리 셀(5) 내에 데이터 1비트를 저장할 경우 단일 레벨 셀(single-level cell: SLC)을 사용한다. 각 메모리 셀에 1비트의 데이터를 저장하고 있는 배열은 메모리 셀마다 2개의 논리적 상태를 가질 것이다. 이 2개의 논리적 상태에 대응하는 데이터 값은 '1'과 '0'이다.

본 발명은 상전이 메모리를 셋트 상태로 하기 위해 2단계의 기록 공정을 상정한다. 도 2의 본 발명의 실시예에 도시된 바와 같이, 메모리 소자(20) 내의 PCM은 완전히 리셋트된 상태(fully RESET state; 21)와 같은 하나의 뚜렷한 메모리 상태로부터, 완전히 셋트된 상태(fully SET state; 25)와 같은 다른 뚜렷한 메모리 상태로 기록될(프로그래밍될) 수 있다.

본 발명의 일 실시예에 따르면, 기록(셋트) 공정을 위해 두 단계가 사용된다. 특정 PRAM 기술에 대해 충분한 셋트에서 리셋트로의 통계자료가 수집되어 본 발명의 상기 공정의 두 개의 단계를 위한 최적 진폭, 지속 시간, 전류 대 시간 프로필을 결정하기 위해 사용된다.

제1 단계는 PCM을 다시 녹이고 식히는 단계이다. 전류의 진폭이 상대적으로 크면서도, 원래의 리셋트 상태(21)로 만든 펄스보다는 작고, 매우 짧은 지속 시간을 갖는 단일 펄스가 사용된다. 이 지속 시간은 (a) (메모리 소자(20) 내의) PCM, 가열기(15)(존재하는 경우) 및 둘러싼 물질들의 열 전도 시간 (b) 비트의 크기 (c) PRAM(50)의 아키텍처에 따른다.

제2 단계는 작은 진폭의 전류 또는 짧은 지속 시간, 혹은 둘 모두를 수반하는 낮은 에너지를 갖는다. 일반적으로, 하나 또는 그 이상의 펄스가 2단계 공정의 제2 단계를 위해 사용된다. 다중 펄스들이 사용되는 경우 서로 같은 진폭이나 지속 시간을 가질 필요는 없다.

설명을 더 간단히 하기 위해, 제1 단계는 제1 전류 펄스를 포함하고, 제2 단계는 제2 전류 펄스를 포함하는 이중 펄스 공정이 본 발명의 2단계 공정의 실시예로서 이후에 설명될 것이다.

본 발명은 (지속 시간이) 짧은 제1 전류 펄스를 사용하는 것을 상정한다. 짧은 전류 펄스는 가파른 상승 에지(steep rising edge) 및/또는 가파른 하강 에지(steep falling edge)를 가질 것이다. 짧은 전류 펄스는 또한 (시간에 대해서) 줄어든 범위(sweep)를 가진다.

본 발명의 일 실시예에서, 제1 전류 펄스는 300~600나노초의 지속 시간을 갖는다. 본 발명의 다른 실시예에서는, 제1 전류 펄스는 80~300나노초의 지속 시간을 갖는다. 본 발명의 또 다른 실시예에서는, 제1 전류 펄스는 10~80나노초의 지속 시간을 갖는다.

반드시 그럴 필요는 없지만, 본 발명의 일 실시예에서는 제1 전류 펄스는 사각형 모양(rectangular)일 수 있다. 사각형 전류 펄스는 (임의의 지속 시간의) 전류 펄스로서 실질적으로 수직인 상승 에지와 실질적으로 수직인 하강 에지를 갖는다. 그러나, 전류 펄스는 지속 시간이 매우 짧은 경우 사각형이 아니라 둥글게 나타날 수 있다. 지속 시간이 극단적으로 짧아질 때는 펄스의 진폭도 영향을 받는 것처럼 보일 수 있다.

본 발명의 일 실시예에서는, 제2 전류 펄스는 낮은 에너지(지속 시간이 짧거나, 진폭이 작거나 또는 둘 모두)를 가질 수 있다. 제2 전류 펄스는 제1 전류 펄스와 비교했을 때 같은 지속 시간을 갖거나 다른 지속 시간을 가질 수 있다. 제2 전류 펄스는 제1 전류 펄스와 비교했을 때 같거나 또는 다른 전류 대 시간 프로파일을 가질 수 있다.

본 발명의 일 실시예에서는, 제2 전류 펄스는 점진적인 트레일링 에지(trailing edge)와 같은 긴 완만한 경사를 가질 수 있다.

제1 전류 펄스 및/또는 제2 전류 펄스를 위해 짧은 전류 펄스를 사용함으로써, 기록(셋트) 속도가 증가할 것이다. 기록(셋트) 전력은 전류와 전압의 곱이다. 기록(셋트) 에너지는 시간과 전력의 곱이므로 기록(셋트) 에너지는 짧은 펄스를 사용함에 의해 줄어든다. 따라서 기록(셋트) 효율성이 향상된다.

도 4에 도시된 본 발명의 일 실시예에 따르면, 전류의 펄스와 같은 이중 펄스가 기록(셋트) 작업을 위해 사용된다.

제1 기록 펄스(51A)가 메모리 셀(20)의 리셋트 상태를 약화시키기 위해 사용된다. 본 발명의 일 실시예에서는, 제1 기록 펄스(51A)는 "재-리셋트(RE-RESET)" 펄스로 여겨질 수 있다. 구체적으로는, 제1 기록 펄스(51A)는 도 2에 도시된 바와 같이 높은 리셋트 상태(21)로부터 약해진 또는 낮은 리셋트 상태(22 또는 23)로 메모리 셀(20)을 기록한다.

높거나 또는 약해진(낮은) 리셋트 수준은 도 3에 보이는 것처럼 PCM의 파라미터와 관련된다. 상기 PCM의 파라미터는 저항(R)이나 임계 전압(VTH) 또는 양쪽 모두를 포함할 수 있다.

높은 리셋트 상태(21)는 PCM 내의 비정질 볼륨(amorphous volume)을 수반한다. 도 2에서 상기 비정질 볼륨은 비정질 반구 모양으로 도시된다. 그러나, 다른 기하학적 구조가 메모리 셀(20) 내의 PCM을 위해 사용될 수 있다. 예를 들어, PRAM(50)의 아키텍처에 따라, 상기 비정질 볼륨은 비정질 라인(도시되지 않음)이나 비정질 브릿지(도시되지 않음)를 포함할 수 있다.

제1 기록 펄스(51A)는 어느 정도까지 PCM을 다시 녹일 수 있다. PCM 내의 거쳐갈 수 있는 여러 중간 상태들 중 두 가지가 도 2에 개략적으로 도시되었다.

어떤 경우에는, 불완전하게 비정질 반구의 전부가 녹을 수 있다. 낮은 리셋트 상태(22)는 제1 기록 펄스(51A) 동안 결정화를 수반할 수 있으며, 여기서의 결정화는 크기가 거의 그대로 남는 비정질 볼륨 내부의 작은 결정 응집핵들(crystal nucleation centers)에 의해 일어나는 결정화 같은 것이 있다.

또 다른 경우, 비정질 반구의 일부분이 완전히 녹을 수 있다. 낮은 리셋트 상태(23)는 평평해진 것과 같이, 줄어든 비정질 볼륨을 수반할 수 있는데 이 줄어든 비정질 볼륨은 더 작은 볼륨의 일부분이나 제1 기록 펄스(51A) 동안 비정질 볼륨의 가장자리에서 생겨난 결정체가 녹아서 생겨난 것일 수 있다.

본 발명의 일 실시예에서는, 제1 기록 펄스(51A)는 큰 진폭을 갖고 시작하고 이후에 비트가 확인(verification)을 통과할 때까지 반복될 때마다 그 진폭이 줄어든다.

본 발명의 일 실시예에서는, 제1 기록 펄스(51A)에 대한 초기값으로는 비트를 원래의 리셋트 상태(21)를 위한 저항의 85~95%인 저항값으로 하는 전류가 선택될 수 있다.

본 발명의 다른 실시예에서는, 제1 기록 펄스(51A)에 대한 초기값으로는 비트를 원래의 리셋트 상태(21)를 위한 저항의 75~85%인 저항값으로 하는 전류가 선택될 수 있다.

다음으로, 제2 기록 펄스(52A)가 상기 약해진 리셋트 상태를 셋트하기 위해 선택된다. 본 발명의 일 실시예에서는, 상기 제2 기록 펄스(52A)는 셋트 펄스이다. 제2 기록 펄스(52A)는 항상 제1 기록 펄스(51A)보다 작은 진폭을 가져야 한다.

본 발명의 일 실시예에서는, 제2 기록 펄스(52A)는 셋트 방해 전류(disturb current)보다 낮은 전류 수준을 가짐으로써, 현재 쓰이고 있는 PRAM(50)의 어레이 내의 비트에 무관하게 리셋트가 일어나지 않도록 한다. 이는 PCM을 포함하는, PRAM(50)의 메모리 셀(5) 내의 메모리 소자(20)의 변동성을 수용할 수 있다.

그 후, 확인 펄스(verify pulse; 53A)가 메모리 셀(5)의 상태를 검사하기 위해서 실행된다. 메모리 셀(5)에 대한 판독 동작(READ operation)은 낮은 전압을 사용하여 실행된다. 본 발명의 일 실시예에서는, 상기 판독 전압은 메모리 소자(20) 내에 상전이를 일으키지 않을 정도의 낮은 값으로 선택된다. 본 발명의 다른 실시예에서는, 판독 전압은 유익한(beneficial) 결정화를 발생시킬 수 있도록 선택된다.

저항(R)이나 임계 전압(VTH) 또는 둘 모두와 같은 파라미터가 상기 확인 펄스(53A)를 측정하기 위해 사용될 수 있다. 이 파라미터는 목표치(target)와 비교된다. 상기 목표치는 사전에 설정될 수 있다. 목표치는 특정 PRAM 기술에 대해 수집된 셋트에서 리셋트로의 통계치에 따를 수 있다. 상기 통계치는 실제 PRAM(50) 소자들의 측정치나 적절한 모델의 시뮬레이션에 기초할 수 있다.

비트가 확인에 실패한다면, 절차가 반복된다. 반복에서는 51A보다 낮은 진폭을 갖는 새로운 제1 기록 펄스(51B)를 선택하고, 바람직한 경우 제2 기록 펄스(52B)의 진폭은 일정하게 유지된다. 새로운 제1 기록 펄스(51B)를 위한 낮은 진폭은, 바람직한 경우, 제2 기록 펄스(52B)의 일정한 진폭 밑으로 떨어지지 않아야 한다.

본 발명의 일 실시예에서는, 제2 기록 펄스(52B)는 일정하게 유지되지 않으며, 그 대신 이전의 제2 기록 펄스(52A)와는 진폭이 다르다. 제2 기록 펄스(52B)는 이전의 제2 기록 펄스(52A)보다 작거나 큰 진폭을 원하는 대로 가질 수 있다.

각 반복 시기마다의 새로운 제1 기록 펄스(51B)를 위한 낮은 진폭은 선형 감소 방식(linear decrement method)과 같은 다양한 방법에 의해 선택될 수 있다. 선택적으로, 새로운 제1 기록 펄스(51B)를 위한 낮은 진폭은 이진 탐색 방식(binary search method)을 사용하여 선택될 수 있다. 큰 감소폭(500B)을 선택하면 정밀도가 떨어질 수 있지만, 동시에 필요한 총 반복의 횟수가 줄어든다. 필요한 경우, 감소폭은 매 반복시마다 변동될 수 있다. 선택적으로, 상기 감소폭은 매 반복시마다 점진적으로 작아질 수 있다.

만약 비트가 확인 펄스(53B) 이후에 실패한다면, 상기 절차가 다시 반복된다. 상기 반복은 51B보다 낮은 진폭을 갖는 또 다른 새로운 제1 기록 펄스(51C)를 선택하며 한편, 원하는 경우 제2 기록 펄스(52C)의 진폭은 일정하게 유지된다. 새로운 제1 기록 펄스(51C)를 위한 낮은 진폭은, 원하는 경우, 제2 기록 펄스(52C)의 일정한 진폭 밑으로 떨어지지 않아야 한다.

본 발명의 일 실시예에서는, 제2 기록 펄스(52C)는 이전의 제2 기록 펄스(52A)나 이전의 제2 기록 펄스(52B)와는 진폭이 다르다. 앞서 설명한 바와 같이, 제2 기록 펄스(52C)는 이전의 제2 기록 펄스(52A)나 제2 이전의 기록 펄스(52B)보다 작거나 큰 진폭을 가질 수 있다.

유사하게, 새로운 제1 기록 펄스(51C)를 위한 낮은 진폭은 선형 감소나 이진 탐색과 같은 다양한 방법에 의해 선택될 수 있다. 큰 감소폭(500C)을 선택하면 필요한 반복의 횟수를 줄일 수 있다. 그 다음의 감소폭(500e)과 그 이전의 감소폭(500B)이 서로 같을 필요는 없으며 상당히 달라질 수 있다.

상기 공정은, 이후의 짧은 펄스들(51D 및 52D)(도시되지 않음)과 그 이후의 확인(53D)(도시되지 않음) 등과 같이, 필요한 만큼 반복될 수 있다. 그러나, 임의의 반복의 제1 기록 펄스를 위한 진폭은 임의의 반복의 제2 기록 펄스(52C)를 위한 진폭보다는 커야 한다.

본 발명의 또 다른 실시예에서는, 제1 기록 펄스(도시되지 않음)는 작은 진폭으로 출발하여, 비트가 확인을 통과할 때까지 매 반복시마다 진폭을 증가시킨다. 본 발명의 일 실시예에서는, 제1 기록 펄스(도시되지 않음)를 위한 초기값은, 저항이나 전류와 같은 파라미터의 5~15%가 되도록 선택된다. 본 발명의 다른 실시예에서는, 제1 기록 펄스(도시되지 않음)를 위한 초기값은, 저항이나 전류와 같은 파라미터의 15~25%가 되도록 선택된다.

본 발명의 2단계 셋트 공정은 또한 다중 계층 셀(multilevel cell: MLC)에도 적용이 가능할 수 있는데, 여기서는 PRAM(50)이 메모리 셀(5)내에 여러 비트를 저장한다.

어떤 경우, 2비트의 데이터를 메모리 셀(5)에 저장하는 어레이는 각 메모리 셀마다 4개의 논리적 상태를 가질 것이다. 4개의 논리적 상태에 대응하는 데이터 값은 '11', '01', '00' 및 '10'을 포함한다.

다른 경우, 3비트의 데이터를 메모리 셀에 저장하는 어레이는 각 메모리 셀마다 8개의 논리적 상태를 가질 것이다. 또 다른 경우에는, 각 메모리 셀에 4비트의 데이터를 저장하는 어레이는 메모리 셀마다 16개의 논리적 상태를 가질 것이다.

MLC를 위해서는, 저항이나 임계 전압과 같은, 메모리 소자(20)의 파라미터의 서로 다른 값은 (제1 단계에서의) "재-리셋트"의 기록(프로그램)과 이어지는 불완전한 상 전이를 형성하기 위한 (제2 단계에서의) 셋트의 기록(프로그램) 동안의 전류 펄스의 진폭(uA) 및/또는 지속 시간(ns)을 변화시켜서 달성될 수 있다.

선택적으로, MLC를 위해서는, 저항이나 임계 전압과 같은 메모리 소자(20)의 파라미터의 서로 다른 값은, 진폭을 일정하게 유지하고 전류의 지속 시간도 일정하게 유지하면서 전류의 펄스의 개수를 변화시키는 것으로 달성될 수도 있다.

불완전한 상전이는 서로 다른 크기의 볼륨, 단면 영역, 3차원 형상, 응집핵의 크기, 또는 메모리 소자(20) 내 PCM의 결정질화(비정질화)의 정도를 수반할 수 있다.

불완전한 상전이는 PCM 내의 중간 상태들을 수반할 수 있다. 이 중간 상태들은 상전이 작업의 반복가능성에 기초하여 선택될 수 있다. 중간 상태들은 상전이 물질의 안정성에 기초하여 선택될 수 있다. 중간 상태들은 메모리 셀(5)의 신뢰성에 기초하여 선택될 수 있다. 중간 상태들은 PRAM(50)의 아키텍처에 기초하여 선택될 수 있다.

앞에서는 다수의 실시예와 많은 상세가 본 발명의 완전한 이해를 제공하기 위해서 제공되었다. 당업자는 한 실시예의 다양한 기능들을 이해하고 다른 실시예에 동등하게 적용할 것이다. 당업자는 또한 본 명세서에 묘사된 특정 물질, 작업, 크기, 농도에 대해 그와 동등한 다양한 대체물을 만들어낼 능력도 인식할 것이다. 본 발명의 상세한 설명은 예시적이며 한정적이지 않음이 이해되어야 하며, 본 발명의 범위는 이하의 청구항에 의해 결정될 것이다.

Claims (20)

1. 상전이 물질(phase change material)을 그 상을 전이시킴으로써 제1 리셋트(RESET) 상태에서 제2 리셋트 상태로 기록(write)하는 제1 단계; 및
   상기 상전이 물질을 그 상을 전이시킴으로써 상기 제2 리셋트 상태에서 셋트(SET) 상태로 기록하는 제2 단계 - 상기 제2 단계는 상기 제1 단계보다 낮은 전류를 가짐 - ; 및
   상기 상전이 물질의 파라미터를 확인하는(verifying) 단계
   를 포함하고, 상기 파라미터가 상기 셋트 상태를 위한 목표치보다 높으면 상기 제1 단계, 상기 제2 단계 및 상기 확인하는 단계를 상기 파라미터가 상기 목표치보다 낮아질 때까지 반복하고, 상기 제1 단계에 대한 전류는 반복시마다 감소폭(decrement)만큼 감소하지만 상기 제2 단계에 대한 전류보다는 낮아지지 않는,
   방법.
2. 삭제
3. 삭제
4. 삭제
5. 제1항에 있어서, 상기 파라미터는 임계 전압인, 방법.
6. 제1항에 있어서, 상기 파라미터는 저항인, 방법.
7. 제1항에 있어서, 상기 제1 리셋트 상태는 상기 상전이 물질의 높은 리셋트 상태(high RESET state)인, 방법.
8. 제1항에 있어서, 상기 제2 리셋트 상태는 상기 상전이 물질의 약해지거나 낮은 리셋트 상태(weakened or low RESET state)인, 방법.
9. 제1항에 있어서, 상기 감소폭은 선형 감소 방법(linear decrement method)에 의해 선택되는, 방법.
10. 제1항에 있어서, 상기 감소폭은 이진 탐색 방법(binary search method)에 의해 선택되는, 방법.
11. 제1항에 있어서, 상기 감소폭은 각 반복시마다 서로 다른, 방법.
12. 제2 펄스보다 언제나 높은 진폭을 갖는 제1 펄스를 포함하는 두 개의 펄스로 상전이 물질을 그 상을 전이시킴으로써 리셋트 상태에서 셋트 상태로 기록하는 단계; 및
    상기 상전이 물질의 파라미터가 상기 셋트 상태에 대한 사전 설정된 목표치보다 낮아지는지를 확인하는 단계
    를 포함하고, 상기 파라미터는 임계 전압 또는 저항을 포함하며, 상기 파라미터가 상기 사전 설정된 목표치보다 높게 남아있는 경우 상기 제1 펄스에 대한 진폭을 감소시키고 상기 기록하는 단계와 상기 확인하는 단계를 반복하는,
    방법.
13. 제12항에 있어서, 상기 제1 펄스는 상기 상전이 물질을 그 상을 전이시킴으로써 높은 리셋트 상태에서 약해지거나 낮은 리셋트 상태로 기록하는, 방법.
14. 제12항에 있어서, 상기 제2 펄스는 상기 상전이 물질을 그 상을 전이시킴으로써 약해지거나 낮은 리셋트 상태에서 셋트 상태로 기록하는, 방법.
15. 삭제
16. 제12항에 있어서, 상기 진폭을 감소시키는 단계는 매 반복시마다 진폭에 더 작은 변화를 주는 것을 포함하는, 방법.
17. 어레이(array) 내의 워드열(word line) 또는 비트열(bit line)에 결합되는 선택 소자,
    상기 선택 소자에 직렬로(in series) 연결된 가열기(heater);
    상기 가열기에 직렬로 연결된 메모리 셀; 및
    상기 메모리 셀 내의 상전이 물질
    을 포함하며,
    상기 상전이 물질은 목표 파라미터가 달성될 때까지 확인되고 반복되는 2단계 공정에 의해 그 상을 전이시킴으로써 리셋트 상태로부터 셋트 상태로 기록되고, 상기 파라미터는 저항 또는 임계 전압이며, 상기 2단계 공정 중 제1 단계는 상기 2단계 공정 중 제2 단계보다 높은 전류를 갖고, 상기 제1 단계에 대한 전류는 반복시마다 감소폭(decrement)만큼 감소하지만 상기 제2 단계에 대한 전류보다는 낮아지지 않는,
    장치.
18. 제17항에 있어서, 상기 2단계 공정은 제1 단계 및 제2 단계를 포함하고, 상기 제1 단계에서 제1 펄스가 사용되고, 상기 제2 단계에서 제2 펄스가 사용되며, 상기 제1 펄스는 매 반복시에 대해 언제나 상기 제2 펄스보다 높은 전류를 갖는, 장치.
19. 제17항에 있어서, 상기 선택 소자와 상기 메모리 셀이 일체로 결합된(combined integrally), 장치.
20. 제17항에 있어서, 상기 가열기와 상기 메모리 셀이 일체로 결합된, 장치.

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