JP5576494B2 - 相変化メモリのダブルパルス書き込み - Google Patents

Description

本発明は、半導体等の電子デバイス分野に係り、詳しくは、相変化ランダムアクセスメモリの書き込み動作を向上させる技術に係る。

ダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびスタティックランダムアクセスメモリ（ＳＲＡＭ）は、コンピュータ等の電子システムで情報を格納するために幅広く利用されている。しかしＤＲＡＭおよびＳＲＡＭは両方とも、電力が妨げられると格納されている情報を失う揮発性のメモリである。

従って、特に可搬型の電子システム（例えばモバイルインターネットデバイス（ＭＩＤ））では、不揮発性メモリに重要な情報を格納することが望ましい。

フラッシュメモリは不揮発性メモリの一種である。しかしフラッシュメモリは情報をフローティングゲートに電荷として格納するので、非常に小さいレベルに小型化することはできず、ビットあたりの電子数が低減するために、格納情報の信頼性が落ちる。

加えて、フラッシュメモリは通常ＮＡＮＤまたはＮＯＲアーキテクチャを利用している。ＮＡＮＤデバイスは、一度に１ページを消去して、ＮＯＲデバイスは一度に１ブロックを消去する。

これに対して、相変化ＲＡＭ（ＰＲＡＭ）は、各情報ビットを材料の抵抗（非常に精度高い計測が可能な物理特性である）として書き込むために、非常に小さいレベルに小型化することができる不揮発性メモリの一種である。

ＰＲＡＭはさらに、ビットラインまたはワードラインの組み合わせを選択することで各メモリセルを別個にアドレス指定することができるので、一度に１ビットを消去することができる。

しかしＰＲＡＭでは、読み出し動作よりも書き込み動作が遅い。さらに書き込み動作は非対称である。特に、二値論理を用いる場合、ＳＥＴ位相（０）が、ＲＥＳＥＴ位相（１）よりも書き込みが遅い。

従って、ＰＲＡＭの書き込み動作を向上させることが望まれている。

本発明の一実施形態における、ビットラインおよびワードラインにまとめられた相変化メモリセルアレイを示す。 本発明の一実施形態における、ＲＥＳＥＴ状態からＳＥＴ状態への書き込みのＰＣＭの立面図である。 本発明の一実施形態における、ＲＥＳＥＴ状態からＳＥＴ状態へのＰＣＭの書き込みの二段階処理を示す。 本発明の一実施形態における、ＲＥＳＥＴ状態からＳＥＴ状態へのＰＣＭ書き込みのダブルパルス処理を示す。

以下の記載においては、数々の詳細、例、および実施形態を述べて、本発明の完全な理解を促す。しかし、当業者であれば、本発明がこれら詳細、例、および実施形態に限定されず、本発明がこれら特定の詳細、例、および実施形態のいずれかがなくても実施可能であることを理解する。また、当業者であればさらに、公知の一定の詳細、例、および実施形態は特に記載しないで本発明を曖昧にしないようにしていることも理解する。

システムは、メモリデバイスに連結されたプロセッサを含んでよい。メモリデバイスは、抵抗変化メモリ等の不揮発性メモリデバイスを含んでよい。特に、抵抗変化メモリは、抵抗ランダムアクセスメモリ（ＰＲＡＭ）または相変化ランダムアクセスメモリ（ＰＲＡＭ）を含んでよい。

図１の本発明の一実施形態に示すように、ＰＲＡＭ５０は、行列にまとめられるメモリセルアレイを含む。メモリセル５にアクセスするために、アレイの一列のビットライン１０５およびアレイの一行のワードライン２０５をアドレス指定することができる。ビットライン１０５およびワードライン２０５は、導電性材料から形成される導体を含む。導電性材料は、銅を含んでよい。

図１に示す一部の特徴は、あるＰＲＡＭアーキテクチャには含まれなくてもよい。一例では、選択デバイス１０がなくてもよい。例えば選択デバイス１０をメモリ素子２０と組み合わせることもできる。別の例では、ヒータ１５がなくてもよい。例えばヒータ１５をメモリ素子２０と組み合わせることもできる。

逆に、ＰＲＡＭアーキテクチャに含まれうる特徴が図１に示されていない場合もある。この例が、パルス生成回路である。別の例としては、センス増幅回路が挙げられる。また別の例が電圧昇圧回路（voltage step-up circuit）である。

本発明の一実施形態では、選択デバイス１０（存在する場合）は直列接続されて、メモリセル５内のメモリ素子２０に対するアクセスを制御する。選択デバイス１０の一部の例には、ＰＮダイオード、ＮＭＯＳトランジスタ、および、バイポーラ接合トランジスタが含まれる。

本発明の別の実施形態では、ＰＲＡＭ５０内の特徴の論理構成または物理的位置のレイアウトが異なっていてもよい。例えば選択デバイス１０（存在する場合）は、メモリ素子２０のワードライン２０５側（図１に示す）に配置されてもよいし、メモリ素子２０のビットライン１０５側（不図示）に配置されてもよい。

メモリセル５内のメモリ素子２０は、電圧（または電流）を加えることでプログラミングされる。選択デバイス１０（存在する場合）が電源投入されると、電流は、直列接続されているヒータ１５（存在する場合）およびメモリ素子２０を流れる。

ヒータ１５（存在する場合）は、導電性材料から形成される導体を含む。導電性材料は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタンタングステン（ＴｉＷ）、炭素（Ｃ）、炭化珪素（ＳｉＣ）、チタンアルミニウム窒化物（ＴｉＡＩＮ）、窒化チタンシリコン（ＴｉＳｉＮ）、多結晶シリコン、または、窒化タンタル（ＴａＮ）をとりわけ含んでよい。

ヒータ１５（存在する場合）は、直列接続されたメモリ素子２０の相変化材料（ＰＣＭ）を加熱する抵抗素子である。ＰＣＭは、（ａ）長期間（例えば数年）、室温で結晶化せずにアモルファス相に局所的にとどまることができ、且つ、（ｂ）温度が約摂氏１００から３５０度に上がると、アモルファス相がナノ秒およびミリ秒の間の時間尺度で急速に結晶化することができる、という２つの特性を含む材料である。

潜在的に利用可能なＰＣＭは数多くあり、実現可能な特徴も数多い。ＰＣＭは、共晶性材料または包晶性材料であってよい。ＰＣＭは、化学量論的化合物であっても、または非化学量論的化合物であってよい。ＰＣＭは、単相または多相材料のいずれであってもよい。本発明の様々な実施形態では、ＰＣＭは二元化合物、三元化合物、または四元化合物を有してよい。ＰＣＭに様々な元素をドーピングして、結果生じる化合物が２−５かそれ以上の元素を含むようにしてもよい。本発明の他の実施形態では、ＰＣＭは、擬似二元化合物を含んでもよい。

本発明の一実施形態では、ＰＣＭは、周期表のＶＩ Ａ群の少なくとも１つの元素（例えば、硫黄、セレニウム、またはテルリウム）を含むとして定義されるカルコゲニド合金であってよい。本発明の一実施形態では、ＶＩ Ａ群の元素は、ＰＣＭの０−９５原子％を成してよい。

本発明の一実施形態では、ＰＣＭは周期表のＩＶ Ａ群の元素を１−２個（例えば、シリコン、ゲルマニウム、または錫）含んでよい。本発明の一実施形態では、ＩＶ Ａ群の元素は、ＰＣＭの０−６０原子%を成してよい。この例には、ＧｅＴｅおよびＴｅＧｅＳｎが含まれる。

本発明の一実施形態では、ＰＣＭは周期表のＶ Ａ群の元素を１−２個（例えばリン、砒素、アンチモン、またはビスマス）含んでよい。本発明の一実施形態では、Ｖ Ａ群の元素は、ＰＣＭの２−９０原子％を成してよい。この例には、ＳｂＳｅ、ＳｂＴｅ、ＢｉＳｅ、およびＢｉＳｅＳｂが含まれる。

一部のＰＣＭは、ＩＶ Ａ群、Ｖ Ａ群、およびＶＩ Ａ群を含む。この例には、ＧｅＳｂＴｅおよびＳｎＳｂＴｅが含まれる。

本発明の一実施形態では、ＰＣＭは、周期表のＩＩＩ Ａ群の元素を１−２個（例えばガリウムまたはインジウム）を含んでよい。本発明の一実施形態では、ＩＩＩ Ａ群の元素は、ＰＣＭの０．５−２５原子％を成してよい。この一例がＩｎＳｅである。

一部のＰＣＭは、ＩＩＩ Ａ群、Ｖ Ａ群、およびＶＩ Ａ群の元素を含む。この例には、ＧａＳｂＴｅおよびＩｎＳｂＴｅが含まれる。

本発明のまた別の実施形態では、ＰＣＭはさらに、周期表の他の元素（例えばＩ Ｂ群の銀または金）を含んでよい。この例には、ＡｇＳｂＴｅ、ＧｅＳｂＴｅＡｇ，ＡｇＩｎＳｂＴｅ，ＡｕＩｎＳｂＴｅ，およびＴｅＧｅＳｎＡｕが含まれる。

本発明のさらに別の実施形態では、ＰＣＭはさらに、周期表のさらに別の元素（例えばＶＩＩＩ Ｂ群のコバルトおよびパラジウム）を含んでよい。この例には、ＩｎＳｅＴｅＣｏおよびＴｅＧｅＳｎＰｄが含まれる。

本発明の一実施形態では、ＰＣＭは、ＶＩ Ａ群の元素を１つも含まず、カルコゲニドではなくてもよい。この例には、ＧｅＳｂ、ＧａＳｂ、およびＩｎＳｂが含まれる。

ＰＣＭは、一定の温度に加熱した後で、一定のレートで冷却することでプログラム可能な抵抗率を有する。この処理にはジュール加熱が含まれる。相変化材料は、時間の関数である温度のプロフィールに応じて、電気抵抗率の面で互いに非常に異なっているアモルファス（ＲＥＳＥＴ）相と、結晶（ＳＥＴ）相との間で変化しうる。

図２の立面図に示すように、メモリセル５は、ヒータ１５（存在する場合）とメモリ素子２０とを含んでよい。ヒータ１５（存在する場合）は、ランス（図２に示されている）またはマイクロトレンチ（不図示）を含んでよい。

ＰＣＭの２相（論理状態）の間の抵抗比率は、１０２−１０５の範囲から選択されてよい。図２に示す本発明の一実施形態では、ＲＥＳＥＴ状態２１は、高抵抗状態（例えば１０６−１０８オーム）を含み、ＳＥＴ状態２５は、低抵抗状態（例えば１０３−１０４オーム）を含む。

電流の関数である、ＰＣＭのパラメータのグラフを図３に単一の曲線として示す。このＰＣＭのパラメータには、抵抗（オーム）または閾値電圧（ボルト）が含まれてよい。本発明の一実施形態では、ＰＣＭの電流は、０．１から２．０ｍＡの間で変化してよい。ＰＣＭのパラメータが変動すると、図３に示す単一の曲線に類似した曲線群（不図示）が生じる。

本発明の一実施形態においては、ＰＣＭの抵抗は、１０３−１０８オームで変化してよい。本発明の一実施形態では、ＰＣＭの閾値電圧は、一例では０−３．５ボルトで変化してよい。相変化材料は、設定状態において、ゼロのＶＴＨを有する場合がある。図３の左および右の曲線の平坦で略水平の部分は、図２に示す対応する状態の安定性が高いことを示している。

ＰＲＡＭ５０は、メモリセル５に１ビットのデータを格納する場合に、単一レベルのセル（ＳＬＣ）を利用する。各メモリセルに１ビットのデータを格納するアレイは、メモリセル１つについて２論理状態を有する。２論理状態に対応するデータ値は、「Ｉ」および「０」を含む。

本発明では、相変化メモリを「設定（ＳＥＴ」するために二段階の書き込みプロセスが想定されている。本発明の図２に示す実施形態では、メモリ素子２０のＰＣＭが、１つの独立したメモリ状態（例えば完全なＲＥＳＥＴ状態２１）から、別の独立したメモリ状態（例えば完全なＳＥＴ状態２５）へと書き込まれ（プログラミングされ）てよい。

本発明の一実施形態では、二段階で書き込み（ＳＥＴ）プロセスを行う。本発明の二段階のプロセスにおける最適な振幅、照射時間、および、電流・時間プロフィールを決定するために、ある特定のＰＲＡＭ技術について十分なＳＥＴ・ＲＥＳＥＴの統計値を収集して、使用する。

第１のステップでは、ＰＣＭを再溶融して、冷却する。比較的大きいが、ビットを元のＲＥＳＥＴ状態２１にするとき利用したパルスよりは低い振幅の電流の単パルスを、非常に短い時間、照射する。照射時間は、（ａ）ＰＣＭ（メモリ素子２０内の）、ヒータ１５（存在する場合）、および、周囲野材料の熱導電時間、（ｂ）ビットのサイズ、（ｃ）ＰＲＡＭ５０のアーキテクチャに依存する。

第２のステップでは、小さな電流振幅、または短い照射時間、またはこれらの両方により得られる低エネルギーを利用する。一般的には、二段階プロセスの第２のステップには、１以上のパルスを利用する。複数のパルスを利用する場合、パルス同士が同じ振幅または照射時間である必要はない。

次に、図示を簡略化するために、第１のステップで第１の電流パルスを利用して、第２のステップで第２の電流パルスを利用するダブルパルスプロセスを、本発明の二段階プロセスの一実施形態として記載する。

本発明は、（照射時間が）短い第１の電流パルスを利用することを含む。短い電流パルスは、急峻な立ち上がりエッジ、および／または、急峻な立ち下がりエッジを含む。短い電流パルスはさらに、スイープが（時間的に）短くなっている。

本発明の一実施形態では、第１の電流パルスの照射時間は３００−６００ｎｓｅｃである。本発明の別の実施形態では、第１の電流パルスの照射時間は８０−３００ｎｓｅｃである。本発明のまた別の実施形態では、第１の電流パルスの照射時間は１０−８０ｎｓｅｃである。

必須ではないが、本発明の一実施形態では、第１の電流パルスが矩形（rectangular）であってもよい。矩形の電流パルスとは、実質的に垂直の立ち上がりエッジと実質的に垂直の立ち下がりエッジとを含む電流パルス（照射時間は任意）である。しかし、電流パルスは矩形ではなくてもよく、照射時間が非常に短い場合には丸みおびていてもよい。照射時間が非常に短くなると、パルスの振幅も、影響を受けたように見える場合がある。

本発明の一実施形態では、第２の電流パルスは低エネルギーであってよい（照射時間が短いか振幅が短い、またはこれら両方であってよい）。第２の電流パルスは、第１の電流パルスと同じ照射時間であっても異なる照射時間であってもよい。第２の電流パルスは、第１の電流パルスと、時間プロフィールに対する電流が同じであっても異なっていてもよい。

本発明の一実施形態では、第２の電流パルスは、顕著なスイープ（例えば段階的な立下りエッジ）を含むことも出来る。

第１電流パルスおよび／または第２電流パルスのいずれかに短絡電流パルス（short current pulse）を利用すると、書き込み（ＳＥＴ）速度が上がる。書き込み（ＳＥＴ）電力は、電流と電圧の積である。書き込み（ＳＥＴ）エネルギーは、電力と時間の積であるので、書き込み（ＳＥＴ）エネルギーは単パルスの利用により低減する。書き込み（ＳＥＴ）効率も上がる。

本発明の図４に示す一実施形態においては、ダブルパルス（電流）を書き込み（ＳＥＴ）プロセスに利用している。

第１の書き込みパルス５１Ａは、メモリセル２０のＲＥＳＥＴ状態を弱めるために利用される。本発明の一実施形態では、第１の書き込みパルス５１Ａを「ＲＥ−ＲＥＳＥＴ（再ＲＥＳＥＴ）」パルスとしてみなすことができる。特に第１の書き込みパルス５１Ａは、メモリセル２０を、高いＲＥＳＥＴ状態２１から、弱められた、または、低いＲＥＳＥＴ状態２２または２３に書き込む（図２参照）。

ＲＥＳＥＴレベルは、高いか弱められているか（低いか）に関わらず、ＰＣＭのパラメータのことである（図３参照）。ＰＣＭのパラメータには、抵抗Ｒまたは閾値電圧ＶＴＨ、またはこれらの両方が含まれてよい。

高いＲＥＳＥＴ状態２１は、ＰＣＭのアモルファス体積（amorphous volume）と関係する。アモルファス体積は図２ではアモルファスのドームとして描かれている。しかし他の形状をメモリセル２０のＰＣＭに利用することもできる。例えばＰＲＡＭ５０のアーキテクチャによって、アモルファス体積が、線上のアモルファス（不図示）またはブリッジ状のアモルファス（不図示）であってもよい。

第１の書き込みパルス５１Ａは、ＰＣＭを幾らか再溶融することがある。図２に、ＰＣＭの数多くの中間状態のうち、経る可能性のある２つを概略する。

一例では、アモルファスのドームの全てを部分的に溶融する。低いＲＥＳＥＴ状態２２は、第１の書き込みパルス５１Ａの照射中の結晶化により生じてよく、この結晶化では、例えばアモルファス体積内のごく僅かな結晶核中心（crystal nucleation center）が略同じサイズにとどまる。

別の例では、アモルファスのドームの一部が完全に溶融される。低いＲＥＳＥＴ状態２３では、第1の書き込みパルス５１Ａ照射中にアモルファス体積の端が少量溶融することによりアモルファス体積が減少（平坦化）すること、または結晶化することに関係する。

本発明の一実施形態では、第１の書き込みパルス５１Ａは、大きな振幅から始まり、ビットが検証に合格するまで繰り返しまたは反復を経るたびに、振幅が低減される。

本発明の一実施形態では、第１の書き込みパルス５１Ａの初期値を、ビットが元のＲＥＳＥＴ状態２１の抵抗の８５−９５％である抵抗値となる電流にする。

本発明の別の実施形態では、第１の書き込みパルス５１Ａの初期値を、ビットが元のＲＥＳＥＴ状態２１の抵抗の７５−８５％である抵抗値となる電流にする。

次に、第２の書き込みパルス５２Ａを、弱まったＲＥＳＥＴ状態に「設定（ＳＥＴ）」するよう選択する。本発明の一実施形態では、第２の書き込みパルス５２ＡはＳＥＴパルスである。第２の書き込みパルス５２Ａは、いつでも、第１の書き込みパルス５１Ａよりも小さい振幅を有するべきである。

本発明の一実施形態では、第２の書き込みパルス５２Ａは、ＳＥＴ妨害電流より低い電流レベルとして、ＰＲＡＭ５０のアレイのいずれのビットが書き込まれているときであっても、ＲＥＳＥＴが生じないようにする。これにより、メモリ素子２０（ＰＣＭを含む）の、ＰＲＡＭ５０のメモリセル５におけるばらつきが解消される。

次に、メモリセル５の状態をチェックするために検証パルス５３Ａを照射する。低電圧で、メモリセル５のＲＥＡＤ処理を実行する。本発明の一実施形態では、低い値のＲＥＡＤ電圧を選択して、メモリ素子２０に相変化が生じないようにする。本発明の別の実施形態では、一部の結晶化を生じさせるＲＥＡＤ電圧を選択する。このような一部の結晶化は有用であると考えられている。

検証パルス５３Ａの抵抗Ｒまたは閾値電圧ＶＴＨまたはこれらの両方といったパラメータを計測する。このパラメータを目標値（target）と比較する。この目標値は予め決定されていてよい。目標値は、特定のＰＲＡＭ技術について収集されたＳＥＴ−ｔｏＲＥＳＥＴ統計値に従って決定されてもよい。統計値は、実際のＰＲＡＭ５０デバイスの計測値に基づいたものであってもよいし、占有型モデルによるシミュレーションに基づいたものであってもよい。

ビットが検証に失敗すると、処理を繰り返す。繰り返しまたは反復には、５１Ａよりも振幅の低い新たな第１の書き込みパルス５１Ｂを選択することが含まれる。適宜、第２の書き込みパルス５２Ｂの振幅は一定に保つことができる。第２の書き込みパルス５２Ｂの振幅を一定に保つ場合には、新たな第１の書き込みパルス５１Ｂの低い振幅のレベルはこの、第２の書き込みパルス５２Ｂの振幅よりも低くならないようにする。

本発明の一実施形態では、第２の書き込みパルス５２Ｂは、一定に保たず、前の第２の書き込みパルス５２Ａとは異なるものとする。適宜、第２の書き込みパルス５２Ｂは、前の第２の書き込みパルス５２Ａの振幅より小さくしても大きくしてもよい。

繰り返しまたは反復のたびに選択される新たな第１の書き込みパルス５１Ｂの低い振幅は、リニア・デクリメント法等の様々な方法を利用して選択されてよい。または、繰り返しまたは反復のたびに選択される新たな第１の書き込みパルス５１Ｂの低い振幅を、バイナリ・サーチ法を利用して選択してもよい。より大きな低減５００Ｂを選択すると精度が減少しうるが、必要な繰り返しまたは反復の総数も低減する。適宜、低減量を繰り返しまたは反復のたびに異ならせてもよい。あるいは、低減を、繰り返しまたは反復のたびに漸減させる。

検証パルス５３Ｂの検証にビットが失敗すると、手順を再度繰り返す。反復は、５１Ｂより低い振幅の別の新たな第１の書き込みパルス５１Ｃを選択して、第２の書き込みパルス５２Ｃを振幅を一定に保って行うこともできる。第２の書き込みパルス５２Ｃの振幅を一定に保つ場合には、新たな第１の書き込みパルス５１Ｃの低い振幅のレベルはこの、第２の書き込みパルス５２Ｃの振幅よりも低くならないようにする。

本発明の一実施形態では、第２の書き込みパルス５２Ｃを、前の第２の書き込みパルス５２Ａまたは５２Ｂとは異なるものとする。前述したように、第２の書き込みパルス５２Ｃは、前の第２の書き込みパルス５２Ａまたは５２Ｂの振幅より小さくても大きくしてもよい。

また同様に、新たな第１の書き込みパルス５１Ｃの低い振幅は、リニア・デクリメント法またはバイナリ・サーチ法等の様々な方法を利用して選択することができる。より大きな低減量５００Ｃを選択すると、必要となる繰り返しまたは反復の総数を低減させることができる。後の低減量５００ｅおよび前の低減量５００Ｂは、同じである必要はなく、かなり違っていてもよい。

処理は適宜繰り返すことができ、例えば、一対の短パルス５１Ｄ、５２Ｄ（不図示）を行った後に、さらに検証５３Ｄ（不図示）する、等が可能である。しかし第１の書き込みパルスを繰り返すときの振幅はいずれも、必ず、第２の書き込みパルス５２Ｃを繰り返すときの振幅のいずれよりも高くせねばならない。

本発明の別の実施形態では、第１の書き込みパルス（不図示）は、小さな振幅から始まり、ビットが検証に合格するまで、繰り返しまたは反復ごとに振幅が増分される。本発明の一実施形態では、第１の書き込みパルス（不図示）の初期値を、抵抗または電流等のパラメータの５−１５％の範囲で選択する。本発明の別の実施形態では、第１の書き込みパルス（不図示）の初期値を、抵抗または電流等のパラメータの１５−２５％の範囲で選択する。

本発明の二段階のＳＥＴプロセスは、さらに、ＰＲＡＭ５０がメモリセル５にマルチビットのデータを格納するマルチレベルセル（ＭＬＣ）について利用することもできる。

一例では、２ビットのデータをメモリセル５に格納するアレイが、メモリセル１つについて４つの論理状態を有する。４つの論理状態に対応するデータ値は、「１１」「０１」「００」「１０」を含む。

別の例では、３ビットのデータを複数のメモリセルに格納するアレイが、メモリセル１つについて８個の論理状態を有する。別の例では、４ビットのデータを各メモリセルに格納するアレイが、メモリセル１つについて１６個の論理状態を有する。

ＭＬＣの場合には、「ＲＥ−ＲＥＳＥＴ」（第１のステップ）の後にＳＥＴ（第２のステップ）の書き込み（プログラミング）を行う間に、電流パルスの振幅（ｕＡ）および／または照射時間（ｎｓ）を変更して、不完全な相転移を行うことで、メモリ素子２０のパラメータ（抵抗または閾値電圧等）を異なる値とすることができる。

ＭＬＣでメモリ素子２０のパラメータ（抵抗または閾値電圧等）を異なる値とする別の例としては、ある電流の振幅および照射時間を一定に保ってから、次に、利用する電力パルス数を変更する、というものもある。

不完全な相転移は、メモリ素子２０のＰＣＭについて、量、断面積、３次元形状、核生成サイズ、結晶または非結晶質の程度を異ならせることで達成されてもよい。

不完全な相転移は、ＰＣＭの中間状態を利用してもよい。中間状態は、相変化プロセスの繰り返しに応じて選択されてもよい。中間状態はまた、相変化材料の安定度に基づいて選択されてもよい。中間状態は、メモリセル５の信頼性に応じて選択することもできる。中間状態は、ＰＲＡＭ５０のアーキテクチャに基づいて選択することもできる。

これまで多くの実施形態および数多くの詳細を述べて、本発明の完全な理解を促している。当業者であれば、１つの実施形態の特徴の多くを他の実施形態にも同様に利用することができることを理解する。さらに当業者であれば、記載してきた特定の材料、処理、寸法、濃度等に関して様々な均等物である代替物を利用することができる点を理解する。本発明の詳述は、例示であり限定として捉えられるべきではなく、本発明の範囲は以下の請求項によって決定されるべきである。

Claims (22)

1. 第１のステップで、第１のＲＥＳＥＴ状態から第２のＲＥＳＥＴ状態に、相変化材料に書き込む段階と、
   前記第１のステップよりも低い電流を利用する第２のステップで、前記相変化材料に、前記第２のＲＥＳＥＴ状態からＳＥＴ状態に書き込む段階と、
   前記相変化材のパラメータを検証して、前記ＳＥＴ状態の目標値（target）よりも高い場合には、前記第１のステップでの書き込み、前記第２のステップでの書き込み、および前記検証を、前記パラメータが前記目標値よりも低くなるまで繰り返す段階と、
   を備え、
   前記第１のステップの電流は、前記第２のステップの電流より低くならないよう、繰り返されるたびに、ある低減量が低減される方法。
2. 前記第１のステップは、短期間のパルスを含む請求項１に記載の方法。
3. 前記第２のステップは、短期間および低振幅の少なくとも一方の特徴を有する１以上のパルスを含む請求項１又は２に記載の方法。
4. 前記第１のステップおよび前記第２のステップは、急峻な立ち上がりエッジおよび急峻な立ち下がりエッジの少なくとも一方を含む請求項１から３のいずれか一項に記載の方法。
5. 前記パラメータは閾値電圧である請求項１から４のいずれか一項に記載の方法。
6. 前記パラメータは抵抗である請求項１から４のいずれか一項に記載の方法。
7. 前記第１のＲＥＳＥＴ状態は、前記相変化材料の高いＲＥＳＥＴ状態である請求項１から６のいずれか一項に記載の方法。
8. 前記第２のＲＥＳＥＴ状態は、前記相変化材料の、弱められた、または、低いＲＥＳＥＴ状態である請求項１から７のいずれか一項に記載の方法。
9. 前記低減量は、リニア・デクリメント法により選択される請求項１から８のいずれか一項に記載の方法。
10. 前記低減量は、バイナリ・サーチ法により選択される請求項１から８のいずれか一項に記載の方法。
11. 前記低減量は、繰り返しまたは反復ごとに異なる請求項１から１０のいずれか一項に記載の方法。
12. 第１のパルスが第２のパルスの振幅より常に高い振幅を有する２つのパルスで、相変化材料をＲＥＳＥＴ状態からＳＥＴ状態に書き込む段階と、
    前記相変化材料のパラメータが前記ＳＥＴ状態の予め定められた目標値よりも低いことを検証し、前記パラメータが前記予め定められた目標値よりも高くなる場合には、前記第１のパルスの振幅を低減させて、前記書き込みおよび前記検証を繰り返す段階と
    を備える方法。
13. 前記第１のパルスで、前記相変化材料を、高いＲＥＳＥＴ状態から、弱められた、または、低いＲＥＳＥＴ状態に書き込む請求項１２に記載の方法。
14. 前記第２のパルスで、前記相変化材料を、弱められた、または、低いＲＥＳＥＴ状態から、ＳＥＴ状態に書き込む請求項１２又は１３に記載の方法。
15. 前記第１のパルスは短期間であり、前記第２のパルスは、短期間および低振幅の少なくとも一方の特徴を有する請求項１２から１４のいずれか一項に記載の方法。
16. 前記振幅の低減においては、繰り返しまたは反復のたびに振幅を漸減させる請求項１２から１５のいずれか一項に記載の方法。
17. 前記相変化材料のパラメータは、閾値電圧または抵抗を含む請求項１２から１６のいずれか一項に記載の方法。
18. １つのアレイの１つのワードラインまたは１つのビットラインに連結された選択デバイスと、
    前記選択デバイスに直列接続されたヒータと、
    前記ヒータに直列接続されたメモリセルと、
    前記メモリセル内の相変化材料と
    を備え、
    前記相変化材料は、目標パラメータを達成するまで、検証および繰り返しが行われる二段階プロセスによりＲＥＳＥＴ状態からＳＥＴ状態に書き込まれ、
    前記二段階プロセスの第１のステップの電流は、前記二段階プロセスの第２のステップの電流よりも高く、前記第１のステップの前記電流は、前記第２のステップの前記電流より低くならないよう、繰り返されるたびに、ある低減量が低減される
    デバイス。
19. 各繰り返しにおいて、前記二段階プロセスの第１のパルスは前記二段階プロセスの第２のパルスよりも常に高い電流である請求項１８に記載のデバイス。
20. 前記選択デバイスおよび前記メモリセルが組み合わせられている請求項１８又は１９に記載のデバイス。
21. 前記ヒータおよび前記メモリセルが組み合わせられている請求項１８から２０のいずれか一項に記載のデバイス。
22. 前記目標パラメータは、抵抗または閾値電圧を含む請求項１８から２１のいずれか一項に記載のデバイス。

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