KR101332635B1 - 그래핀 패턴 형성방법 - Google Patents

그래핀 패턴 형성방법 Download PDF

Info

Publication number
KR101332635B1
KR101332635B1 KR1020100071510A KR20100071510A KR101332635B1 KR 101332635 B1 KR101332635 B1 KR 101332635B1 KR 1020100071510 A KR1020100071510 A KR 1020100071510A KR 20100071510 A KR20100071510 A KR 20100071510A KR 101332635 B1 KR101332635 B1 KR 101332635B1
Authority
KR
South Korea
Prior art keywords
metal layer
graphene
oxide layer
region
graphene pattern
Prior art date
Application number
KR1020100071510A
Other languages
English (en)
Other versions
KR20120009323A (ko
Inventor
김재관
정준호
이지혜
최준혁
최대근
김기돈
Original Assignee
한국기계연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국기계연구원 filed Critical 한국기계연구원
Priority to KR1020100071510A priority Critical patent/KR101332635B1/ko
Publication of KR20120009323A publication Critical patent/KR20120009323A/ko
Application granted granted Critical
Publication of KR101332635B1 publication Critical patent/KR101332635B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Carbon And Carbon Compounds (AREA)

Abstract

본 발명은 그래핀 패턴 형성방법에 관한 것으로서, 본 발명에 따른 그래핀 패턴 형성방법은 기판의 상측에 금속층을 적층하는 금속층 적층단계; 상기 금속층은 내부로 함몰되는 함몰영역과 상기 함몰영역보다 외부로 돌출되는 돌출영역을 포함하도록 상기 금속층의 일부를 제거하는 금속층 제거단계; 상기 금속층의 외면에 이산화규소(SiO2) 또는 이산화티타늄(TiO2)인 산화층을 도포하는 산화층 도포단계; 상기 돌출영역의 상면에 적층된 산화층을 제거함으로써 상기 돌출영역을 외부에 노출시키는 돌출영역 노출단계; 화학기상증착법(CVD)를 이용하여 그래핀을 상기 돌출영역의 상면에 선택적으로 증착하는 그래핀 증착단계; 상기 남아있는 산화층을 제거하는 산화층 제거단계;를 포함하는 것을 특징으로 한다.
이에 의하여, 작은 선폭을 가지는 패턴의 그래핀을 대면적에 증착할 수 있는 그래핀 패턴 형성방법이 제공된다.

Description

그래핀 패턴 형성방법{METHOD FOR FORMING GRAPHENE PATTERN}
본 발명은 그래핀 패턴 형성방법에 관한 것으로서, 보다 상세하게는 산화층의 패터닝함으로써 용이하게 대면적의 그래핀 패턴을 형성할 수 있는 그래핀 패턴 형성방법에 관한 것이다.
그래핀은 탄소가 육각형의 형태로 서로 연결된 벌집 모양의 2차원 평면 구조를 이루는 물질로서 화학적으로 안정성이 높은 특성을 보인다. 또한, 실리콘보다 100 배 이상 우수한 전기적 전도성을 가지고, 유연하며(flexible) 투명하여(transparent) 차세대 반도체 물질로서 많은 관심이 집중되고 있다.
그러나, 그래핀은 본래 금속성 특성을 가지고 있으므로, 반도체 특성을 갖도록 하기 위해서는 그래핀을 나노 스케일 선폭의 채널로 패터닝 되어야 한다. 최근에는 기판에 그래핀을 선택적으로 흡착시키는 기술에 대한 연구가 활발히 이루어지고 있다.
다만, 종래 방법으로 그래핀 소자를 제조하는 경우에는 균일한 폭이 형성되는 대면적의 소자를 제조하기가 어려운 문제가 있으며, 그래핀을 나노 선폭으로 성장 시키지 못하는 등의 문제가 있어, 신소재로서의 성장 가능성에도 불구하고 실제 상용화가 쉽지 않았다.
따라서, 본 발명의 목적은 이와 같은 종래의 문제점을 해결하기 위한 것으로서, 산화층의 패터닝을 이용하여 선택적으로 그래핀 패턴을 증착하여 작은 스케일의 선폭을 가지는 그래핀 패턴을 형성할 수 있는 그래핀 패턴 형성방법을 제공함에 있다.
또한, 금속층을 패터닝하여 양각으로 돌출되는 돌출영역에 그래핀을 선택적으로 증착함으로써 작은 스케일의 선폭을 가지는 그래핀 패턴을 형성할 수 있는 그래핀 패턴 형성방법을 제공함에 있다.
삭제
삭제
삭제
삭제
또한, 상기 목적은 본 발명에 따라 기판의 상측에 금속층을 적층하는 금속층 적층단계; 상기 금속층은 내부로 함몰되는 함몰영역과 상기 함몰영역보다 외부로 돌출되는 돌출영역을 포함하도록 상기 금속층의 일부를 제거하는 금속층 제거단계; 상기 금속층상에 이산화규소(SiO2) 또는 이산화티타늄(TiO2)인 산화층을 적층하는 산화층 적층단계; 상기 돌출영역의 상면에 적층된 산화층을 제거함으로써 상기 돌출영역을 외부에 노출시키는 돌출영역 노출단계; 화학기상증착법(CVD)를 이용하여 그래핀을 상기 돌출영역의 상면에 선택적으로 증착하는 그래핀 증착단계;를 포함하는 것을 특징으로 하는 그래핀 패턴 형성방법에 의해 달성된다.
또한, 상기 금속층 제거단계는 리소그래피 또는 나노 임프린트 또는 식각공정에 의할 수 있다.
또한, 상기 돌출영역 노출단계는 상기 산화층을 화학 기계적 평탄화(CMP:Chemical Mechanical Polishing)를 이용하여 평탄화시킬 수 있다.
삭제
또한, 상기 금속층은 코발트(Co), 백금(Pt), 이리듐(Ir), 루테늄(Rb), 니켈(Ni), 구리(Cu) 중 어느 하나일 수 있다.
본 발명에 따르면, 미세패턴 공정이 잘 알려진 산화층을 패터닝하는 방법을 통하여 미세 선폭의 그래핀 패턴을 형성할 수 있는 그래핀 패턴 형성방법이 제공된다.
또한, 화학기상증착법에 의하여 용이하게 대면적 기판에 그래핀 미세패턴을 증착할 수 있다.
본 발명에 따르면, 미세한 패터닝을 거치지 않은 금속층의 양각의 돌출영역에만 그래핀 패턴을 증착시킴으로써 미세 선폭의 그래핀 패턴을 형성할 수 있는 그래핀 패턴 형성방법이 제공된다.
도 1은 본 발명의 제1실시예에 따른 그래핀 패턴 형성방법의 순서를 개략적으로 도시한 것이고,
도 2는 도 1의 그래핀 패턴 형성방법의 노출영역 형성단계의 순서를 개략적으로 도시한 것이고,
도 3은 도 1의 그래핀 패턴 형성방법의 공정 순서도이고,
도 4는 본 발명의 제2실시예에 따른 그래핀 패턴 형성방법의 순서를 개략적으로 도시한 것이고,
도 5는 도 4의 그래핀 패턴 형성방법의 공정 순서도이다.
설명에 앞서, 여러 실시예에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1실시예에서 설명하고, 그 외의 실시예에서는 제1실시예와 다른 구성에 대해서 설명하기로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 제1실시예에 따른 그래핀 패턴 형성방법(S100)에 대하여 상세하게 설명한다.
도 1은 본 발명의 제1실시예에 따른 그래핀 패턴 형성방법의 순서를 개략적으로 도시한 것이고, 도 2는 도 1의 그래핀 패턴 형성방법의 노출영역 형성단계의 순서를 개략적으로 도시한 것이고, 도 3은 도 1의 그래핀 패턴 형성방법의 공정 순서도이다.
도 1 및 도 3을 참조하면, 본 발명의 제1실시예에 따른 그래핀 패턴 형성방법(S100)은 금속층 적층단계(S110)와 산화층 적층단계(S120)와 노출영역 형성단계(S130)와 그래핀 증착단계(S140)와 산화층 제거단계(S150)를 포함한다.
상기 금속층 적층단계(S110)는 금속층(120)을 기판(110)의 상면에 적층하는 단계이다. 상기 금속층(120)은 코발트(Co), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 니켈(Ni), 구리(Cu) 중에서 선택된 어느 하나일 수 있으며, 선택된 금속층(120)을 스퍼터링(sputtering) 방법을 통하여 기판상(110)에 도포한다. 이때, 도포되는 금속층(120)은 300nm 이하의 박막으로 균일하게 도포되는 것이 바람직하다.
한편, 본 실시예에서 금속층(120) 적층은 스퍼터링 방법에 의하였으나, 스핀코팅(spincoating), 스프레이코팅(spraycoating), 증발(evaporation)법 등 기판 상에 금속층(120)을 박막의 형태로 증착할 수 있는 방법이라면 제한되지 않고 사용될 수 있다. 또한, 증착되는 금속층(120)은 후술하는 그래핀 증착단계(S140)에서 상면에 그래핀(140)을 성장시킬 수 있는 재질이라면 상술한 재질에 한정되지 않는다.
상기 산화층 적층단계(S120)는 금속층(120) 상에 산화층(130)을 적층하는 단계이다. 본 실시예에서의 상기 산화층(130)은 이산화규소(SiO2) 또는 이산화티타늄(TiO2) 중 선택되는 어느 하나인 것이 바람직하나, 미세 패턴을 형성하는 방법 및 조건이 본 기술분야에 알려진 산화층이라면 제한되는 것은 아니다.
상기 노출영역 형성단계(S130)에서는 포토리소그래피(Photolithgraphy) 방식을 이용하여 상기 산화층(130)의 일부영역을 제거하여 패터닝함으로써, 금속층(120)은 외부에 노출되는 일영역인 노출영역(121)과 제거되지 않은 산화층(130)의 적층으로 인하여 외부에 노출되지 않는 타영역인 비노출영역(122)으로 구성된다.
도 2을 참조하여 포토 리소그래피에 의한 노출영역 형성단계(S130)를 상세히 설명하면, 먼저, 산화층(130)의 상면에 감광제를 도포한다. 본 실시예에서는 감광제로서 포토레지스트(photoresist)(P)가 사용되며, 이러한 포토레지스트(photoresist)(P)는 스핀코팅 또는 스프레이 코팅방법 중 어느 하나에 의하여 산화층의 상면에 도포된다.
그 후에, 포토레지스트(P)의 상측에 포토 마스크(M)를 배치하고, 패턴이 형성된 포토 마스크(M)의 개방영역으로 광을 조사함으로써 포토레지스트(P)를 노광한다.
상기 포토 마스크(M)과 동일한 패턴으로 광이 조사되어 노광된 포토레지스트(P)를 화학처리를 통하여 현상한다. 이때, 포지티브 포토레지스트(positive photoresist)를 사용하는 경우에는 노광된 영역이 현상되어 제거되고, 네거티브 포토레지스트(negative photoresist)를 사용하는 경우에는 노광된 영역이 경화됨으로써 노광된 영역 외의 영역이 제거되어 패턴이 형성된다.
상기와 같이 포토레지스트(P)가 제거된 영역에는 산화층(130)이 외부로 노출되며, 외부로 노출되는 산화층(130)을 건식식각(dry etching)하여 제거함으로써 포토 마스크(P)의 패턴과 동일한 형태로 산화층(130)이 패터닝된다.
상기 산화층(130) 일부 영역이 제거되면 금속층(120)의 일영역이 외부에 노출되는 노출영역(121)과 금속층(120)의 타영역상에 산화층이 제거되지 않고 적층된 채로 남겨지는 비노출영역(122)이 마련된다.
상기 그래핀(graphene) 증착단계(S140)는 금속층(120)의 노출영역(121) 상면에 그래핀(140)을 선택적으로 증착하는 단계이다. 이때, 화학기상증착법(CVD:Chemical Vapor Deposition)를 이용한다. 구체적으로는, 1000℃ 이상의 고온에서 메탄과 수소, 아르곤 가스를 혼합하여 외부로 노출된 금속층(120)의 노출영역(121)을 촉매로 하여 탄소원자를 증착시킴으로써 그래핀(140)을 성장시킨다.
따라서, 이를 이용하면, 노출영역(121) 상에만 그래핀(140)이 선택적으로 증착되고, 산화층(130)이 제거되지 않고 적층되어 있는 비노출영역(122) 상에는 그래핀(140)이 증착되지 않는다.
상기 산화층 제거단계(S150)에서는 그래핀(140)의 선택적인 증착 후에 제거되지 않고 남아있는 비노출영역(122) 상의 산화층(130)을 제거하는 단계이다. 산화층(130)을 모두 제거하고 나면 그래핀(140)은 소정의 폭을 가지는 패턴을 형성하게 된다.
본 실시예에서는 금속층은 기판의 상면에 직접 적층되었으나, 기판과 금속층의 사이에 제2산화층이 추가적으로 개재됨으로써 금속층이 기판과 반응하여 공정 수행을 방해하는 것을 방지할 수도 있다.
따라서, 본 발명의 일실시예에 따른 그래핀 패턴 형성방법(S100)에 의하면 미세패턴 가공이 어려운 금속층을 직접 가공하여 그래핀을 성장시키는 방법을 사용하지 않고, 미세 패터닝의 공정조건 및 이와 같은 공정에 이용되는 장비가 널리 알려진 산화층에 미세패턴을 형성시킴으로써, 음각 패터닝된 산화층에 의하여 노출되는 금속층 상에 그래핀을 선택적으로 증착시킴으로써 용이하게 미세 선폭의 그래핀 패턴의 형성이 가능해진다.
다음으로 본 발명의 제2실시예에 따른 그래핀 패턴 형성방법(S200)에 대하여 설명한다.
도 4는 본 발명의 제2실시예에 따른 그래핀 패턴 형성방법의 순서를 개략적으로 도시한 것이고, 도 5는 도 4의 그래핀 패턴 형성방법의 공정 순서도이다.
도 4 및 도 5를 참조하면, 본 발명의 제2실시예에 따른 그래핀 패턴 형성방법(S200)은 금속층 적층단계(S210)와 금속층 제거단계(S220)와 산화층 도포단계(S230)와 돌출영역 노출단계(S240)와 그래핀 증착단계(S250)와 산화층 제거단계(S260)를 포함한다.
상기 금속층 적층단계(S210)는 제1실시예의 금속층 적층단계(S110)와 동일한 과정에 의하여 행해지므로 중복 설명을 생략한다.
상기 금속층 제거단계(S220)에서는 기판(210) 상에 적층된 금속층(220) 일부를 제거하여 금속층(220)이 단차를 형성하도록 한다. 금속층(220)은 포토리소그래피(Photolithography) 방법 또는 나노임프린트(Nanoimprint) 공정 또는 식각공정 중 하나에 의하여 패턴을 형성하며, 금속층의 패터닝이 가능한 방법이라면 이에 제한되는 것은 아니다.
따라서, 상술한 바에 의하면, 금속층(220)이 단차를 형성하게 되므로, 금속층(220)의 일영역이 제거되어 상대적으로 내부로 함몰되는 함몰영역(221)과, 금속층(220)의 타영역이 제거되지 않고 남아있게 됨으로써 함몰(221)영역보다 상대적으로 돌출되는 돌출영역(222)을 포함한다.
상기 산화층 도포단계(S230)에서는 금속층(220)의 외면에 산화층(230)을 적층한다. 즉, 함몰영역(221)과 돌출영역(222)을 포함한 금속층(220)의 외면에 산화층(230)을 적층하되, 적층되는 산화층(230)은 단차를 형성하지 않고 상면이 평평한 면을 형성하도록 한다.
상기 돌출영역 노출단계(S240)는 산화층(230)을 제거함으로써 금속층(220)의 돌출영역(222)만을 외부에 노출시키는 단계이다. 본 실시예에서는 화학 기계적 평탄화(CMP:Chemical Mechanical Polishing)에 의하여 산화층(230)을 평탄화하는 방법으로 산화층(230)을 제거한다.
좀 더 상세히 설명하면, 화학 기계적 연마 패드의 상단에서부터 슬러리를 공급하면서, 화학 기계적 연마(CMP) 패드의 표면에 산화층(230)을 밀착시킨 후에 이를 회전시킴으로써 마찰효과 및 슬러리의 화학적 성분을 통하여 산화층(230)을 평탄화한다.
이를 이용하여 산화층(230)을 평탄화함으로써 금속층(220)의 돌출영역만(222)이 외부에 노출되고 함몰영역(221)은 산화층(230)에 의해 적층된 상태가 유지된다.
상기 그래핀 증착단계(S250)에서는 외부에 노출되는 금속층(220)의 돌출영역(222)의 상면에 그래핀(240)을 선택적으로 증착한다. 본 실시예의 그래핀 증착단계(S250)는 제1실시예에서의 그래핀 증착단계(S140)와 동일한 과정에 의한 화학기상증착법(CVD)를 이용하므로 중복 설명은 생략한다.
상기 산화층 제거단계(S260)에서는 그래핀(240)의 선택적인 증착 후에 제거되지 않고 남아있는 함몰영역(221) 상의 산화층(230)을 제거하는 단계이다. 산화층(230)을 모두 제거하고 나면 그래핀(240)은 소정의 폭을 가지는 패턴을 형성하게 된다.
따라서, 본 발명의 일실시예에 따른 그래핀 패턴 형성방법(S220)에 의하면, 금속층(220)을 패터닝하고, 음각의 함몰영역(221)에 산화층(230)을 적층하여 외부로부터 노출을 방지하고, 노출되는 양각의 돌출영역(220)에만 선택적으로 그래핀(240)을 증착하여 미세 선폭의 그래핀 패턴을 형성할 수 있다.
한편, 본 발명의 그래핀 패턴 형성방법에서 제작되는 그래핀 패턴을 그대로 이용할 수도 있으나, 몰드를 기판의 상측의 테두리에 설치하고, 폴리머 용융액, 예를 들어 PDMS 용융액을 몰드 내에 주입한 후, 이를 경화시켜 폴리머 박막을 형성시킴으로써 경화된 폴리머 박막의 하면에는 본 발명의 제1실시예 또는 제2실시예에의 그래핀 패턴 형성방법에 의하여 형성되는 그래핀 패턴이 부착되는 것을 통하여, 별도의 기판에 본 발명에 의하여 증착되는 그래핀을 전사시켜 이용할 수도 있다.
종래의 그래핀 패턴 형성방법은 나노 스케일의 좁은 폭을 가지는 그래핀 소자를 제작하는 것이 어려웠으나, 본 발명에 의하면 나노 스케일의 패턴형성 방법이 잘 알려진 산화층을 패터닝하는 방법을 이용함으로써 미세 선폭을 가지는 그래핀 소자를 대면적의 기판에 증착할 수 있다.
본 발명의 권리범위는 상술한 실시예에 한정되는 것이 아니라 첨부된 특허청구범위 내에서 다양한 형태의 실시예로 구현될 수 있다. 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 변형 가능한 다양한 범위까지 본 발명의 청구범위 기재의 범위 내에 있는 것으로 본다.
110 : 기판 130 : 산화층
120 : 금속층 140 : 그래핀
121 : 노출영역 P : 포토레지스트
122 : 비노출영역 M : 포토 마스크

Claims (9)

  1. 기판의 상측에 금속층을 적층하는 금속층 적층단계;
    상기 금속층은 내부로 함몰되는 함몰영역과 상기 함몰영역보다 외부로 돌출되는 돌출영역을 포함하도록 상기 금속층의 일부를 제거하는 금속층 제거단계;
    상기 금속층의 외면에 이산화규소(SiO2) 또는 이산화티타늄(TiO2)인 산화층을 도포하는 산화층 도포단계;
    상기 돌출영역의 상면에 적층된 산화층을 제거함으로써 상기 돌출영역을 외부에 노출시키는 돌출영역 노출단계;
    화학기상증착법(CVD)를 이용하여 그래핀을 상기 돌출영역의 상면에 선택적으로 증착하는 그래핀 증착단계;
    상기 남아있는 산화층을 제거하는 산화층 제거단계;를 포함하는 것을 특징으로 하는 그래핀 패턴 형성방법.
  2. 제1항에 있어서,
    상기 금속층 제거단계는 리소그래피 또는 나노 임프린트 또는 식각공정에 의하는 것을 특징으로 하는 그래핀 패턴 형성방법.
  3. 제1항에 있어서,
    상기 돌출영역 노출단계는 상기 산화층을 화학 기계적 평탄화(CMP:Chemical Mechanical Polishing)를 이용하여 평탄화시키는 것을 특징으로 하는 그래핀 패턴 형성방법.
  4. 제1항에 있어서,
    상기 금속층은 코발트(Co), 백금(Pt), 이리듐(Ir), 루테늄(Rb), 니켈(Ni), 구리(Cu) 중 어느 하나인 것을 특징으로 하는 그래핀 패턴 형성방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
KR1020100071510A 2010-07-23 2010-07-23 그래핀 패턴 형성방법 KR101332635B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100071510A KR101332635B1 (ko) 2010-07-23 2010-07-23 그래핀 패턴 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100071510A KR101332635B1 (ko) 2010-07-23 2010-07-23 그래핀 패턴 형성방법

Publications (2)

Publication Number Publication Date
KR20120009323A KR20120009323A (ko) 2012-02-01
KR101332635B1 true KR101332635B1 (ko) 2013-11-25

Family

ID=45834261

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100071510A KR101332635B1 (ko) 2010-07-23 2010-07-23 그래핀 패턴 형성방법

Country Status (1)

Country Link
KR (1) KR101332635B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103889158A (zh) * 2014-03-17 2014-06-25 深圳市宇顺电子股份有限公司 一种石墨烯精细线路的制备方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120241069A1 (en) * 2011-03-22 2012-09-27 Massachusetts Institute Of Technology Direct Synthesis of Patterned Graphene by Deposition
KR101436911B1 (ko) 2012-04-25 2014-09-02 그래핀스퀘어 주식회사 핫엠보싱 임프린팅을 이용한 그래핀의 패터닝 방법
CN102751179B (zh) * 2012-06-21 2015-07-29 北京大学 一种制备石墨烯器件的方法
KR101381008B1 (ko) * 2012-07-04 2014-04-04 세종대학교산학협력단 그래핀의 제조방법
KR20140096863A (ko) 2013-01-29 2014-08-06 삼성디스플레이 주식회사 그래핀 패턴 형성 방법
KR20140114199A (ko) 2013-03-18 2014-09-26 삼성전자주식회사 이종 적층 구조체 및 그 제조방법, 및 상기 이종 적층 구조체를 구비하는 전기소자
KR101498688B1 (ko) * 2013-07-08 2015-03-06 전북대학교산학협력단 그라핀층을 갖는 발광소자와 그 제조방법
KR20180004551A (ko) * 2016-07-04 2018-01-12 포항공과대학교 산학협력단 금속 기판 패터닝을 통한 질화붕소 화합물 반도체의 선택적 영역 성장 방법
KR102545880B1 (ko) * 2017-04-12 2023-06-20 도쿄엘렉트론가부시키가이샤 유전체 기판 상에서의 유전체 물질의 선택적인 수직 성장 방법
CN110217783A (zh) * 2019-06-28 2019-09-10 宁波大学 一种石墨烯图案的制作方法
KR20210087823A (ko) * 2020-01-03 2021-07-13 삼성전자주식회사 선택적 그래핀 성장 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100016928A (ko) * 2008-08-05 2010-02-16 서울대학교산학협력단 그래핀 나노 구조 용액 및 그래핀 소자의 제조방법.
KR20100055098A (ko) * 2008-11-17 2010-05-26 천승현 대면적 그래핀 층을 포함하는 전자 장치 및 이의 제조방법
JP2010153793A (ja) * 2008-11-26 2010-07-08 Hitachi Ltd グラフェン層が成長された基板およびそれを用いた電子・光集積回路装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100016928A (ko) * 2008-08-05 2010-02-16 서울대학교산학협력단 그래핀 나노 구조 용액 및 그래핀 소자의 제조방법.
KR20100055098A (ko) * 2008-11-17 2010-05-26 천승현 대면적 그래핀 층을 포함하는 전자 장치 및 이의 제조방법
JP2010153793A (ja) * 2008-11-26 2010-07-08 Hitachi Ltd グラフェン層が成長された基板およびそれを用いた電子・光集積回路装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Keun Soo Kim et al. Nature. 05 February 2009, Vol. 457, pp. 706-710 *
Keun Soo Kim et al. Nature. 05 February 2009, Vol. 457, pp. 706-710*

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103889158A (zh) * 2014-03-17 2014-06-25 深圳市宇顺电子股份有限公司 一种石墨烯精细线路的制备方法

Also Published As

Publication number Publication date
KR20120009323A (ko) 2012-02-01

Similar Documents

Publication Publication Date Title
KR101332635B1 (ko) 그래핀 패턴 형성방법
JP5883621B2 (ja) インプリントで誘導されるブロック共重合体のパターン化のためのシステムおよび方法
JP5726693B2 (ja) 半導体装置の製造方法
US9786405B2 (en) Forming patterned graphene layers
JP5405574B2 (ja) テンプレート、およびリソグラフィ用高アスペクト比テンプレートを製造する方法、ならびにナノスケールで基板を穿孔するためのテンプレートの使用
TW200842934A (en) Imprint fluid control
JP2014078713A (ja) ブロック共重合体組織、装置、およびブロック共重合体組織化構造
KR101224290B1 (ko) 그래핀 필름을 이용한 블록 공중합체 필름 제조방법 및 이에 의하여 제조된 블록 공중합체 필름
JP5852123B2 (ja) 多段インプリントによるハイコントラストな整列マーク
KR101221965B1 (ko) 3차원 그래핀 패턴 형성방법
US8685844B2 (en) Sub-10 nm graphene nanoribbon lattices
KR101815679B1 (ko) 그래핀 필름의 제조 방법
KR101886056B1 (ko) 진공증착에 의한 나노구조체 패턴 형성방법 및 이를 이용한 센서 소자
KR20130035617A (ko) 그래핀상의 금속 박막의 형성 방법
JP6357753B2 (ja) ナノインプリントモールドの製造方法
JP6075129B2 (ja) テンプレートの製造方法
KR20100025363A (ko) 나노 패턴 제조방법, 마스크 제조방법 및 나노 임프린트 리소그래피 방법
US9349406B2 (en) Combining features using directed self-assembly to form patterns for etching
KR20140065098A (ko) 나노패턴이 형성된 기판 제조방법
KR101956277B1 (ko) 3차원 그래핀 구조체, 그의 제조방법 및 전사방법
JP2016092360A (ja) 欠陥修正方法および微細構造体の製造方法
JP2013251431A (ja) ナノインプリントモールドおよびその製造方法
KR20130005353A (ko) 임프린트 리소그래피와 다층 박막을 이용한 패터닝 방법 및 이로 인해 제조된 반도체 소자
KR101270803B1 (ko) 금속 전극의 제조방법
KR100690012B1 (ko) 나노 구조물 가공용 쉐도우 마스크 제조 방법 및 그마스크를 이용한 나노 구조물 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160907

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee