KR101332038B1 - 국내 장치, ｐｏｎ 시스템 및 데이터 수신 처리 방법 - Google Patents

Abstract

종단 장치로부터 수신한 버스트 데이터를 병렬화하는 디시리얼라이저(41)를 구비하는 국내 장치로서, 소정의 고정 데이터인 고정 패턴 데이터를 생성하는 고정 패턴 생성부(2)와, 버스트 데이터의 선두를 나타내는 데이터 선두 지시 신호와, 버스트 데이터의 말미를 나타내는 데이터 말미 지시 신호에 기초하여, 고정 패턴 데이터와 버스트 데이터 중 어느 하나를 선택하고, 선택한 데이터를 병렬화 대상의 데이터로서 디시리얼라이저(41)에 입력하는 데이터 선택부(3)를 구비한다.

Description

국내 장치, ＰＯＮ 시스템 및 데이터 수신 처리 방법{OPTICAL LINE TERMINATION, PON SYSTEM, AND DATA RECEPTION PROCESSING METHOD}

본 발명은, PON(Passive Optical Network) 시스템에 있어서의 국내 장치 및 데이터 수신 처리 방법에 관한 것이다.

PON 시스템에서는, 국측에 설치하는 국내 장치(OLT : Optical Line Termination)에 대하여 복수의 종단 장치(ONU : Optical Network Unit, ONT : Optical Network Termination)를, 광 커플러와 광섬유를 이용하여 1대다로 접속한다. 그리고, 각 ONU가 시분할로 데이터를 송신하는 것에 의해 광 커플러에서 데이터의 충돌이 일어나지 않도록 액세스 제어를 행하고 있다. 따라서, OLT에서는 간헐적으로 데이터를 수신하게 된다. OLT는, 이 간헐적으로 수신하는 데이터로부터 클록을 추출하여 데이터를 재생한다. 또한, OLT의 SERDES(serializer/deserializer)는, 이 재생된 데이터로부터 클록 추출하여, 데이터를 병렬화한다.

상기 수신 데이터로부터 클록을 추출하여, 데이터를 재생하는 회로(이하, 데이터 재생 회로라 함)는, 수신하는 데이터가 없는 구간에서는, 전송로 레이트(수신 데이터의 레이트)와는 상이한 레이트가 일정하지 않은(indefinite) 데이터를 출력한다. SERDES에, PLL(Phase Locked Loop) 등을 사용하는 경우, 이러한 레이트가 일정하지 않은 데이터를 수취하면, 정상인 클록을 추출할 수 없는 상태로 된다. 이 때문에, 데이터 재생 회로가 다시 수신 데이터를 출력하도록 되고 나서, SERDES가, 다시 정상적으로 클록을 추출하여 정상적으로 데이터를 수신할 수 있는 상태로 될 때까지는 시간이 걸린다. 이 때문에, PON 시스템에서는 ONU가 간헐적인 데이터 송신을 행할 때에는, OLT가 수신 가능한 상태로 되기까지의 준비 기간을 마련하고 있다.

또한, OLT가, 동기 시간을 단축하기 위한 기술로서, 예컨대, 하기 특허 문헌 1에는, PLL의 레퍼런스를 입력 데이터로부터 레퍼런스 클록으로 변경하는 것에 의해 PLL의 동기가 해제되지 않도록 하는 기술이 개시되어 있다.

(선행기술문헌)

(특허 문헌)

(특허 문헌 1) 일본 특허 공개 제2007-159145호 공보

그러나 상기 종래의 기술에서는, ONU가 간헐적인 데이터 송신을 행할 때에 준비 기간을 마련하지만, 그 기간에는 데이터를 송신할 수 없다. 그 때문에, 준비 기간이 길면 길수록 대역을 낭비한다고 하는 문제가 있었다.

본 발명은, 상기를 감안하여 이루어진 것으로, 수신 가능한 상태로 되기까지의 준비 기간을 단축할 수 있는 국내 장치 및 데이터 수신 처리 방법을 얻는 것을 목적으로 한다.

상술한 과제를 해결하여, 목적을 달성하기 위해, 본 발명은, 종단 장치로부터 수신한 버스트 데이터를 병렬화하는 디시리얼라이저(deserializer)와, 모의 데이터를 생성하는 모의 데이터 생성 수단과, 버스트 데이터의 유무를 검출하며, 이 검출 결과에 기초하여, 상기 모의 데이터와 상기 버스트 데이터 중 어느 하나를 선택하고, 선택한 데이터를 상기 디시리얼라이저에 입력하는 데이터 선택 수단을 구비하는 것을 특징으로 한다.

본 발명에 따른 국내 장치, PON 시스템, 또는 데이터 수신 처리 방법은, 수신 가능한 상태로 되기까지의 준비 기간을 단축할 수 있다고 하는 효과를 얻는다.

도 1은, 실시 형태 1의 OLT의 기능 구성예를 나타내는 도면이다.
도 2는, 실시 형태 1의 OLT의 전체 구성예를 나타내는 도면이다.
도 3은, 디시리얼라이저의 구성예를 나타내는 도면이다.
도 4는, OLT가 실시하는 ONU에 대한 송신 타이밍 제어의 일례를 나타내는 도면이다.
도 5는, 상향 슬롯 관리부가 유지하는 할당 정보의 일례를 나타내는 도면이다.
도 6은, 실시 형태 1의 동작 타이밍의 일례를 나타내는 도면이다.
도 7은, 실시 형태 1의 데이터 선택부의 동작 순서의 일례를 나타내는 흐름도이다.
도 8은, 실시 형태 2의 OLT의 기능 구성예를 나타내는 도면이다.
도 9는, 실시 형태 2의 동작의 일례를 나타내는 도면이다.
도 10은, ONU으로부터 OLT에 송신되는 데이터 포맷의 일례를 나타내는 도면이다.
도 11은, 실시 형태 3의 OLT의 기능 구성예를 나타내는 도면이다.
도 12는, 버스트의 선두 인식을 행하는 경우의 데이터 선택부의 동작 순서의 일례를 나타내는 흐름도이다.
도 13은, 실시 형태 4의 OLT의 기능 구성예를 나타내는 도면이다.

이하에, 본 발명에 따른 국내 장치 및 데이터 수신 처리 방법의 실시 형태를 도면에 기초하여 구체적으로 설명한다. 또한, 이 실시예에 의해 본 발명이 한정되는 것은 아니다.

(실시 형태 1)

도 1은, 본 발명에 따른 국내 장치(OLT)의 실시 형태 1의 기능 구성예를 나타내는 도면이다. 본 실시 형태의 OLT는, 복수의 ONU와 광 커플러와 광섬유를 거쳐서 접속되어 있다. 도 1은, 본 발명에 따른 데이터 처리 방법의 동작을 실시하는 구성요소를 나타내고 있다. 도 1에 나타낸 바와 같이, 본 실시 형태의 OLT는, ONU로부터 간헐적으로 수신하는 데이터(버스트 데이터)로부터 클록을 추출하여 데이터를 재생하는 데이터 재생부(1)와, 고정 데이터를 생성하는 고정 패턴 생성부(데이터 발생기 또는 패턴 신호 발생기)(2)와, 수신할 버스트 데이터의 유무(수신 기간)에 기초하여 출력 데이터를 결정하는 데이터 선택부(데이터 선택기)(3)와, SERDES부(4)와, ONU의 송신 타이밍을 제어하는 기능을 갖고, PON의 액세스 제어를 행하며, ONU의 송신 타이밍에 기초하여 버스트 데이터의 유무를 판단하고, 버스트 선두 지시 신호 및 버스트 말미 지시 신호를 출력하는 상향 슬롯 관리부(5)를 구비한다.

또, 데이터 재생부(1)는, 버스트 데이터로부터 클록을 추출하는 클록 추출부(6)와, 추출한 클록과 버스트 데이터에 기초하여 데이터를 재생하는 데이터 추출부(7)로 구성된다. 또한, 여기서는, 데이터 재생부(1)에 PLL을 사용한 경우의 구성예를 나타내고 있지만, 버스트 데이터를 재생하기 위한 구성에 제약은 없고, PLL을 이용하지 않는 구성 등, 다른 구성으로 해도 된다.

도 2는, 본 실시 형태의 OLT의 전체 구성예를 나타내는 도면이다. 도 2에 나타낸 바와 같이, 본 실시 형태의 국내 장치는, SERDES부(4)와, 데이터 재생 선택부(10)와, 송신 데이터의 프레임화, 수신 데이터의 소정의 데이터 형식으로의 변환 처리 등을 행하는 MAC 처리부(11)와, 상향 슬롯 관리부(5)와, 상향 슬롯 관리부(5)의 처리 기준으로 되는 클록을 생성하는 기준 클록(12)과, 송신 데이터 및 수신 데이터를 축적하기 위한 버퍼인 프레임 버퍼(13)로 구성된다.

데이터 재생 선택부(10)는, 도 1에 나타낸 데이터 선택부(3), 데이터 재생부(1) 및 고정 패턴 생성부(2)로 구성된다. SERDES부(4)는, 데이터 재생 선택부(10)의 데이터 선택부(3)로부터 입력된 신호를 병렬화하는 디시리얼라이저(41)와, MAC 처리부(11)로부터 병렬 신호로서 출력되는 송신 데이터를 직렬화하는 시리얼라이저(42)를 구비하고 있다. 상향 슬롯 관리부(5)는, 할당량 산출부(51)를 구비하고 있다.

ONU에 송신하는 데이터(다운 데이터)는, 프레임 버퍼(13)를 경유하여 MAC 처리부(11)에 입력된다. MAC 처리부(11)는, 송신 데이터를 PON 프레임화하여, SERDES부(4)의 시리얼라이저(42)에 출력한다. 시리얼라이저(42)는, 병렬 신호로서 입력되는 송신 데이터를 직렬화하여 송신한다.

ONU로부터의 수신 데이터(상향 데이터)는, 데이터 재생부(10)에 의해서 클록 추출 및 데이터 재생 처리되어, SERDES부(4)의 디시리얼라이저(41)에 입력된다. 디시리얼라이저(41)는, 직렬 신호로서 입력된 수신 데이터를 병렬화하여 MAC 처리부(11)에 출력한다. MAC 처리부(11)는, 병렬화된 데이터에 대하여 소정의 데이터 형식으로의 변화 등의 처리를 실시하여, 프레임 버퍼(13)를 경유하여, 사용자 장치 등에 출력한다.

도 3은, SERDES부(4)의 디시리얼라이저(41)의 구성예를 나타내는 도면이다. 도 3에서는, 직렬 신호를 16 비트로 병렬화하는 예를 나타내고 있다. 도 3에 나타낸 바와 같이, 디시리얼라이저(41)는, 입력 데이터열(수신 데이터)로부터 참조 클록에 기초하여 클록을 추출하는 PLL 회로(위상 동기 회로)인 PLL부(43)와, PLL부(43)가 추출한 클록에 기초하여 입력된 직렬 신호를 16 비트폭의 병렬 신호로 변환하는 1대16 병렬화부(1:16)(44)와, 변환된 병렬 신호와 PLL부(43)가 추출한 클록을 저장하기 위한 버퍼 메모리(45)로 구성된다. 또한, 여기서는, 16 비트폭으로 병렬화하는 예를 나타내고 있지만, 16 비트폭 이외의 병렬화를 행하는 경우에는, 1대16 병렬화부 대신에 비트폭에 따른 병렬화부를 이용하면 된다.

도 3에 나타낸 바와 같이 SERDES부(4)의 디시리얼라이저(41)가 PLL 회로(PLL부(43))를 이용하여 클록 추출을 행하는 경우, 레이트가 일정하지 않은 입력 데이터열을 수취하면, 정상인 클록을 추출할 수 없는 상태로 된다. PON 시스템에서는, OLT는 간헐적인 데이터를 수신하지만, 수신 데이터가 없는 구간에서는, 레이트가 일정하지 않게 되어, 정상인 클록을 추출할 수 없는 상태로 된다. 디시리얼라이저(41)는, 일단 클록을 추출할 수 없는 상태로 되면, 그 후에, 데이터를 수신하더라도, 정상적으로 클록을 추출할 수 있게 될 때까지 시간이 걸린다.

이 때문에, 종래, 수신 데이터가 없는 구간에서 정상인 클록을 추출할 수 없는 상태로 된 후에 데이터를 수신한 경우, 정상적으로 클록을 추출할 수 있게 되기까지의 시간(동기 시간)을 단축하기 위해서, SERDES가 PLL의 레퍼런스를 변경하는 방법이 제안되어 있다. 그러나, 이 방법에서는, SERDES에 기능의 추가를 할 필요가 있다.

이에 대하여, 본 실시 형태에서는, 이하에 나타낸 바와 같이, 상향 슬롯 관리부(5)가 파악하고 있는 각 ONU의 송신 개시 시각 및 송신 기간에 기초하여, 수신 데이터가 없는 구간에 클록 추출이 가능한 데이터열인 고정 패턴을 디시리얼라이저(41)에 입력하도록 함으로써, 수신 데이터가 없는 구간에서도 계속하여 클록을 추출할 수 있도록 하고 있다. 따라서, SERDES에 기능의 추가를 하는 일없이, 데이터의 수신이 재개한 경우에 신속하게 정상인 수신 처리를 개시할 수 있다.

이어서, 본 실시 형태의 동작에 대하여 설명한다. 우선, 상향 슬롯 관리부(5)의 동작예를 설명한다. PON 시스템에서는 ONU의 데이터 송신 타이밍은 OLT에서 제어되고 있고, 본 실시 형태에서는, 상향 슬롯 관리부(5)가 이 제어를 실시한다.

도 4는, OLT가 실시하는 ONU에 대한 송신 타이밍 제어의 일례를 나타내는 도면이다. OLT의 상향 슬롯 관리부(5)의 할당량 산출부(51)는, 기준 클록(12)이 생성하는 기준 클록에 기초하여 각 ONU에 대한 송신 개시 시각 T와 송신 기간 L을 결정하고, 결정한 송신 개시 시각 T 및 송신 기간 L을 ONU에 통지한다(스텝 S1). ONU는, 이 송신 개시 시각과 송신 기간을 통지받는 것에 의해 송신 허가를 얻는다. ONU는, OLT로부터의 통지에 의해 지정된 송신 시각 T에서 데이터의 송신을 개시하며(스텝 S2), 데이터의 송신 개시로부터 송신 기간 종료 시점(T+L)까지 데이터를 송신할 수 있다. 따라서, OLT에서는, ONU로부터의 데이터가 도달하는 시각을 미리 예상하는 것이 가능하다.

상향 슬롯 관리부(5)는, 할당량 산출부(51)가 결정한 각 ONU의 송신 개시 시각, 송신 기간을 할당 정보로서 유지하며, 할당 정보에 기초하여 각 ONU로부터 정확한 시각에 데이터가 도달했는지의 정밀한 조사를 행한다. 도 5는, 상향 슬롯 관리부(5)가 유지하는 할당 정보의 일례를 나타내는 도면이다. 도 5에 나타낸 바와 같이, 예컨대, ONU#1∼ONU#3에 대하여 송신 타이밍 제어를 행한 경우, ONU마다의 송신 개시 시각, 송신 기간 및 RTT(Round Trip Time)를 포함하는 것으로 한다. RTT는, OLT와 각 ONU 사이의 왕복 지연 시간이며, OLT가 미리 계측해 둔다. 또한, RTT를 정기적으로 계측하고 그 결과에 기초하여 값을 갱신하도록 해도 된다.

또한, 여기서는, 각 ONU의 기준 시각은 OLT의 기준 시각에 비교하여, OLT로부터 각 ONU까지의 지연 시간분만큼 지연하고 있는 것으로 한다. 따라서, ONU가 시각 T에서 데이터를 송신한 경우, OLT의 기준 시각에서는 T+A(A는 OLT로부터 각 ONU까지의 지연 시간)에 송신되게 된다. OLT는, T+A로부터, ONU로부터 OLT까지의 지연 시간 B만큼 더 경과한 시각(T+A+B=T+RTT)에 ONU로부터 송신된 데이터를 수신하게 된다.

이상과 같이, OLT에서는, 송신 개시 시각, 송신 기간 및 RTT에 기초하여, 각 ONU로부터 송신된 데이터의 수신이 개시하는 시각과 종료하는 시각을 구할 수 있다. 본 실시 형태에서는, 상향 슬롯 관리부(5)가, 데이터 선택부(3)에 대하여, 각 ONU로부터 송신된 데이터의 수신이 개시하는 시각(버스트 개시 위치)에 버스트 선두 지시 신호를 출력하고, 데이터의 수신이 종료하는 시각(버스트 종료 위치)에 버스트 말미 지시 신호를 출력한다.

도 6은, 본 실시 형태의 동작 타이밍의 일례를 나타내는 도면이다. 도 6에서는, 횡축은 시간을 나타내고 있고, 최상단에는, 데이터 재생부(1)에 입력되는 데이터를 나타내며, 2단번째에는, 데이터 선택부(3)로부터 출력되는 데이터를 나타내고 있다. 또한, 3단번째에는, 상향 슬롯 관리부(5)로부터 출력되는 버스트 선두 지시 신호를 나타내고, 4단번째에는, 상향 슬롯 관리부(5)로부터 출력되는 버스트 말미 지시 신호를 나타내고 있다.

도 6에서는, ONU로부터 버스트 데이터#1가 송신되고, 그 전후에 ONU로부터의 데이터 송신이 없는 구간이 존재하는 예를 나타내고 있다. 여기서는, 상향 슬롯 관리부(5)는, 버스트 선두 위치에서, 버스트 선두 지시 신호를 Low로부터 High로 하여 출력하고, 또한, 버스트 말미 위치에서, 버스트 말미 지시 신호를 Low로부터 High로 하여 출력하는 것으로 한다. 데이터 선택부(3)는, 버스트 말미 지시 신호가 High로 된 경우에 버스트 말미 지시를 수신하였다고 판단하여, 고정 패턴 생성부(2)로부터 출력되는 고정 데이터를, SERDES부(4)에 출력하는 데이터로서 선택한다. 즉, ONU로부터의 송신 데이터가 없는 경우에는, 데이터 선택부(3)는, 고정 패턴 생성부(2)로부터 출력되는 데이터를 선택하여, SERDES부(4)에 출력한다.

또한, 모의 데이터는, 버스트 선두 식별자와 버스트 말미 식별자와의 사이의 부호간 거리가 충분히 큰 데이터이다. 모의 데이터는, 클록에 기초하여 송출되어 이 클록의 위상에 따라서 0이나 1로 천이한다. 그 때문에, 모의 데이터는 필요하게 되는 위상 정보를 위상 동기 회로에 공급할 수 있다.

고정 패턴 생성부(2)가 생성하는 고정 패턴은 SERDES부(4)가 클록 추출하기 위해서 충분한 데이터 변화가 있는 데이터로서 생성되도록 해 놓는다. 그 때문에, SERDES부(4)는, ONU로부터의 송신 데이터가 없는 경우에도, 정상인 클록 추출이 가능한 안정 상태로 된다. 고정 패턴은, 어떠한 데이터라도 되지만, 예컨대, PRBS7 생성 다항식 또는 PRBS31에 기초하는 유사 랜덤 패턴을 이용할 수 있다. 또한, 본 실시 형태에서는 고정 패턴으로서 고정의 데이터를 생성하도록 했지만, 고정의 데이터에 한하지 않고, 소정의 기간에서 0과 1의 비율이 동일 정도로 되는 모의 데이터이면 되고, 매회 상이한 데이터를 이용해도 된다. 즉, 고정 패턴 생성부(2)는, 1종의 모의 데이터 생성 수단이다. 모의 데이터 생성 수단은, 소정의 산출 법칙에 따른 모의 데이터(고정 데이터도 포함함)를 생성하는 수단이다.

또, 데이터 선택부(3)는, 버스트 선두 지시 신호가 High로 된 경우에 버스트 선두 지시를 수신하였다고 판단하여, 데이터 재생부(1)로부터 출력되는 데이터를, SERDES부(4)에 출력하는 데이터(도 6의 버스트 데이터#1')로서 선택한다.

이와 같이, ONU로부터의 송신 데이터가 없는 경우에도 SERDES부(4)는 안정 상태이기 때문에, 그 후에 ONU로부터 송신 데이터를 수신하더라도, SERDES부(4)는 안정 상태에서 데이터를 수신할 수 있기 때문에, 곧 정상 데이터를 병렬화할 수 있다. 그리고, 상향 슬롯 관리부(5)로부터 버스트 말미 지시 신호가 더 입력되면(버스트 말미 지시 신호가 High로 됨), 데이터 선택부(3)는 고정 패턴 생성부(2)로부터의 고정 데이터를 선택하고 SERDES부(4)에 출력하여, 버스트 선두 지시의 대기 상태로 된다.

도 7은, 본 실시 형태의 데이터 선택부(3)의 동작 순서의 일례를 나타내는 흐름도이다. 우선, 데이터 선택부(3)는, 버스트 선두 지시를 수신하였는지 여부를 판단한다(스텝 S11). 버스트 선두 지시를 수신하였다고 판단한 경우(스텝 S11 예)는, 데이터 선택부(3)는, 데이터 재생부(1)로부터 출력되는 데이터(이하, 재생 데이터라 함)를, SERDES부(4)에 출력한다(스텝 S12).

그 후, 데이터 선택부(3)는, 버스트 말미 지시를 수신하였는지 여부를 판단한다(스텝 S13). 버스트 말미 지시를 수신하였다고 판단한 경우(스텝 S13 예)는, 데이터 선택부(3)는, 고정 패턴 생성부(2)로부터 출력되는 데이터를 선택하고, SERDES부(4)에 출력하여(스텝 S14), 스텝 S11로 되돌아간다. 또한, 스텝 S11에서 버스트 선두 지시를 수신하고 있지 않다고 판단한 경우(스텝 S11 아니오)는, 스텝 S14로 진행한다. 스텝 S13에서 버스트 말미 지시를 수신하고 있지 않다고 판단한 경우(스텝 S13 아니오)는, 스텝 S12로 되돌아간다.

이상과 같이, 본 실시 형태에서는, PON의 액세스 제어를 행하는 상향 슬롯 관리부(5)가 갖는 정보에 기초하여 버스트 선두 지시 신호 및 버스트 말미 지시 신호를 출력하며, 그들의 신호에 기초하여, 데이터 선택부(3)가, 고정 패턴과 버스트 데이터 중 어느 하나를, SERDES부(4)에 출력하는 데이터로서 선택하도록 했다. 그 때문에, 간이한 구성으로, SERDES부(4)는 ONU로부터의 송신 데이터가 없는 경우에도 안정 상태를 유지할 수 있어, ONU에서의 데이터를 수신 가능한 상태로 되기까지의 준비 기간을 단축할 수 있다. 또는 위상 동기 회로의 구성에 의해서는, 모의 데이터를 송출하는 클록과 참조 클록의 위상을 맞추는 것에 의해 준비 기간을 더 단축할 수 있다.

(실시 형태 2)

도 8은, 본 발명에 따른 국내 장치(OLT)의 실시 형태 2의 기능 구성예를 나타내는 도면이다. 도 8에 나타낸 바와 같이, 본 실시 형태의 국내 장치는, 실시 형태 1의 상향 슬롯 관리부(5)를 상향 슬롯 관리부(5a)로 변경하고, 블록 동기 검출부(8)를 추가하는 것 이외에는 실시 형태 1의 국내 장치와 마찬가지이다. 실시 형태 1과 마찬가지의 기능을 갖는 구성요소는, 실시 형태 1과 동일한 부호를 붙이고 설명을 생략한다.

본 실시 형태가 실시 형태 1과 상이한 점은, 버스트 말미 지시 신호가 블록 동기 검출부(8)로부터 출력되는 것이다. 본 실시 형태의 그 이외의 동작은, 실시 형태 1과 마찬가지이다. 도 9는, 본 실시 형태의 동작의 일례를 나타내는 도면이다. 또한, 도 10은, ONU로부터 OLT에 송신되는 데이터의 포맷의 일례를 나타내는 도면이다. 도 10에 나타낸 바와 같이, ONU로부터 OLT에 송신되는 데이터는, 버스트 데이터의 송신 전의 준비 기간을 나타내는 OLT 동기 기간과, 버스트 선두를 나타내는 식별자인 버스트 선두 식별자와, 송신하는 데이터인 데이터와, 버스트 말미를 나타내는 식별자인 버스트 말미 식별자(종료 코드)로 구성된다. OLT 동기 기간은, OLT가 ONU로부터의 데이터를 수신 가능한 상태로 되기까지의 준비 기간이며, 실제의 데이터는 송신되지 않는 기간이다.

실시 형태 1에서는, 상향 슬롯 관리부(5)가, ONU의 송신 타이밍의 제어 정보에 기초하여 버스트 선두 지시 신호 및 버스트 말미 지시 신호를 출력했지만, ONU에 대한 송신 타이밍의 지시와 ONU가 송신한 버스트 데이터를 OLT가 실제로 수신하는 타이밍에는, 오차가 있다. 이 오차는, 일반적으로 OLT 동기 기간보다는 작지만, 버스트 말미 식별자의 기간보다는 매우 큰 것으로 생각된다. 도 4의 예에서도, 버스트 데이터의 개시 위치, 즉, OLT 동기 기간의 개시 위치와 버스트 선두 지시 위치는 상이하지만, 버스트 선두 지시 위치는 OLT 동기 기간 내이기 때문에, 문제없다.

한편, 버스트 데이터의 말미에 관해서는, 오차가 종료 코드의 기간보다 큰 경우, 실제의 버스트 데이터의 종료 타이밍과 버스트 말미 지시 신호에 의한 말미의 지시와의 오차가 커져, 데이터 추출부(7)로부터 데이터를 출력하는 중에, 데이터 선택부(3)가 고정 패턴으로 변경할(SERDES부(4)로의 출력으로서 고정 패턴을 선택함) 가능성이 있다. 또한, 반대로, 버스트 데이터가 종료하고 나서 고정 패턴으로 변경하기까지의 시간이 큰 것으로 생각된다.

그래서, 본 실시 형태에서는, 블록 동기 검출부(8)가, 버스트 말미 식별자의 데이터 패턴을 유지해 두고, 유지하고 있는 패턴과 데이터 재생부(1)로부터 출력되는 버스트 데이터를 비교한다(패턴 체크). 그리고, 블록 동기 검출부(8)는, 버스트 데이터가 유지하고 있는 패턴과 일치한 경우에 버스트 데이터의 종료를 나타내는 코드(버스트 말미 식별자)를 검출하였다고 판단하여, 버스트 말미를 지시하는 버스트 말미 지시 신호를 출력한다.

그리고, 데이터 선택부(3)는, 이 버스트 말미 지시 신호에 기초하여, 실시 형태 1과 마찬가지로, SERDES부(4)에 출력하는 데이터를 선택한다. 그 때문에, 본 실시 형태에서는, 고정 패턴으로의 변경의 오차를 작게 할 수 있다. 또한, 본 실시 형태의 상향 슬롯 관리부(5a)는, 버스트 말미 지시 신호를 출력할 필요가 없지만, 그 이외의 동작은 실시 형태 1의 상향 슬롯 관리부(5)와 마찬가지이다. 또한, 이상 서술한 것 이외의 본 실시 형태의 동작은, 실시 형태 1과 마찬가지이다.

이상과 같이, 본 실시 형태에서는, 블록 동기 검출부(8)가, 버스트 데이터에 기초하여 종료 코드를 검출한 경우에, 버스트 말미를 지시하는 버스트 말미 지시 신호를 출력하도록 했다. 그 때문에, 실시 형태 1과 마찬가지의 효과가 얻어짐과 아울러, 데이터의 도착 타이밍의 오차에 의한 데이터 선택부(3)의 부적절한 변경을 방지할 수 있다.

(실시 형태 3)

도 11은, 본 발명에 따른 국내 장치(OLT)의 실시 형태 3의 기능 구성예를 나타내는 도면이다. 도 11에 나타낸 바와 같이, 본 실시 형태의 국내 장치는, 실시 형태 2의 블록 동기 검출부(8)를 데이터 선택부(3a)의 내부에 구비하며, 데이터 선택부(3)를 데이터 선택부(3a)로 변경하는 것 이외에는 실시 형태 2의 국내 장치와 마찬가지이다. 실시 형태 1 또는 실시 형태 2와 마찬가지의 기능을 갖는 구성요소는, 실시 형태 1 또는 실시 형태 2와 동일한 부호를 붙이고 설명을 생략한다.

본 실시 형태에서는, 실시 형태 2와 마찬가지로, 블록 동기 검출부(8)로부터 출력되는 버스트 말미 지시 신호에 기초하여 데이터 선택부(3a)가 변경을 행하지만, 블록 동기 검출부(8)를 데이터 선택부(3a)의 내부의 기능으로 하고 있다. 이러한 구성으로 하는 것에 의해, 데이터 선택부(3a)가, 데이터 재생부(1)로부터 출력되는 데이터를 이용하여 버스트 말미를 검출하고, 실제의 버스트 데이터의 종료 후의 타이밍에서 고정 패턴으로 변경할 수 있다. 즉, 버스트 말미 검출을 행하면서 데이터 선택을 행하는 것에 의해, 실제의 버스트 말미와 버스트 말미 지시의 오차를 없애, 부적절한 고정 패턴의 변경을 방지한다.

블록 동기 검출부(8)를 내부에 구비하는 것 이외의 데이터 선택부(3a)의 동작은, 실시 형태 2의 데이터 선택부(3)의 동작과 마찬가지이다. 또한, 이상 서술한 것 이외의 본 실시 형태의 동작은, 실시 형태 2와 마찬가지이다.

또한, 이상의 설명에서는, 데이터 선택부(3a)는, 데이터의 선두에 관해서는, 실시 형태 2와 마찬가지로 상향 슬롯 관리부(5a)로부터의 버스트 선두 지시 신호에 기초하여 버스트 선두 위치를 인식하도록 했다. 한편, 도 10에 나타낸 바와 같이, ONU로부터 송신되는 데이터에는, 버스트 데이터의 선두를 나타내는 버스트 선두 식별자도 포함되어 있고, 이것을 이용하여 버스트의 선두를 인식하도록 할 수도 있다. 또한, 마찬가지로 실시 형태 2의 블록 동기 검출부(8)가, 상향 슬롯 관리부(5a)로부터의 버스트 선두 지시 신호 대신에, 버스트 선두 식별자를 이용하여 버스트의 선두를 인식하여 버스트 선두 지시 신호를 출력하도록 해도 된다.

도 12는, 버스트의 선두 인식을 행하는 경우의 데이터 선택부(3a)의 동작 순서의 일례를 나타내는 흐름도이다. 데이터 선택부(3a)는, 버스트 선두 식별자의 데이터 패턴과 버스트 말미 식별자의 데이터 패턴을 유지해 두는 것으로 한다. 데이터 선택부(3a)는, 유지하고 있는 버스트 선두 식별자의 데이터 패턴과 데이터 재생부(1)로부터 출력되는 버스트 데이터를 비교한다(버스트 선두 패턴 체크 : 스텝 S21). 유지하고 있는 버스트 선두 식별자의 데이터 패턴과 데이터 재생부(1)로부터 출력되는 버스트 데이터가 일치한 경우(스텝 S21 예), 데이터 선택부(3a)는, 데이터 재생부(1)로부터 출력되는 버스트 데이터를 SERDES부(4)에 출력한다(스텝 S22).

그 후, 데이터 선택부(3a)는, 유지하고 있는 버스트 말미 식별자의 데이터 패턴과 데이터 재생부(1)로부터 출력되는 버스트 데이터를 비교한다(버스트 말미 패턴 체크 : 스텝 S23). 유지하고 있는 버스트 말미 식별자의 데이터 패턴과 데이터 재생부(1)로부터 출력되는 버스트 데이터가 일치한 경우(스텝 S23 예), 데이터 선택부(3a)는 고정 패턴 생성부(2)로부터 출력되는 데이터를 선택하여, SERDES부(4)에 출력하고(스텝 S24), 스텝 S21로 되돌아간다. 또한, 스텝 S21에서 일치하지 않는다고 판단한 경우(스텝 S21 아니오)는, 스텝 S24로 진행한다. 스텝 S23에서 일치하지 않는다고 판단한 경우(스텝 S23 아니오)는, 스텝 S22로 되돌아간다.

이상과 같이, 본 실시 형태에서는, 실시 형태 2와 마찬가지의 블록 동기 검출부(8)를 데이터 선택부(3a)의 내부에 구비하도록 했다. 그 때문에, 버스트 말미 검출을 행하면서 데이터 선택을 행할 수 있어, 실시 형태 2의 동작을, 보다 신속하고 정확하게 실시할 수 있다.

(실시 형태 4)

도 13은, 본 발명에 따른 국내 장치의 실시 형태 4의 기능 구성예를 나타내는 도면이다. 도 13에 나타낸 바와 같이, 본 실시 형태의 국내 장치는, SERDES부(4a)와 실시 형태 1의 마찬가지의 상향 슬롯 관리부(5)를 구비한다. 본 실시 형태의 SERDES부(4a)는, 실시 형태 1의 데이터 재생부(1)와 SERDES부(4)를 통합하며, 고정 패턴 생성부(2)를 내부에 더 구비하도록 한 형태이다. 실시 형태 1과 마찬가지의 기능을 갖는 구성요소는, 동일한 부호를 붙이고 설명을 생략한다.

SERDES부(4a)는, 실시 형태 1과 마찬가지의 고정 패턴 생성부(2)와, 데이터 선택부(3a)와, 클록 추출부(6a)와, 데이터 추출부(7a)와, 병렬화부(9)로 구성된다. 실시 형태 1의 데이터 재생부(1)는, 클록 추출부(6)와 데이터 추출부(7)를 구비하지만, 실시 형태 1의 SERDES부(4)의 디시리얼라이저(41)에서도, 클록 추출, 데이터 추출이 행해지고, 그 후에 병렬화 처리가 행하여진다. 본 실시 형태에서는, 도 13에 나타낸 바와 같이, 클록 추출, 데이터 추출의 기능을 1개소에 집약하고 있다.

데이터 선택부(3a)는, 입력되는 버스트 데이터가 클록 추출, 데이터 추출 후의 데이터(데이터 재생부(1)로부터의 출력)가 아니라, 클록 추출, 데이터 추출 전의 데이터로 되며, 선택한 데이터(고정 패턴 또는 버스트 데이터 중 어느 하나의 선택)를 출력하는 클록 추출부(6a)로 되지만, 그 이외의 기능 및 동작은 실시 형태 1과 마찬가지이고, 상향 슬롯 관리부(5)로부터 출력되는 버스트 말미 지시 신호 및 버스트 선두 지시 신호에 기초하여 출력하는 데이터의 선택을 행한다.

또, 클록 추출부(6a), 데이터 추출부(7a)는, 데이터의 입력원이 데이터 선택부(3a)로 되어, 출력처가 병렬화부(9)로 되고, 또한, 데이터 선택부(3a)가 고정 패턴의 데이터를 선택한, 고정 패턴의 데이터가 입력되는 것 이외에는, 실시 형태 1의 클록 추출부(6), 데이터 추출부(7)와 마찬가지이다. 병렬화부(9)는, 실시 형태 1의 SERDES부(4) 중의 병렬화의 처리를 행하는 기능부이다. 이상 서술한 것 이외의 본 실시 형태의 동작은, 실시 형태 1과 마찬가지이다.

이상과 같이, 본 실시 형태에서는, 실시 형태 1의 데이터 재생부(1)와 SERDES부(4)를 하나의 구성요소로서 통합하고, 클록 추출, 데이터 추출을 행하는 처리부를 공통화하는 것으로 했다. 그 때문에, 실시 형태 1보다 효율적으로 처리를 실시할 수 있어, 실시 형태 1과 마찬가지의 효과가 얻어짐과 아울러, 데이터 재생에 필요한 준비 기간을 최단으로 할 수 있다.

(산업상의 이용 가능성)

이상과 같이, 본 발명에 따른 국내 장치 및 데이터 수신 처리 방법은, PON 시스템에 유용하며, 특히, 클록 추출에 PLL을 이용하는 경우에 적합하다.

1 : 데이터 재생부
2 : 고정 패턴 생성부
3, 3a : 데이터 선택부
4, 4a : SERDES부
5, 5a : 상향 슬롯 관리부
6, 6a : 클록 추출부
7, 7a : 데이터 추출부
8 : 블록 동기 검출부
9 : 병렬화부
10 : 데이터 재생 선택부
11 : MAC 처리부
12 : 기준 클록
13 : 프레임 버퍼
41 : 디시리얼라이저
42 : 시리얼라이저
43 : PLL부
44 : 1대16 병렬화부
45 : 버퍼 메모리
51 : 할당량 산출부

Claims (12)

1. 위상 동기 회로를 갖고, 이 위상 동기 회로가 추출한 클록에 기초하여 종단 장치로부터 수신한 버스트 데이터를 병렬화하는 디시리얼라이저(deserializer)와,
   상기 버스트 데이터가 없는 경우에 상기 위상 동기 회로에 위상 정보를 공급하는 모의 데이터를 생성하는 모의 데이터 생성 수단과,
   상기 버스트 데이터의 유무를 검출하고, 이 검출 결과에 기초하여, 상기 모의 데이터와 상기 버스트 데이터 중 어느 하나를 선택하고, 선택한 데이터를 병렬화 대상의 데이터로서 상기 디시리얼라이저에 입력하는 데이터 선택 수단
   을 구비하는 것을 특징으로 하는 국내 장치.
   
2. 종단 장치로부터 수신한 버스트 데이터를 병렬화하는 SERDES를 구비하는 국내 장치로서,
   상기 SERDES는,
   모의 데이터를 생성하는 모의 데이터 생성 수단과,
   상기 버스트 데이터의 유무에 기초하여, 상기 모의 데이터와 상기 버스트 데이터 중 어느 하나를 선택하는 데이터 선택 수단과,
   상기 데이터 선택 수단이 선택한 데이터로부터 클록을 추출하는 클록 추출 수단과,
   상기 클록 추출 수단이 추출한 클록과 상기 데이터 선택 수단이 선택한 데이터에 기초하여 정보 데이터를 추출하는 데이터 추출 수단과,
   상기 데이터 추출 수단이 추출한 정보 데이터를 병렬화하는 병렬화 수단
   을 구비하는 것을 특징으로 하는 국내 장치.
   
3. 제 1 항에 있어서,
   상기 데이터 선택 수단은, 상기 버스트 데이터의 선두를 나타내는 데이터 선두 지시 신호와, 상기 버스트 데이터의 말미를 나타내는 데이터 말미 지시 신호에 기초하여, 상기 버스트 데이터의 유무를 검출하는 것을 특징으로 하는 국내 장치.
   
4. 제 2 항에 있어서,
   상기 데이터 선택 수단은, 상기 버스트 데이터의 선두를 나타내는 데이터 선두 지시 신호와, 상기 버스트 데이터의 말미를 나타내는 데이터 말미 지시 신호에 기초하여, 상기 버스트 데이터의 유무를 검출하는 것을 특징으로 하는 국내 장치.
   
5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
   상기 모의 데이터가 고정 데이터인 것을 특징으로 하는 국내 장치.
   
6. 제 1 항, 제 3 항, 제 4 항 중 어느 한 항에 있어서,
   상기 모의 데이터는 소정 기간의 0와 1의 출현 확률이 거의 동일한 것을 특징으로 하는 국내 장치.
   
7. 제 3 항 또는 제 4 항에 있어서,
   상기 종단 장치로부터 송신되는 상기 버스트 데이터의 송신 타이밍을 제어하고, 상기 송신 타이밍에 기초하여, 상기 데이터 선두 지시 신호 및 상기 데이터 말미 지시 신호를 생성하는 상향 슬롯 관리 수단을 더 구비하는 것을 특징으로 하는 국내 장치.
   
8. 제 1 항 또는 제 2 항에 있어서,
   상기 종단 장치로부터 송신되는 상기 버스트 데이터의 송신 타이밍을 제어하고, 상기 송신 타이밍에 기초하여, 데이터 선두 지시 신호를 생성하는 상향 슬롯 관리 수단과,
   상기 종단 장치로부터 송신된 버스트 데이터에 포함되는 그 버스트 데이터의 종료를 나타내는 종료 코드에 기초하여, 데이터 말미 지시 신호를 생성하는 블록 동기 검출 수단을 더 구비하는 것을 특징으로 하는 국내 장치.
   
9. 제 8 항에 있어서,
   상기 종단 장치로부터 송신된 버스트 데이터로부터 데이터를 추출함과 아울러, 상기 데이터 선택부에 추출한 데이터를 공급하는 데이터 추출 수단을 더 구비하며,
   상기 블록 동기 검출 수단은, 상기 데이터 추출 수단이 추출한 상기 버스트 데이터의 종료 코드에 기초하여 상기 데이터 말미 지시 신호를 생성하는 것을 특징으로 하는 국내 장치.
   
10. 제 1 항 또는 제 2 항에 있어서,
    상기 종단 장치로부터 송신된 버스트 데이터에 포함되는 그 버스트 데이터의 개시를 나타내는 개시 코드에 기초하여 데이터 선두 지시 신호를 생성하고, 또한, 상기 종단 장치로부터 송신된 버스트 데이터에 포함되는 그 버스트 데이터의 종료를 나타내는 종료 코드에 기초하여 데이터 말미 지시 신호를 생성하는 블록 동기 검출 수단을 더 구비하는 것을 특징으로 하는 국내 장치.
    
11. 종단 장치와, 상기 종단 장치와 접속하는 국내 장치를 구비하는 PON 시스템으로서,
    상기 국내 장치는,
    상기 종단 장치로부터 수신한 버스트 데이터를 병렬화하는 디시리얼라이저와,
    소정의 산출 법칙에 따른 데이터인 모의 데이터를 생성하는 모의 데이터 생성 수단과,
    상기 버스트 데이터의 선두를 나타내는 데이터 선두 지시 신호와, 상기 버스트 데이터의 말미를 나타내는 데이터 말미 지시 신호에 기초하여, 상기 모의 데이터와 상기 버스트 데이터 중 어느 하나를 선택하고, 선택한 데이터를 병렬화 대상의 데이터로서 상기 디시리얼라이저에 입력하는 데이터 선택 수단
    을 구비하는 것을 특징으로 하는 PON 시스템.
    
12. 종단 장치로부터 수신한 버스트 데이터를 병렬화하는 디시리얼라이저를 구비하는 국내 장치에 있어서의 데이터 수신 처리 방법으로서,
    모의 데이터를 생성하는 모의 데이터 생성 스텝과,
    상기 버스트 데이터의 선두를 나타내는 데이터 선두 지시 신호와, 상기 버스트 데이터의 말미를 나타내는 데이터 말미 지시 신호에 기초하여, 상기 모의 데이터와 상기 버스트 데이터 중 어느 하나를 선택하고, 선택한 데이터를 병렬화 대상의 데이터로서 상기 디시리얼라이저에 입력하는 데이터 선택 스텝
    을 포함하는 것을 특징으로 하는 데이터 수신 처리 방법.
    

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